JP2730529B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2730529B2 JP2730529B2 JP7282921A JP28292195A JP2730529B2 JP 2730529 B2 JP2730529 B2 JP 2730529B2 JP 7282921 A JP7282921 A JP 7282921A JP 28292195 A JP28292195 A JP 28292195A JP 2730529 B2 JP2730529 B2 JP 2730529B2
- Authority
- JP
- Japan
- Prior art keywords
- inner lead
- pad electrode
- bonding
- pad
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
とその製造方法に関し、特にILB(InnerLea
d Bonding)の対象となる高密度集積回路(L
SI)チップのパッド電極とそのインナーリード接合方
法に関する。
とその製造方法に関し、特にILB(InnerLea
d Bonding)の対象となる高密度集積回路(L
SI)チップのパッド電極とそのインナーリード接合方
法に関する。
【0002】
【従来の技術】高密度に所望の回路機能が形成された半
導体チップの主表面上には、各辺または対向する二辺に
沿って、所定の間隔をおいて多数のパッド電極(バンプ
電極,突起電極ともいう)が形成される。このようなパ
ッド電極は、半導体チップの主表面の一辺に沿って、数
十個設けられ、最近では百個を越えるものもめずらしく
ない。
導体チップの主表面上には、各辺または対向する二辺に
沿って、所定の間隔をおいて多数のパッド電極(バンプ
電極,突起電極ともいう)が形成される。このようなパ
ッド電極は、半導体チップの主表面の一辺に沿って、数
十個設けられ、最近では百個を越えるものもめずらしく
ない。
【0003】一方、このようなパッド電極を電気的に外
部に導出するため、TAB(Tape Automat
ed Bonding)方式のフィルムキャリアテープ
が用意される。このようなフィルムキャリアテープは、
絶縁性のベースフィルムの略中央開口部に、前記各パッ
ド電極を各々接続すべく、多数のインナーリードが放射
状に配列され、さらに外部リードに各々接続するための
電極またはアウターリードを設け、この電極またはアウ
ターリードとインナーリードとを接続する配線が、前記
ベースフィルム上に所定の間隔をおいて配置されてい
る。このような構成のフィルムが、連続的に多数形成さ
れ、テープ状をなしている。フィルムキャリアテープに
は、この他にこのテープを自動的に送るためのスプロケ
ットと呼ばれる開口部がフィルムに形成されている。
部に導出するため、TAB(Tape Automat
ed Bonding)方式のフィルムキャリアテープ
が用意される。このようなフィルムキャリアテープは、
絶縁性のベースフィルムの略中央開口部に、前記各パッ
ド電極を各々接続すべく、多数のインナーリードが放射
状に配列され、さらに外部リードに各々接続するための
電極またはアウターリードを設け、この電極またはアウ
ターリードとインナーリードとを接続する配線が、前記
ベースフィルム上に所定の間隔をおいて配置されてい
る。このような構成のフィルムが、連続的に多数形成さ
れ、テープ状をなしている。フィルムキャリアテープに
は、この他にこのテープを自動的に送るためのスプロケ
ットと呼ばれる開口部がフィルムに形成されている。
【0004】半導体チップのパッド電極とインナーリー
ドとを接合するILB技術として、一括して一度に接合
するギャング・ボンディング(GBと略す)と、一本づ
つ順に接合していくシングル・ポイント・ボンディング
(SPBと略す)とがある。
ドとを接合するILB技術として、一括して一度に接合
するギャング・ボンディング(GBと略す)と、一本づ
つ順に接合していくシングル・ポイント・ボンディング
(SPBと略す)とがある。
【0005】GB技術は、接合時間が短いが、均一な接
合強度を確保するための平行度調整時間を費やすため、
少品種多量生産には適している。
合強度を確保するための平行度調整時間を費やすため、
少品種多量生産には適している。
【0006】SPB技術は、均一な接合強度を確保し易
く、半導体チップの大型化および汎用化に伴い、採用さ
れる機会が増えている。
く、半導体チップの大型化および汎用化に伴い、採用さ
れる機会が増えている。
【0007】尚、GBにおいてもSPB技術において
も、ボンディング時の接合部の温度は、100度C乃至
500度C内の適切な温度が選択されて、使用される。
接合部の温度が低すぎると接合強度が低下し、高すぎる
と半導体チップ内に形成したトランジスタやダイオード
等の基本的な諸特性が非可逆的な劣化を伴うことにな
る。
も、ボンディング時の接合部の温度は、100度C乃至
500度C内の適切な温度が選択されて、使用される。
接合部の温度が低すぎると接合強度が低下し、高すぎる
と半導体チップ内に形成したトランジスタやダイオード
等の基本的な諸特性が非可逆的な劣化を伴うことにな
る。
【0008】最近の半導体製造工場は、世界の各地に散
在しており、しかも各工場内には多数のGB専用または
SPB専用のボンディング装置が製造システム内に組み
込まれている関係上、例えばGB専用プロセスを備えた
工場をSPB専用プロセスに模様変えするには、多大な
経費と時間とを必要とする。このため、このような模様
変えを行わず、GBでもSPBでも適用可能な半導体チ
ップの構造を開発することが、重要な課題の一つとなっ
ている。
在しており、しかも各工場内には多数のGB専用または
SPB専用のボンディング装置が製造システム内に組み
込まれている関係上、例えばGB専用プロセスを備えた
工場をSPB専用プロセスに模様変えするには、多大な
経費と時間とを必要とする。このため、このような模様
変えを行わず、GBでもSPBでも適用可能な半導体チ
ップの構造を開発することが、重要な課題の一つとなっ
ている。
【0009】半導体チップの高密度集積技術の進歩に伴
い、必然的に多数のパッド電極が必要とされる。このよ
うなパッド電極を接触事故のなきよう高密度に集積する
技術を示す特開昭62−188333号公報に記載され
た図6の平面図を参照すると、半導体チップ50の主表
面に、第1のパッド電極51と第2のパッド電極52と
を交互に配列した二列配置即ち千鳥状配置となして、パ
ッド電極51,52同士が重なり合うことを防止すると
共に、半導体チップ50の主表面と第1,第2のインナ
ーリード6,7との接触事故を防止するように、ショー
ト防止バンプ53を第1,第2のパッド電極51,52
の外方に各々配置している。
い、必然的に多数のパッド電極が必要とされる。このよ
うなパッド電極を接触事故のなきよう高密度に集積する
技術を示す特開昭62−188333号公報に記載され
た図6の平面図を参照すると、半導体チップ50の主表
面に、第1のパッド電極51と第2のパッド電極52と
を交互に配列した二列配置即ち千鳥状配置となして、パ
ッド電極51,52同士が重なり合うことを防止すると
共に、半導体チップ50の主表面と第1,第2のインナ
ーリード6,7との接触事故を防止するように、ショー
ト防止バンプ53を第1,第2のパッド電極51,52
の外方に各々配置している。
【0010】しかしながら、第1,第2のインナーリー
ド6,7は先端が第1,第2のパッド電極51,52に
各々接続され、他端が絶縁フィルム11で共通に接続さ
れ、先端と他端との間は開放状態となっているため、第
2のインナーリード7の接触事故は解消しているもの
の、特に第1のインナーリード6が半導体チップ50の
主表面と接触する危険性は無視しえる程度には低下して
いない。実装後の外部振動によって、第1のインナーリ
ード6がこの外部振動数に共振した場合には、接触事故
が発生することが判明した。また、バンプ53を、別途
製造する工程が追加されるという欠点もある。
ド6,7は先端が第1,第2のパッド電極51,52に
各々接続され、他端が絶縁フィルム11で共通に接続さ
れ、先端と他端との間は開放状態となっているため、第
2のインナーリード7の接触事故は解消しているもの
の、特に第1のインナーリード6が半導体チップ50の
主表面と接触する危険性は無視しえる程度には低下して
いない。実装後の外部振動によって、第1のインナーリ
ード6がこの外部振動数に共振した場合には、接触事故
が発生することが判明した。また、バンプ53を、別途
製造する工程が追加されるという欠点もある。
【0011】また、第1,第2のインナーリード6,7
を、第1,第2のパッド電極51,52に接合する場
合、SPBツール54,55を順に用いた場合には接触
事故が増加することがなかったが、全パッド電極を一度
に接合するGBツールを用いた場合には、特に第1のイ
ンナーリード6の接触事故が著しく増加した。これは、
パッド電極より大きな押圧面積を持つGBツールがイン
ナーリード6をパッド電極51に接合する際の押圧力に
よって、数μ程度インナーリード6の厚さが減少して塑
性変形を生じ、この変形力によってインナーリード6が
半導体チップ50の主表面にまで押し下げられ、接触事
故が発生するものと思われる。
を、第1,第2のパッド電極51,52に接合する場
合、SPBツール54,55を順に用いた場合には接触
事故が増加することがなかったが、全パッド電極を一度
に接合するGBツールを用いた場合には、特に第1のイ
ンナーリード6の接触事故が著しく増加した。これは、
パッド電極より大きな押圧面積を持つGBツールがイン
ナーリード6をパッド電極51に接合する際の押圧力に
よって、数μ程度インナーリード6の厚さが減少して塑
性変形を生じ、この変形力によってインナーリード6が
半導体チップ50の主表面にまで押し下げられ、接触事
故が発生するものと思われる。
【0012】このような接触事故は、半導体チップに形
成された所定の回路との短絡事故を起こすだけでなく、
接触に伴って不測のバイアス電圧が印加されて、回路特
性が変化し、最悪の場合は回路機能を消失してしまうこ
とがある。また、半導体チップの主表面に絶縁膜が形成
されていても、インナーリードの接触力が比較的大きい
場合にはこの絶縁膜が破壊されることもある。
成された所定の回路との短絡事故を起こすだけでなく、
接触に伴って不測のバイアス電圧が印加されて、回路特
性が変化し、最悪の場合は回路機能を消失してしまうこ
とがある。また、半導体チップの主表面に絶縁膜が形成
されていても、インナーリードの接触力が比較的大きい
場合にはこの絶縁膜が破壊されることもある。
【0013】以上のような諸問題点を解決すべく、開発
した図7の平面図を参照すると、千鳥状にもSPBがで
きるように、共通形状の長方形のパッド電極61,6
1′を形成している。第1のインナーリード6が接合さ
れるボンディング部63は、SPBツール64が押圧し
てボンディングされるが、これに続くリード受部62は
ボンディング部63と一体に形成されており、インナー
リード6はこのリード受部62に当接するため、SPB
はもちろんGBでも接触事故が解消した。
した図7の平面図を参照すると、千鳥状にもSPBがで
きるように、共通形状の長方形のパッド電極61,6
1′を形成している。第1のインナーリード6が接合さ
れるボンディング部63は、SPBツール64が押圧し
てボンディングされるが、これに続くリード受部62は
ボンディング部63と一体に形成されており、インナー
リード6はこのリード受部62に当接するため、SPB
はもちろんGBでも接触事故が解消した。
【0014】また、第1のインナーリード6と共通する
長さを備えた第2のインナーリード7が接合されるボン
ディング部63′の他に、これを続くリード受部62′
があるため、GBの場合でも第2のインナーリード7の
先端が半導体チップ60の主表面と接触する心配がなく
なった。
長さを備えた第2のインナーリード7が接合されるボン
ディング部63′の他に、これを続くリード受部62′
があるため、GBの場合でも第2のインナーリード7の
先端が半導体チップ60の主表面と接触する心配がなく
なった。
【0015】しかしながら、このようなパッド電極61
の構造では、インナーリードが、次のような原因によ
り、近傍のパッド電極と接触する事故が発生した。 (1)ボンディング時の加熱(通常100度C乃至50
0度C)による副射熱及び伝導熱により、絶縁フィルム
11が熱膨張して、第1,第2のインナーリード6,7
の間隔等が拡がってしまい、このためパッド電極61,
61′上から各々第1,第2のインナーリード6,7が
位置ずれを起こす。
の構造では、インナーリードが、次のような原因によ
り、近傍のパッド電極と接触する事故が発生した。 (1)ボンディング時の加熱(通常100度C乃至50
0度C)による副射熱及び伝導熱により、絶縁フィルム
11が熱膨張して、第1,第2のインナーリード6,7
の間隔等が拡がってしまい、このためパッド電極61,
61′上から各々第1,第2のインナーリード6,7が
位置ずれを起こす。
【0016】これを防止するため、SPBでは接合箇所
を一方端のパッド電極から順に行わず、まず中央部のパ
ッド電極を接合し、次に一方端と他方端とを接合する等
の位置ずれ防止の接合順序の工夫が施されているが、本
質的な解決方法ではない。
を一方端のパッド電極から順に行わず、まず中央部のパ
ッド電極を接合し、次に一方端と他方端とを接合する等
の位置ずれ防止の接合順序の工夫が施されているが、本
質的な解決方法ではない。
【0017】一方、GB方法では全パッド電極を一度に
接合するため、絶縁フィルム11が熱膨張を生じるまで
にすでに接合を終了している。このため、熱膨張係数差
に起因するこの種の問題は実質的に生じない。
接合するため、絶縁フィルム11が熱膨張を生じるまで
にすでに接合を終了している。このため、熱膨張係数差
に起因するこの種の問題は実質的に生じない。
【0018】また、パッド電極61,61′,第1,第
2のインナーリード6,7の寸法精度やセッティング精
度等は、上述した熱膨張係数差に起因する位置ずれに比
較して、支配的な原因とはなっていないことが判明し
た。 (2)パッド電極61,61′と第1,第2のインナー
リード6,7との相対的位置ずれが所定の寸法を越える
と、これらリード6,7がパッド電極61,61′の間
の凹部内に嵌入若しくは半嵌入状態となり、パッド電極
間を短絡してしまうことが判明した。
2のインナーリード6,7の寸法精度やセッティング精
度等は、上述した熱膨張係数差に起因する位置ずれに比
較して、支配的な原因とはなっていないことが判明し
た。 (2)パッド電極61,61′と第1,第2のインナー
リード6,7との相対的位置ずれが所定の寸法を越える
と、これらリード6,7がパッド電極61,61′の間
の凹部内に嵌入若しくは半嵌入状態となり、パッド電極
間を短絡してしまうことが判明した。
【0019】このような状態の断面図を示す図8
(A),(B)を参照すると、まず(A)の断面図は図
7のf−f′線に沿った断面を示し、(B)の断面図は
図7のg−g′線に沿った断面を示し、ここでは第1の
インナーリード6がパッド電極61,61′間の凹部6
6に、第2のインナーリード7がパッド電極61′,6
1間の凹部66′に、各々半嵌入状態になっていること
を示している。半嵌入状態は、インナーリード6または
7の幅寸法Lが、凹部66,66′の幅寸法Kより大き
い場合に生じ、これに対して嵌入状態は逆の寸法となっ
ている場合に生じる。
(A),(B)を参照すると、まず(A)の断面図は図
7のf−f′線に沿った断面を示し、(B)の断面図は
図7のg−g′線に沿った断面を示し、ここでは第1の
インナーリード6がパッド電極61,61′間の凹部6
6に、第2のインナーリード7がパッド電極61′,6
1間の凹部66′に、各々半嵌入状態になっていること
を示している。半嵌入状態は、インナーリード6または
7の幅寸法Lが、凹部66,66′の幅寸法Kより大き
い場合に生じ、これに対して嵌入状態は逆の寸法となっ
ている場合に生じる。
【0020】まず、SPBツール64の押圧力により、
インナーリード6が100μ乃至200μ程度下方に屈
曲するが、パッド電極61と接触する左側部分のインナ
ーリード6は数μ程度押し潰されて塑性変形する。同時
にインナーリード6の右側部分は凹部66の中に嵌入し
てしまい、この際インナーリード6は、時計の回転方向
に回転した状態で短絡状態になるだけでなく、(B)に
示すように、接合しない部分のインナーリード6まで近
傍のパッド電極61′と短絡した状態となり、非可逆な
短絡事故が発生する。第2のインナーリード7の部分
も、同様に非可逆的な短絡事故が発生する。
インナーリード6が100μ乃至200μ程度下方に屈
曲するが、パッド電極61と接触する左側部分のインナ
ーリード6は数μ程度押し潰されて塑性変形する。同時
にインナーリード6の右側部分は凹部66の中に嵌入し
てしまい、この際インナーリード6は、時計の回転方向
に回転した状態で短絡状態になるだけでなく、(B)に
示すように、接合しない部分のインナーリード6まで近
傍のパッド電極61′と短絡した状態となり、非可逆な
短絡事故が発生する。第2のインナーリード7の部分
も、同様に非可逆的な短絡事故が発生する。
【0021】このような嵌入あるいは半嵌入状態となる
事故を防止するため、SPBツール64,65の幅寸法
を小さくすることが考えられるが、これでは位置ずれが
所定寸法を越えると、インナーリード6,7の押圧を及
ぼすことができなくなるという欠点がある。
事故を防止するため、SPBツール64,65の幅寸法
を小さくすることが考えられるが、これでは位置ずれが
所定寸法を越えると、インナーリード6,7の押圧を及
ぼすことができなくなるという欠点がある。
【0022】以上の(1)及び(2)に基く短絡事故
は、解決されなければならない課題である。
は、解決されなければならない課題である。
【0023】
【発明が解決しようとする課題】以上のような諸問題点
等に鑑み、本発明では、次の各課題を掲げる。 (A)GBとSPBとの両方のボンディング技術が適用
できる構造とすること。
等に鑑み、本発明では、次の各課題を掲げる。 (A)GBとSPBとの両方のボンディング技術が適用
できる構造とすること。
【0024】(C)インナーリードが半導体チップの主
表面と接触しないようにすること。 (D)実装後の外部振動によって、接触事故が発生しな
いようにすること。 (E)熱膨張係数差に起因する位置ずれにより、インナ
ーリードが近傍のパッド電極と短絡しないようにするこ
と。 (F)インナーリードが、パッド電極間の凹部に嵌入ま
たは半嵌入状態とならぬようにすること。 (G)従来のフィルムキャリアテープもそのまま使用で
きるようにすること。 (H)製造工程数を増加させないようにすること。 (I)接合強度を向上すること。
表面と接触しないようにすること。 (D)実装後の外部振動によって、接触事故が発生しな
いようにすること。 (E)熱膨張係数差に起因する位置ずれにより、インナ
ーリードが近傍のパッド電極と短絡しないようにするこ
と。 (F)インナーリードが、パッド電極間の凹部に嵌入ま
たは半嵌入状態とならぬようにすること。 (G)従来のフィルムキャリアテープもそのまま使用で
きるようにすること。 (H)製造工程数を増加させないようにすること。 (I)接合強度を向上すること。
【0025】
【課題を解決するための手段】本発明の構成は、第1の
パッド電極からなる第1群と第2のパッド電極からなる
第2群とが半導体チップの主表面に配列され、前記第
1,第2のパッド電極にインナーリードが各々接続され
ている半導体集積回路装置において、前記第1のパッド
電極と前記第2のパッド電極とは交互にかつ一列状に配
列されていることと、前記第1,第2のパッド電極はい
ずれも、前記インナーリードに対向する幅の狭いリード
受部と前記インナーリードに接合する幅の広いボンディ
ング部とこのボンディング部と前記リード受部とをつな
ぐ移行部とを備えていることと、前記リード受部と前記
ボンデイング部との配置は、前記第1のパッド電極と第
2のパッド電極とで互いに逆方向となっていることとを
特徴とする。
パッド電極からなる第1群と第2のパッド電極からなる
第2群とが半導体チップの主表面に配列され、前記第
1,第2のパッド電極にインナーリードが各々接続され
ている半導体集積回路装置において、前記第1のパッド
電極と前記第2のパッド電極とは交互にかつ一列状に配
列されていることと、前記第1,第2のパッド電極はい
ずれも、前記インナーリードに対向する幅の狭いリード
受部と前記インナーリードに接合する幅の広いボンディ
ング部とこのボンディング部と前記リード受部とをつな
ぐ移行部とを備えていることと、前記リード受部と前記
ボンデイング部との配置は、前記第1のパッド電極と第
2のパッド電極とで互いに逆方向となっていることとを
特徴とする。
【0026】本発明の他の構成は、第1のパッド電極か
らなる第1群と第2のパッド電極からなる第2群とが半
導体チップの主表面に配列され、前記第1,第2のパッ
ド電極にインナーリードが各々接続されている半導体集
積回路装置において、前記第1のパッド電極と前記第2
のパッド電極とは交互にかつ一列状に配列されているこ
とと、前記第1,第2のパッド電極はいずれも、前記イ
ンナーリードに対向する幅の狭いリード受部と前記イン
ナーリードに接合する幅の広いボンディング部とを備え
ていることと、前記第1または第2のパッド電極のボン
デイング部には、前記インナーリードが自己整合されて
接合されるように、テーパ部が設けられていることと、
前記リード受部と前記ボンデイング部との配置は、前記
第1のパッド電極と第2のパッド電極とで互いに逆方向
となっていることとを特徴とする。また特に前記第1,
第2のパッド電極間の凹部の幅寸法は、前記インナーリ
ードの幅寸法より小さくなっていることを特徴とする。
らなる第1群と第2のパッド電極からなる第2群とが半
導体チップの主表面に配列され、前記第1,第2のパッ
ド電極にインナーリードが各々接続されている半導体集
積回路装置において、前記第1のパッド電極と前記第2
のパッド電極とは交互にかつ一列状に配列されているこ
とと、前記第1,第2のパッド電極はいずれも、前記イ
ンナーリードに対向する幅の狭いリード受部と前記イン
ナーリードに接合する幅の広いボンディング部とを備え
ていることと、前記第1または第2のパッド電極のボン
デイング部には、前記インナーリードが自己整合されて
接合されるように、テーパ部が設けられていることと、
前記リード受部と前記ボンデイング部との配置は、前記
第1のパッド電極と第2のパッド電極とで互いに逆方向
となっていることとを特徴とする。また特に前記第1,
第2のパッド電極間の凹部の幅寸法は、前記インナーリ
ードの幅寸法より小さくなっていることを特徴とする。
【0027】上記構成の製造方法において、前記ボンデ
ィング部の平面寸法よりも小さい押圧面を備えたシング
ル・ポイント・ボンディング・ツールが前記インナーリ
ードの接合に使用されることを特徴とする。
ィング部の平面寸法よりも小さい押圧面を備えたシング
ル・ポイント・ボンディング・ツールが前記インナーリ
ードの接合に使用されることを特徴とする。
【0028】また、上記構成の製造方法において、前記
テーパ部が設けられた方のパッド電極を先に前記インナ
ーリードに接合した後、前記テーパ後のないパッド電極
を接合することを特徴とする。
テーパ部が設けられた方のパッド電極を先に前記インナ
ーリードに接合した後、前記テーパ後のないパッド電極
を接合することを特徴とする。
【0029】さらに上記構成の製造方法において、ギャ
ング・ボンディング・ツールが前記インナーリードの接
合に使用されることも特徴とする。
ング・ボンディング・ツールが前記インナーリードの接
合に使用されることも特徴とする。
【0030】本発明によれば、リード受部とボンディン
グ部とが移行部を介して接続されたパッド電極を幅の狭
いリード受部と幅の広いボンディング部とを交互に配列
しているため、パッド電極が高密度に配列されるだけで
なく、パッド電極とインナーリードとの相対位置のセッ
ティング精度が低くても、接合することができ、パッド
電極が一列状に配列されているため、半導体チップの主
表面との接触事故が防止でき、実装後の外部振動によっ
ても接触事故が発生せず、パッド電極の平面形状の変更
によるマスクパターンの変更を伴うだけで済むため、特
に製造工程を増加させないで済む。また、従来のフイル
ムキャリアテープをそのまま使用することも可能である
ため、コストアップを極力抑えることができる。
グ部とが移行部を介して接続されたパッド電極を幅の狭
いリード受部と幅の広いボンディング部とを交互に配列
しているため、パッド電極が高密度に配列されるだけで
なく、パッド電極とインナーリードとの相対位置のセッ
ティング精度が低くても、接合することができ、パッド
電極が一列状に配列されているため、半導体チップの主
表面との接触事故が防止でき、実装後の外部振動によっ
ても接触事故が発生せず、パッド電極の平面形状の変更
によるマスクパターンの変更を伴うだけで済むため、特
に製造工程を増加させないで済む。また、従来のフイル
ムキャリアテープをそのまま使用することも可能である
ため、コストアップを極力抑えることができる。
【0031】特に、自己整合用のテーパ部が設けられて
いる場合には、上記セッティング精度がさらに低くても
よく、逆にいえばさらに高密度にパッド電極を配列でき
る。
いる場合には、上記セッティング精度がさらに低くても
よく、逆にいえばさらに高密度にパッド電極を配列でき
る。
【0032】特に、パッド電極間の凹部の幅が、インナ
ーリードの幅寸法より小さくなっている場合には、接合
時にインナーリードが凹部に嵌入または半嵌入状態とな
ることがないので、さらに短絡事故が防止できる。
ーリードの幅寸法より小さくなっている場合には、接合
時にインナーリードが凹部に嵌入または半嵌入状態とな
ることがないので、さらに短絡事故が防止できる。
【0033】上記構成の製造方法によれば、SPBツー
ルの押圧面がボンディング部より小さいため、接合時の
インナーリードの塑性変形により、対向したリード受部
からインナーリードを浮き上がらせることができ、短絡
事故が防止できる。
ルの押圧面がボンディング部より小さいため、接合時の
インナーリードの塑性変形により、対向したリード受部
からインナーリードを浮き上がらせることができ、短絡
事故が防止できる。
【0034】また、テーパ部のあるパッド電極を先にイ
ンナーリードに接合するため、自己整合力が強く作用
し、位置ずれが補正される。
ンナーリードに接合するため、自己整合力が強く作用
し、位置ずれが補正される。
【0035】さらに、上記構成の製造方法によれば、G
Bツールを用いてもSPBツールを用いても接合するこ
とが可能であるため、迅速に製造することができ、コス
トアップを極力抑えることができる。
Bツールを用いてもSPBツールを用いても接合するこ
とが可能であるため、迅速に製造することができ、コス
トアップを極力抑えることができる。
【0036】
【発明の実施の形態】本発明の第1の実施の形態を示す
図1の平面図を参照すると、この実施の形態の半導体チ
ップ10は、第1のパッド電極1が一辺20に沿って数
十若しくは百個を越えて主表面上に配列されており、こ
の第1のパッド電極1間には、平面上180度回転した
平面形の第2のパッド電極2が、同様に多数配列されて
いる。
図1の平面図を参照すると、この実施の形態の半導体チ
ップ10は、第1のパッド電極1が一辺20に沿って数
十若しくは百個を越えて主表面上に配列されており、こ
の第1のパッド電極1間には、平面上180度回転した
平面形の第2のパッド電極2が、同様に多数配列されて
いる。
【0037】第1のパッド電極1は、SPBツール9が
第1のインナーリード6を介して当接する幅広のボンデ
イング部5と、第1のインナーリード6の端部が当接す
る幅の狭いリード受部3と、リード受部3とボンディン
グ部5との移行部分で平面上45度程度の傾きを備えた
移行部4とを備える。この移行部4は45度程度の傾き
を有するが、このような傾きがなく、曲線であってもよ
い。第1のパッド電極1と第2のパッド電極2とを逆方
向に配置しているため、パッド電極を高密度に配列でき
ると共に、インナーリードとパッド電極との相対位置ず
れに対して、後述するように、短絡事故が発生しない。
第1のインナーリード6を介して当接する幅広のボンデ
イング部5と、第1のインナーリード6の端部が当接す
る幅の狭いリード受部3と、リード受部3とボンディン
グ部5との移行部分で平面上45度程度の傾きを備えた
移行部4とを備える。この移行部4は45度程度の傾き
を有するが、このような傾きがなく、曲線であってもよ
い。第1のパッド電極1と第2のパッド電極2とを逆方
向に配置しているため、パッド電極を高密度に配列でき
ると共に、インナーリードとパッド電極との相対位置ず
れに対して、後述するように、短絡事故が発生しない。
【0038】SPBツール9は、ボンディング部5の平
面内に入るような寸法を有する。第1のインナーリード
6の最先端は、平面上リード受部3上から外部に出てい
てもよいが、この外部に出ている部分の幅寸法は、パッ
ド電極1の厚さ寸法以内に留める。第2のパッド電極2
は、第1のパッド電極1の間に存在するが、第1のパッ
ド電極1を180度回転した平面形を呈する。
面内に入るような寸法を有する。第1のインナーリード
6の最先端は、平面上リード受部3上から外部に出てい
てもよいが、この外部に出ている部分の幅寸法は、パッ
ド電極1の厚さ寸法以内に留める。第2のパッド電極2
は、第1のパッド電極1の間に存在するが、第1のパッ
ド電極1を180度回転した平面形を呈する。
【0039】図1上では、一辺20に沿った第1,第2
のパッド電極1,2の配列を部分的に示していてもよ
く、また対向した二辺にのみ存在していてもよく、必要
に応じて、適宜一辺,二辺,三辺,四辺に形成される。
のパッド電極1,2の配列を部分的に示していてもよ
く、また対向した二辺にのみ存在していてもよく、必要
に応じて、適宜一辺,二辺,三辺,四辺に形成される。
【0040】第1,第2のインナーリード6,7が絶縁
フィルム11上に配列されてなるフィルムキャリアテー
プは、上述した〔従来の技術〕において説明したテープ
が使用されてよい。図6で示した寸法差のある第2のイ
ンナーリード7も、この実施の形態の第1のパッド電極
1にボンディングすることができる。
フィルム11上に配列されてなるフィルムキャリアテー
プは、上述した〔従来の技術〕において説明したテープ
が使用されてよい。図6で示した寸法差のある第2のイ
ンナーリード7も、この実施の形態の第1のパッド電極
1にボンディングすることができる。
【0041】パッド電極1,2は、金または金を主素材
とした合金若しくは金メッキされた金属体からなる。こ
の平面のパターンは、周知の蝕刻技術により、形成され
る。第1,第2のインナーリード6,7は、金または金
を主素材とした合金若しくは金メッキされた銅からな
る。
とした合金若しくは金メッキされた金属体からなる。こ
の平面のパターンは、周知の蝕刻技術により、形成され
る。第1,第2のインナーリード6,7は、金または金
を主素材とした合金若しくは金メッキされた銅からな
る。
【0042】第1のパッド電極1に第1のインナーリー
ド6を接合させるためのSPBツール9は、第2のパッ
ド電極2に第2のインナーリード7を接合させるための
SPBツール8と共通のものであり、接合順序は図7に
おいて説明したように、種々の工夫が施されることが好
ましい。
ド6を接合させるためのSPBツール9は、第2のパッ
ド電極2に第2のインナーリード7を接合させるための
SPBツール8と共通のものであり、接合順序は図7に
おいて説明したように、種々の工夫が施されることが好
ましい。
【0043】図1の第1のインナーリード6の側面図を
示す図2を参照すると、SPBツール9でボンディング
した直後のSPBツール9の引き上げ途中を示した状態
であり、図示はされていないが従来と同様に加熱した状
態で、インナーリード6がボンディング部5にSPB9
で押圧されてすでに接合されている。この際、インナー
リード6は、SPBツール9の押圧力で1μ乃至3μ程
度押し潰されると共に、この押し潰す力はインナーリー
ド6の遠位端6′と近位端6′′とを上方に塑性変形さ
せる応力となり、実際に遠位端6′はリード受部3から
浮き上がり、所定の離間部が形成され、同様に近位端
6′′もボンディング部5の表面から浮き上がり、半導
体チップ10の主表面との接触を防止する方向に変形す
る。ここで、インナーリード6の反屈曲力に抗して、イ
ンナーリードを浮き上がらせた前記応力が残存している
ため、特に外部振動に強い。
示す図2を参照すると、SPBツール9でボンディング
した直後のSPBツール9の引き上げ途中を示した状態
であり、図示はされていないが従来と同様に加熱した状
態で、インナーリード6がボンディング部5にSPB9
で押圧されてすでに接合されている。この際、インナー
リード6は、SPBツール9の押圧力で1μ乃至3μ程
度押し潰されると共に、この押し潰す力はインナーリー
ド6の遠位端6′と近位端6′′とを上方に塑性変形さ
せる応力となり、実際に遠位端6′はリード受部3から
浮き上がり、所定の離間部が形成され、同様に近位端
6′′もボンディング部5の表面から浮き上がり、半導
体チップ10の主表面との接触を防止する方向に変形す
る。ここで、インナーリード6の反屈曲力に抗して、イ
ンナーリードを浮き上がらせた前記応力が残存している
ため、特に外部振動に強い。
【0044】図1の第2のインナーリード7の側面図を
示す図3を参照すると、SPBツール8でインナーリー
ド7をボンディング部5に接合直後の状態が示されてお
り、SPBツール8がインナーリード7を押し潰す時の
塑性変形に基く応力により、遠位端7′,近位端7′′
が共に浮き上がり、近位端7′′はリード受部3と離間
する。
示す図3を参照すると、SPBツール8でインナーリー
ド7をボンディング部5に接合直後の状態が示されてお
り、SPBツール8がインナーリード7を押し潰す時の
塑性変形に基く応力により、遠位端7′,近位端7′′
が共に浮き上がり、近位端7′′はリード受部3と離間
する。
【0045】以上の実施の形態では、図1に示すよう
に、位置ずれのない理想的なボンディング状態を示して
いる。例に、第1のインナーリード6が図1の平面図に
向って右方に位置ずれを生じ、インナーリード6の遠位
端6′が第1のパッド電極1のリード受部3と第2のパ
ッド電極2のボンディング部5との間の凹部21内に、
SPBツール9で押圧されて接合直前に、嵌入または半
嵌入状態となったとする。しかし、接合時の塑性変形の
応力が遠位端6′に作用して、嵌入または半嵌入状態か
ら離脱し、図2に示すように離間部が形成されて、第2
のパッド電極2にインナーリード6の先端6′が接触す
ることがない。
に、位置ずれのない理想的なボンディング状態を示して
いる。例に、第1のインナーリード6が図1の平面図に
向って右方に位置ずれを生じ、インナーリード6の遠位
端6′が第1のパッド電極1のリード受部3と第2のパ
ッド電極2のボンディング部5との間の凹部21内に、
SPBツール9で押圧されて接合直前に、嵌入または半
嵌入状態となったとする。しかし、接合時の塑性変形の
応力が遠位端6′に作用して、嵌入または半嵌入状態か
ら離脱し、図2に示すように離間部が形成されて、第2
のパッド電極2にインナーリード6の先端6′が接触す
ることがない。
【0046】このような位置ずれでは、第1のインナー
リード6の近位端6′′が、幅広のボンディング部5か
らはみ出すことはなく、このため図8のようにSPBツ
ール9の押圧力により回転力が生じることがなく、この
ため嵌入状態となっていても確実に離脱状態になり得
る。
リード6の近位端6′′が、幅広のボンディング部5か
らはみ出すことはなく、このため図8のようにSPBツ
ール9の押圧力により回転力が生じることがなく、この
ため嵌入状態となっていても確実に離脱状態になり得
る。
【0047】ここで、第1のインナーリード6の幅寸法
Qが、凹部21の幅寸法Fより大きい場合が、嵌入状態
におちいることがない点でより好ましい。
Qが、凹部21の幅寸法Fより大きい場合が、嵌入状態
におちいることがない点でより好ましい。
【0048】一方、位置ずれが生じても第2のインナー
リード7がパッド電極間の凹部に嵌入するようなことは
ない。図3からも明白なように、半導体チップ10の主
表面から高さ寸法Hだけ、インナーリード7が上方に位
置しており、反屈曲力に抗してこのインナーリード7を
押し下げた状態で接合するからである。
リード7がパッド電極間の凹部に嵌入するようなことは
ない。図3からも明白なように、半導体チップ10の主
表面から高さ寸法Hだけ、インナーリード7が上方に位
置しており、反屈曲力に抗してこのインナーリード7を
押し下げた状態で接合するからである。
【0049】以上から、SPBの場合のインナーリード
の中心線22からの最大許容変位量Xは、次式で示され
る。
の中心線22からの最大許容変位量Xは、次式で示され
る。
【0050】X≦(D−Q)/2+F・・・(i) D/2+F≦E/2 ・・・(ii) D≧F ・・・(iii) ここで、幅寸法Eはボンディング部5の幅寸法を、幅寸
法Dはリード受部3の幅寸法を各々示す。
法Dはリード受部3の幅寸法を各々示す。
【0051】今変位量Xが予測でき、インナーリードの
幅寸法Qが定まっていれば、上記3式から、最も好まし
い各寸法D,E,Eが略求まる。
幅寸法Qが定まっていれば、上記3式から、最も好まし
い各寸法D,E,Eが略求まる。
【0052】以上のように、上記3式をすべて満足する
ことが最も好ましいが、このような3式をすべて満足し
なくとも、次式を満足するだけで、著しく短絡事故が少
なくなると共に、さらに高密度にパッド電極を集積でき
ることが判った。
ことが最も好ましいが、このような3式をすべて満足し
なくとも、次式を満足するだけで、著しく短絡事故が少
なくなると共に、さらに高密度にパッド電極を集積でき
ることが判った。
【0053】X≦E/2 ・・・(iv) D/2+F≦E/2・・・(v) この場合の最大変位量X=E/2のときの状態を図4
(A),(B)の断面図を参照して説明する。図4
(A)は図1のm−m′線の断面図、図4(B)は図1
のn−n′線の断面図であり、いずれもX=E/2即ち
インナーリードの中心がボンディング部の端部上にある
場合を示す。図4(A)において、第1のインナーリー
ド6がSPBツール9により押圧されて接合する直前の
状態では、イナーリード6の先端は右側が第2のパッド
電極2に当接し、左側が開放されているので、反時計方
向に回転しようとするが、(B)に示すようにボンディ
ング部5上のインナーリード6は逆に右側が開放状態,
左側が第1の電極1に当接しているので、時計方向に回
転しようとする。双方の回転力は、互いに相殺されたま
ま、SPBツール9によりインナーリード6が押し潰さ
れた形で接合される。この時の塑性変形による応力で、
(A)に示すように第2のパッド電極2からインナーリ
ード6の先端が浮き上がり、短絡状態は解消する。
(A),(B)の断面図を参照して説明する。図4
(A)は図1のm−m′線の断面図、図4(B)は図1
のn−n′線の断面図であり、いずれもX=E/2即ち
インナーリードの中心がボンディング部の端部上にある
場合を示す。図4(A)において、第1のインナーリー
ド6がSPBツール9により押圧されて接合する直前の
状態では、イナーリード6の先端は右側が第2のパッド
電極2に当接し、左側が開放されているので、反時計方
向に回転しようとするが、(B)に示すようにボンディ
ング部5上のインナーリード6は逆に右側が開放状態,
左側が第1の電極1に当接しているので、時計方向に回
転しようとする。双方の回転力は、互いに相殺されたま
ま、SPBツール9によりインナーリード6が押し潰さ
れた形で接合される。この時の塑性変形による応力で、
(A)に示すように第2のパッド電極2からインナーリ
ード6の先端が浮き上がり、短絡状態は解消する。
【0054】一方、第2のインナーリード7も同様に回
転力が相殺されたまま接合される。この場合のインナー
リード7は、上記塑性変形による応力とインナーリード
7自体の反屈曲力が加わった状態で、第1のパッド電極
1から浮き上がり、短絡はしない。
転力が相殺されたまま接合される。この場合のインナー
リード7は、上記塑性変形による応力とインナーリード
7自体の反屈曲力が加わった状態で、第1のパッド電極
1から浮き上がり、短絡はしない。
【0055】以上の説明は、SPB技術が適用される場
合であるが、GB技術が適用される場合には、第1,第
2のパッド電極1,2の平面を越えた広い面積のGBツ
ールが適用されるため、各電極1,2にはリード受部3
が、接触事故を防止する上で、必要不可欠である。この
場合は、一度に全パッド電極を接合するため、絶縁フィ
ルム11が熱膨張し切るまでに、すでに接合が終了して
いる。従って、熱膨張による位置ずれは、SPBの場合
に比較して、無視し得る程小さい。
合であるが、GB技術が適用される場合には、第1,第
2のパッド電極1,2の平面を越えた広い面積のGBツ
ールが適用されるため、各電極1,2にはリード受部3
が、接触事故を防止する上で、必要不可欠である。この
場合は、一度に全パッド電極を接合するため、絶縁フィ
ルム11が熱膨張し切るまでに、すでに接合が終了して
いる。従って、熱膨張による位置ずれは、SPBの場合
に比較して、無視し得る程小さい。
【0056】図1,図2,図3に示した各部の寸法即ち
リード受部3の長さ寸法A:移行部4の長さ寸法B:ボ
ンディング部5の長さ寸法C:リード受部3の幅寸法
D:ボンディング部5の幅寸法E:凹部21の幅寸法
F:パッド電極の厚さ寸法Jは、4:1:3:2:4:
1:0.5〜1.0程度が好ましい。
リード受部3の長さ寸法A:移行部4の長さ寸法B:ボ
ンディング部5の長さ寸法C:リード受部3の幅寸法
D:ボンディング部5の幅寸法E:凹部21の幅寸法
F:パッド電極の厚さ寸法Jは、4:1:3:2:4:
1:0.5〜1.0程度が好ましい。
【0057】ちなみに、E=80μとすると、A=80
μ,B=20μ,C=60μ,D=40μ,J=10〜
20μとなる。この具体的数値は、上記(i)乃至
(v)式を満足している。この他に、半導体チップ10
の主表面からインナーリード6,7までの高さ寸法Hを
100μ乃至200μとし、インナーリード6,7の幅
寸法Qを30μ,厚さ寸法を18μ乃至35μとする。
尚、パッド電極の配列ピッチは80μとなる。
μ,B=20μ,C=60μ,D=40μ,J=10〜
20μとなる。この具体的数値は、上記(i)乃至
(v)式を満足している。この他に、半導体チップ10
の主表面からインナーリード6,7までの高さ寸法Hを
100μ乃至200μとし、インナーリード6,7の幅
寸法Qを30μ,厚さ寸法を18μ乃至35μとする。
尚、パッド電極の配列ピッチは80μとなる。
【0058】以上のような寸法を備えたパッド電極を各
辺に100個(合計400個)を形成した半導体チップ
を2個製造し、そのうちの1個にSPB技術を、他の1
個にGB技術を各々用いたところでは、半導体チップの
主表面との接触事故や他のパッド電極との短絡事故等は
認められなかった。また、接合強度は、図7の場合に比
較して、30%乃至50%向上していることが判明し
た。
辺に100個(合計400個)を形成した半導体チップ
を2個製造し、そのうちの1個にSPB技術を、他の1
個にGB技術を各々用いたところでは、半導体チップの
主表面との接触事故や他のパッド電極との短絡事故等は
認められなかった。また、接合強度は、図7の場合に比
較して、30%乃至50%向上していることが判明し
た。
【0059】尚、図2に示したインナーリード6の遠位
端6′は、片方が開放端となっているが、この長さは8
0μ乃至100μであり、インナーリード6の全長に比
較して小さいため、実際に生じる外部振動に共振するよ
うなこともない。
端6′は、片方が開放端となっているが、この長さは8
0μ乃至100μであり、インナーリード6の全長に比
較して小さいため、実際に生じる外部振動に共振するよ
うなこともない。
【0060】本発明の第2の実施の形態を示す図5の平
面図を参照すると、この実施の形態は、第2のパッド電
極13の平面形状のみが上述した第1の実施の形態と相
違しているため、相違した部分のみを説明し、第1の実
施の形態と共通した構成・作用・効果については説明を
省く。
面図を参照すると、この実施の形態は、第2のパッド電
極13の平面形状のみが上述した第1の実施の形態と相
違しているため、相違した部分のみを説明し、第1の実
施の形態と共通した構成・作用・効果については説明を
省く。
【0061】第2のパッド電極13の幅広のボンディン
グ部14には、テーパ部16,17を有する切り欠きが
形成されている。これらのテーパ部16,17は、位置
ずれに対して自己整合力を備えている。仮えば、SPB
ツールでインナーリード7が押し下げられて接合直前に
なると、点線の位置にずれていたインナーリード7は矢
印方向の応力が作用し、パッド電極13の中心方向ヘ移
動して、インナーリード27となった状態で接合される
ため、位置ずれが自動補正される。また、本実施の形態
では、リード受部15とボンディング部14との間に移
行部4を有しておらず直交しているが、図1のような移
行部4が設けられれば更によい。
グ部14には、テーパ部16,17を有する切り欠きが
形成されている。これらのテーパ部16,17は、位置
ずれに対して自己整合力を備えている。仮えば、SPB
ツールでインナーリード7が押し下げられて接合直前に
なると、点線の位置にずれていたインナーリード7は矢
印方向の応力が作用し、パッド電極13の中心方向ヘ移
動して、インナーリード27となった状態で接合される
ため、位置ずれが自動補正される。また、本実施の形態
では、リード受部15とボンディング部14との間に移
行部4を有しておらず直交しているが、図1のような移
行部4が設けられれば更によい。
【0062】この実施の形態では、まずテーパ部を備え
たパッド電極13をすべて先に接合して自己整合力が作
用した後に、第1のパッド電極12を接合することが好
ましい。
たパッド電極13をすべて先に接合して自己整合力が作
用した後に、第1のパッド電極12を接合することが好
ましい。
【0063】この実施の形態によれば、最大許容変位量
を第1の実施の形態より大きくとれる点で、優れてい
る。
を第1の実施の形態より大きくとれる点で、優れてい
る。
【0064】上述した第1,第2の実施の形態におい
て、リード受部の表面またはインナーリードのリード受
部対向面若しくはこれら双方の表面に、絶縁性の被膜が
コーティングされていることが、不測の接触事故に備え
る点では好ましい。
て、リード受部の表面またはインナーリードのリード受
部対向面若しくはこれら双方の表面に、絶縁性の被膜が
コーティングされていることが、不測の接触事故に備え
る点では好ましい。
【0065】また、上述した第1,第2の実施の形態に
おいて、パッド電極間の凹部に絶縁性樹脂を埋め込むこ
とが、嵌入状態または半嵌入状態を解消するために、考
えられる。
おいて、パッド電極間の凹部に絶縁性樹脂を埋め込むこ
とが、嵌入状態または半嵌入状態を解消するために、考
えられる。
【0066】図1,図5に示した平面形状のパッド電極
は、インナーリードの接合の他に、ボンディングワイヤ
を接合する場合にも好適な形状となっている。この場合
にも、上述した実施の形態に準じた効果が得られる。
は、インナーリードの接合の他に、ボンディングワイヤ
を接合する場合にも好適な形状となっている。この場合
にも、上述した実施の形態に準じた効果が得られる。
【0067】さらに、上述した実施の形態によれば、パ
ッド電極は80μピッチであるが、この他に60μの狭
ピッチでも、上記実施の形態に準じた効果が得られた。
ッド電極は80μピッチであるが、この他に60μの狭
ピッチでも、上記実施の形態に準じた効果が得られた。
【0068】
【発明の効果】以上説明した通り、本発明によれば、リ
ード受部とボンディング部とが移行部を介して接続され
たパッド電極の幅の広いボンディング部と幅の狭いリー
ド受部とを交互に配列し、かつパッド電極を一列状に配
列したこと等により、上述した(A)乃至(I)の各課
題がことごとく達成された。
ード受部とボンディング部とが移行部を介して接続され
たパッド電極の幅の広いボンディング部と幅の狭いリー
ド受部とを交互に配列し、かつパッド電極を一列状に配
列したこと等により、上述した(A)乃至(I)の各課
題がことごとく達成された。
【図1】本発明の第1の実施の形態を示す平面図であ
る。
る。
【図2】図1の第1のインナーリードを示す側面図であ
る。
る。
【図3】図1の第2のインナーリードを示す側面図であ
る。
る。
【図4】(A),(B)は各々図1のm−m′線,n−
n′線の断面図である。
n′線の断面図である。
【図5】本発明の第2の実施の形態を示す平面図であ
る。
る。
【図6】従来の半導体集積回路装置のパッド電極とイン
ナーリードとの部分を示す平面図である。
ナーリードとの部分を示す平面図である。
【図7】図6のパッド電極を改良した半導体チップを示
す平面図である。
す平面図である。
【図8】(A),(B)は各々図7のf−f′線,g−
g′線の断面図である。
g′線の断面図である。
1,12,51 第1のパッド電極 2,13,52 第2のパッド電極 3,15,62,62′ リード受部 4 移行部 5,14,63,63′ ボンディング部 6 第1のインナーリード 6′,7′ 遠位端 6′′,7′′ 近位端 7,27 第2のインナーリード 8,9,54,55,64,65 SPBツール 10,50,60 半導体チップ 11 絶縁フィルム 16,17 テーパ部 21,66,66′ 凹部 22 中心線 53 バンプ 61,61′ パッド電極 A乃至H,J,K,L 寸法
Claims (7)
- 【請求項1】 第1のパッド電極からなる第1群と第2
のパッド電極からなる第2群とが半導体チップの主表面
に配列され、前記第1,第2のパッド電極にインナーリ
ードが各々接続されている半導体集積回路装置におい
て、前記第1のパッド電極と前記第2のパッド電極とは
交互にかつ一列状に配列されていることと、前記第1,
第2のパッド電極はいずれも、前記インナーリードに対
向する幅の狭いリード受部と前記インナーリードに接合
する幅の広いボンディング部とこのボンディング部と前
記リード受部とをつなぐ移行部とを備えていることと、
前記リード受部と前記ボンディング部との配置は、前記
第1のパッド電極と第2のパッド電極とで互いに逆方向
となっていることとを特徴とする半導体集積回路装置。 - 【請求項2】 第1のパッド電極からなる第1群と第2
のパッド電極からなる第2群とが半導体チップの主表面
に配列され、前記第1,第2のパッド電極にインナーリ
ードが各々接続されている半導体集積回路装置におい
て、前記第1のパッド電極と前記第2のパッド電極とは
交互にかつ一列状に配列されていることと、前記第1,
第2のパッド電極はいずれも、前記インナーリードに対
向する幅の狭いリード受部と前記インナーリードに接合
する幅の広いボンディング部とを備えていることと、前
記第1または第2のパッド電極のボンディング部には、
前記インナーリードが自己整合されて接合されるよう
に、テーパ部が設けられていることと、前記リード受部
と前記ボンディング部との配置は、前記第1のパッド電
極と第2のパッド電極とで互いに逆方向となっているこ
ととを特徴とする半導体集積回路装置。 - 【請求項3】 前記第1,第2のパッド電極間の凹部の
幅寸法は、前記インナーリードの幅寸法より小さくなっ
ている請求項1記載の半導体集積回路装置。 - 【請求項4】 前記移行部が、つながれているリード受
部若しくはボンディング部の接続辺の向きに対して傾き
が略45度の直線または曲線である請求項1または3記
載の半導体集積回路装置。 - 【請求項5】 請求項1または3に記載の半導体集積回
路装置の製造方法において、前記ボンディング部の平面
寸法よりも小さい押圧面を備えたシングル・ ポイント・
ボンディング・ツールが前記インナーリードの接合に使
用されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項6】 請求項1または3に記載の半導体集積回
路装置の製造方法において、ギャング・ボンディング・
ツールが前記インナーリードの接合に使用されることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項7】 請求項2に記載の半導体集積回路装置の
製造方法において、ボンディング部に前記テーパ部を設
けた方のパッド電極が先に前記インナーリードに接合さ
れた後、ボンディング部に前記テーパ部を設けていない
パッド電極が前記インナーリードに接合されることを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7282921A JP2730529B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7282921A JP2730529B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129809A JPH09129809A (ja) | 1997-05-16 |
JP2730529B2 true JP2730529B2 (ja) | 1998-03-25 |
Family
ID=17658842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7282921A Expired - Lifetime JP2730529B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2730529B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3022819B2 (ja) * | 1997-08-27 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
JP3129272B2 (ja) | 1998-01-28 | 2001-01-29 | 日本電気株式会社 | 半導体装置とその製造装置および製造方法 |
US6844631B2 (en) * | 2002-03-13 | 2005-01-18 | Freescale Semiconductor, Inc. | Semiconductor device having a bond pad and method therefor |
JP2005062582A (ja) * | 2003-08-18 | 2005-03-10 | Hitachi Displays Ltd | 表示装置 |
KR100773097B1 (ko) | 2006-08-22 | 2007-11-02 | 삼성전자주식회사 | 패드를 갖는 반도체 소자 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2623578B2 (ja) * | 1987-07-14 | 1997-06-25 | 日本電気株式会社 | 半導体集積回路装置 |
JPH07335692A (ja) * | 1994-06-10 | 1995-12-22 | Toshiba Micro Comput Eng Corp | 半導体集積回路装置 |
-
1995
- 1995-10-31 JP JP7282921A patent/JP2730529B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09129809A (ja) | 1997-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6204074B1 (en) | Chip design process for wire bond and flip-chip package | |
US5844317A (en) | Consolidated chip design for wire bond and flip-chip package technologies | |
US7479697B2 (en) | Resilient carrier assembly for an integrated circuit | |
US6664129B2 (en) | Integrated circuits and methods for their fabrication | |
US5341979A (en) | Method of bonding a semiconductor substrate to a support substrate and structure therefore | |
US7421778B2 (en) | Method of making an electronic assembly | |
JP5797873B2 (ja) | 熱的および機械的特性が改善されたボンド・パッドを有する集積回路 | |
AU2002213637A1 (en) | Method of manufacturing an integrated circuit carrier | |
JPH07183438A (ja) | レーザー接合ヘッダー | |
JP3178618B2 (ja) | 接地接続ワイヤ用隆起部を有する樹脂カプセル封入された半導体デバイス用金属製放熱用ベースプレート | |
US20080290511A1 (en) | Chip Assembly and Method of Manufacturing Thereof | |
US6081035A (en) | Microelectronic bond ribbon design | |
JP2730529B2 (ja) | 半導体装置およびその製造方法 | |
JPH0734449B2 (ja) | 半導体装置の電極接合部構造 | |
US6692990B2 (en) | Method for manufacturing a semiconductor device | |
US20030183943A1 (en) | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme | |
US6424049B1 (en) | Semiconductor device having chip-on-chip structure and semiconductor chip used therefor | |
US20230005866A1 (en) | Semiconductor structure and manufacturing method thereof | |
JP2000106352A (ja) | レーザー溶断方式半導体装置の製造方法および半導体装置 | |
US5359223A (en) | Lead frame used for semiconductor integrated circuits and method of tape carrier bonding of lead frames | |
US6271599B1 (en) | Wire interconnect structure for electrically and mechanically connecting an integrated circuit chip to a substrate | |
US20040065953A1 (en) | Semiconductor device and process of manufacture | |
US11798904B2 (en) | Semiconductor structure, redistribution layer (RDL) structure, and manufacturing method thereof | |
US20170062375A1 (en) | Semiconductor device | |
US6090643A (en) | Semiconductor chip-substrate attachment structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |