CN108565223A - 芯片的电路管脚结构及测试方法 - Google Patents

芯片的电路管脚结构及测试方法 Download PDF

Info

Publication number
CN108565223A
CN108565223A CN201810471403.2A CN201810471403A CN108565223A CN 108565223 A CN108565223 A CN 108565223A CN 201810471403 A CN201810471403 A CN 201810471403A CN 108565223 A CN108565223 A CN 108565223A
Authority
CN
China
Prior art keywords
pad
chip
circuit
mount structure
circuit pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810471403.2A
Other languages
English (en)
Inventor
曾志敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201810471403.2A priority Critical patent/CN108565223A/zh
Publication of CN108565223A publication Critical patent/CN108565223A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

本发明公开了一种芯片的电路管脚结构，每个电路管脚由两个焊盘引出；焊盘均由顶层金属层构成，每个电路管脚的第一焊盘与第二焊盘通过顶层金属连线相连，根据芯片版图布局需要，电路管脚与第一焊盘或与第二焊盘直接相连；所有电路管脚的第二焊盘和第一焊盘的相对位置关系相同。本发明还公开了前述芯片的电路管脚结构的测试方法，对多个芯片进行同时测试时，以所有被测芯片管脚的第一焊盘或第二焊盘作为探针卡探针的接触对象。相对于传统芯片管脚的单焊盘结构，本发明可以提高芯片测试扎针总上限次数，避免电路管脚的焊盘被损伤，提高测试过程中探针与焊盘的接触稳定性，并解决芯片封装中引线压焊不良问题，保证封装合格率和芯片的使用可靠性。

Description

芯片的电路管脚结构及测试方法
技术领域
本发明涉及半导体集成电路制造工艺领域，特别涉及一种芯片的电路管脚结构以及该电路管脚的测试方法。
背景技术
在芯片制程中，往往需要将各个膜层中形成的构件连接在一起以构成一个完整的半导体器件，或者需要将半导体器件与其它电子元件连接起来以构成所需要的电子电路模块，要完成这些连接就需要形成许多的焊盘(PAD)，可以说焊盘是芯片制程中重要的连接构件。为此，焊盘在导电性和可靠性上具有较高的要求。
如图1所示，芯片1具有多个电路管脚，每个电路管脚采用单个的焊盘结构引出，该焊盘2一般由芯片中最顶层的金属制成。如图2所示为芯片1中的一个电路管脚的截面示意图，其中硅基板3上淀积一层介质材料形成层间介质4，层间介质4中形成有底层金属层5、中间金属层7和顶层金属层，底层金属层5与中间金属层7之间通过第一接触孔电极6连接，中间金属层7与顶层金属层之间通过第二接触孔电极8连接，顶层金属层构成焊盘2，整个硅片表面淀积的钝化层9在焊盘区被去除，使焊盘2暴露出来用于后续引线并封装。
在半导体制造过程中，集成电路测试是一个贯穿生产和应用全过程的工艺，尤其是在封装前对每个芯片进行测试(即晶圆探测)是必不可少的一道工序。这种测试过程是通过一个晶圆探测台系统在一组微细的与器件电学接触的探针下面移动晶圆，利用探针输送电信号来测试器件的性能。在测试时，被测器件(DUT)被固定在真空吸力的卡盘上，同时探针卡探针与芯片上的每一个焊盘相接触。
在晶圆探针测试过程中，如果探针在电路管脚上的焊盘2上扎针次数过多，就会造成焊盘损伤，一方面会对探针与焊盘之间的电学接触稳定性造成不利影响，进而影响晶圆测试的稳定性，另一方面在后续芯片封装工艺中会造成焊线不良问题，给封装良率及应用可靠性埋下隐患。
发明内容
本发明要解决的技术问题是提供一种芯片的电路管脚结构及其测试方法，可以解决现有芯片在晶圆测试过程中焊盘易被探针损伤的问题。
为解决上述技术问题，本发明提供的芯片的电路管脚结构中，每个电路管脚由两个焊盘引出。
在上述结构中，每个电路管脚的两个焊盘均由顶层金属层构成，其中第一焊盘与第二焊盘通过顶层金属连线相连，根据芯片的版图布局需要，电路管脚与第一焊盘或与第二焊盘直接相连。
在上述结构中，进一步的，当电路管脚与第一焊盘直接相连时，第一焊盘在竖直方向上位于所在电路管脚的正上方，该电路管脚的第二焊盘位于第一焊盘的周侧；当电路管脚与第二焊盘直接相连时，第二焊盘在竖直方向上位于所在电路管脚的正上方，该电路管脚的第一焊盘位于第二焊盘的周侧。
进一步的，所有电路管脚的第二焊盘和与其相连的第一焊盘之间的相对位置关系相同。所述电路管脚与靠电路管脚最近的第一焊盘或第二焊盘直接相连。
进一步的，芯片表面具有一钝化层，且每个电路管脚的第一焊盘和第二焊盘在钝化层中具有独立的开口，所述开口使第一焊盘和第二焊盘暴露出来。较佳的，每个电路管脚的第一焊盘在钝化层中的开口和第二焊盘在钝化层中的开口面积相同。
本发明还提供上述芯片的电路管脚结构的测试方法，其中对多个芯片进行同时测试时，以所有被测芯片管脚的第一焊盘作为探针卡探针的接触对象，或者以所有被测芯片管脚的第二焊盘作为探针卡探针的接触对象。
在上述测试方法中，进一步的，用于对多个芯片进行同时测试的探针卡中，以所有被测芯片管脚的第一焊盘作为DUT针位坐标，或者以所有被测芯片管脚的第二焊盘作为DUT针位坐标。
与现有的单焊盘结构的电路管脚相比，本发明中芯片的每个电路管脚都采用两个焊盘引出，这样在晶圆测试过程中，相对于传统单焊盘结构，本发明可以提高芯片测试扎针总上限次数，每个电路管脚被探针扎针次数相同的情况下，可以减少单个焊盘被扎针次数，从而可以避免电路管脚的焊盘被损伤，从而提高测试过程中探针与焊盘的接触稳定性，同时解决后续芯片封装工艺中的引线压焊不良问题，保证封装合格率和芯片的使用可靠性。
附图说明
图1是现有的单焊盘结构的芯片布局图；
图2是现有的单焊盘结构的截面图；
图3是本发明的双焊盘结构的芯片布局图；
图4是本发明的双焊盘结构的截面图。
其中附图标记说明如下：
1为芯片；2为焊盘；3为硅基板；4为层间介质；5底层金属层；6为第一接触孔电极；7为中间金属层；8为第二接触孔电极；9为钝化层；10为探针卡探针；21为第一焊盘；22为第二焊盘；23为顶层金属连线。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。
本发明的芯片的电路管脚结构中，每个电路管脚由两个焊盘引出，如图3所示，每个电路管脚的两个焊盘均由顶层金属层构成，根据芯片的版图布局需要，电路管脚与第一焊盘或与第二焊盘直接相连。
在图4所示的一芯片截面图中，第一焊盘21与所在的电路管脚直接连接，且第一焊盘21在竖直方向上位于所在电路管脚的正上方，第二焊盘22位于第一焊盘21的周侧。第二焊盘22则通过顶层金属连线23与第一焊盘21相连，这样可以节省焊盘下层的布局面积。
其中，电路管脚的结构如图4所示，硅基板3上淀积一层介质材料形成层间介质4，层间介质4中形成有底层金属层5、中间金属层7和顶层金属层，底层金属层5与中间金属层7之间通过第一接触孔电极6连接，中间金属层7与顶层金属层之间通过第二接触孔电极8连接，顶层金属层构成第一焊盘21和第二焊盘22，连接第一焊盘21和第二焊盘22的顶层金属连线23也是由顶层金属层形成的。
如图3所示，所有电路管脚的第二焊盘22和与其相连的第一焊盘21之间的相对位置关系相同，这样可以保证探针组对第一焊盘组进行扎针时与所有的第一焊盘21一一对应接触，而当对第二焊盘组进行扎针时与所有的第二焊盘22一一对应接触。在本实施例中，第一焊盘21和第二焊盘22均呈方形，且每个电路管脚的第二焊盘22都位于与其相连的第一焊盘21的45°左上方。
虽然在图4所示结构中，电路管脚与第一焊盘21直接连接，但是本发明并不局限于此。对于本领域技术人员来说，在芯片布局设计中，芯片的电路管脚(即IO电路结构)通常设置在芯片的边缘位置是一种常规的技术手段，因此本领域技术人员可以根据芯片的版图布局需要，改变电路管脚与焊盘的连接关系，即电路管脚也可以与第二焊盘22直接连接，也就是说本领域技术人员可以显而易见地想到并将芯片的电路管脚和与其相对的距离最近的第一焊盘或第二焊盘直接相连，从而满足管脚的布局需求。
如图4所示，芯片1表面具有一钝化层9，且每个电路管脚的第一焊盘21和第二焊盘22在钝化层9中具有独立的开口，所述开口使第一焊盘21和第二焊盘22全部或部分暴露出来。
优选的，每个电路管脚的第一焊盘21在钝化层9中的开口和第二焊盘22在钝化层9中的开口面积相同，且均满足晶圆测试过程中的探针扎针要求和封装过程的引线压焊要求。
在本发明中，每个电路管脚的第一焊盘21和第二焊盘22的单一扎针次数上限与传统的电路管脚的单焊盘的扎针次数相同，这样本发明的电路管脚结构总扎针次数上限就是传统的单焊盘结构的两倍。与现有的单焊盘结构的电路管脚结构相比，本发明在晶圆测试过程中可以避免电路管脚的焊盘被损伤，从而提高测试过程中探针与焊盘的接触稳定性，同时解决后续芯片封装工艺中的焊线不良问题，保证封装合格率和芯片的使用可靠性。
此外，对前述芯片的电路管脚进行测试时，如果同时对多个芯片进行测试，以所有被测芯片管脚的第一焊盘21(即第一焊盘组的所有焊盘)作为探针卡探针10的接触对象，或者以所有被测芯片管脚的第二焊盘22(即第二焊盘组的所有焊盘)作为探针卡探针的接触对象。
同时，用于对多个芯片进行同时测试的探针卡设计过程中，选定所有被测芯片的第一焊盘21或者所有被测芯片管脚的第二焊盘22作为DUT针位坐标，保证针位坐标所参照的焊盘属于同一组，即均参照第一焊盘，或者均参照第二焊盘。
同样地，在芯片1封装阶段的引线压焊过程中，可自由选择每个电路管脚的第一焊盘或第二焊盘构成芯片的压焊对象集合。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种芯片的电路管脚结构，其特征在于，每个电路管脚由两个焊盘引出。
2.根据权利要求1所述的芯片的电路管脚结构，其特征在于，每个电路管脚的两个焊盘均由顶层金属层构成，其中第一焊盘与第二焊盘通过顶层金属连线相连，根据芯片的版图布局需要，电路管脚与第一焊盘或与第二焊盘直接相连。
3.根据权利要求2所述的芯片的电路管脚结构，其特征在于，当电路管脚与第一焊盘直接相连时，第一焊盘在竖直方向上位于所在电路管脚的正上方，该电路管脚的第二焊盘位于第一焊盘的周侧；当电路管脚与第二焊盘直接相连时，第二焊盘在竖直方向上位于所在电路管脚的正上方，该电路管脚的第一焊盘位于第二焊盘的周侧。
4.根据权利要求2所述的芯片的电路管脚结构，其特征在于，所有电路管脚的第二焊盘和与其相连的第一焊盘之间的相对位置关系相同。
5.根据权利要求4所述的芯片的电路管脚结构，其特征在于，所述电路管脚与靠电路管脚最近的第一焊盘或第二焊盘直接相连。
6.根据权利要求2所述的芯片的电路管脚结构，其特征在于，芯片表面具有一钝化层，且每个电路管脚的第一焊盘和第二焊盘在钝化层中具有独立的开口，所述开口使第一焊盘和第二焊盘暴露出来。
7.根据权利要求5所述的芯片的电路管脚结构，其特征在于，每个电路管脚的第一焊盘在钝化层中的开口和第二焊盘在钝化层中的开口面积相同。
8.根据权利要求1所述的芯片的电路管脚结构，其特征在于，每个焊盘的扎针次数上限相同。
9.如权利要求1至8中任一项所述的芯片的电路管脚结构的测试方法，其特征在于，对多个芯片进行同时测试时，以所有被测芯片管脚的第一焊盘作为探针卡探针的接触对象，或者以所有被测芯片管脚的第二焊盘作为探针卡探针的接触对象。
10.根据权利要求9所述的芯片的电路管脚结构的测试方法，其特征在于，用于对多个芯片进行同时测试的探针卡中，以所有被测芯片管脚的第一焊盘作为DUT针位坐标，或者以所有被测芯片管脚的第二焊盘作为DUT针位坐标。
CN201810471403.2A 2018-05-17 2018-05-17 芯片的电路管脚结构及测试方法 Pending CN108565223A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810471403.2A CN108565223A (zh) 2018-05-17 2018-05-17 芯片的电路管脚结构及测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810471403.2A CN108565223A (zh) 2018-05-17 2018-05-17 芯片的电路管脚结构及测试方法

Publications (1)

Publication Number Publication Date
CN108565223A true CN108565223A (zh) 2018-09-21

Family

ID=63538898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810471403.2A Pending CN108565223A (zh) 2018-05-17 2018-05-17 芯片的电路管脚结构及测试方法

Country Status (1)

Country Link
CN (1) CN108565223A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841535A (zh) * 2019-01-31 2019-06-04 合肥鑫晟光电科技有限公司 阵列基板及其制备方法、显示面板、显示装置
CN110444485A (zh) * 2018-05-03 2019-11-12 紫光同芯微电子有限公司 一种具有封装测试作用的芯片电极并列结构
CN110767561A (zh) * 2019-09-09 2020-02-07 长江存储科技有限责任公司 堆叠封装结构的失效分析方法及结构
CN111370343A (zh) * 2020-02-17 2020-07-03 长江存储科技有限责任公司 失效分析方法及结构
CN112526315A (zh) * 2020-11-05 2021-03-19 长江存储科技有限责任公司 一种封装芯片的测试方法
CN112996231A (zh) * 2021-02-08 2021-06-18 珠海迈科智能科技股份有限公司 一种带测试点的pcb封装及其设计方法
CN115444426A (zh) * 2022-11-09 2022-12-09 之江实验室 片上电极集成的无线肌电SoC系统、芯片及采集装置
CN115743720A (zh) * 2022-05-11 2023-03-07 深圳市三一联光智能设备股份有限公司 一种筛选设备及筛选方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643684A (zh) * 2002-03-13 2005-07-20 飞思卡尔半导体公司 具有接合焊盘的半导体器件及其制造方法
US20060071320A1 (en) * 2004-10-06 2006-04-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN201043991Y (zh) * 2007-05-08 2008-04-02 上海摩波彼克半导体有限公司 集成电路芯片测试平台的外管脚测试结构
CN101859716A (zh) * 2009-04-03 2010-10-13 三星电子株式会社 半导体装置及其制造方法以及包括该半导体装置的系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643684A (zh) * 2002-03-13 2005-07-20 飞思卡尔半导体公司 具有接合焊盘的半导体器件及其制造方法
US20060071320A1 (en) * 2004-10-06 2006-04-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN201043991Y (zh) * 2007-05-08 2008-04-02 上海摩波彼克半导体有限公司 集成电路芯片测试平台的外管脚测试结构
CN101859716A (zh) * 2009-04-03 2010-10-13 三星电子株式会社 半导体装置及其制造方法以及包括该半导体装置的系统

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444485A (zh) * 2018-05-03 2019-11-12 紫光同芯微电子有限公司 一种具有封装测试作用的芯片电极并列结构
CN109841535A (zh) * 2019-01-31 2019-06-04 合肥鑫晟光电科技有限公司 阵列基板及其制备方法、显示面板、显示装置
US11631619B2 (en) 2019-01-31 2023-04-18 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Array substrate and fabricating method thereof, display panel and display device
CN110767561B (zh) * 2019-09-09 2021-09-17 长江存储科技有限责任公司 堆叠封装结构的失效分析方法及结构
CN110767561A (zh) * 2019-09-09 2020-02-07 长江存储科技有限责任公司 堆叠封装结构的失效分析方法及结构
CN111370343A (zh) * 2020-02-17 2020-07-03 长江存储科技有限责任公司 失效分析方法及结构
CN111370343B (zh) * 2020-02-17 2021-11-02 长江存储科技有限责任公司 失效分析方法及结构
CN112526315B (zh) * 2020-11-05 2021-11-12 长江存储科技有限责任公司 一种封装芯片的测试方法
CN112526315A (zh) * 2020-11-05 2021-03-19 长江存储科技有限责任公司 一种封装芯片的测试方法
CN112996231A (zh) * 2021-02-08 2021-06-18 珠海迈科智能科技股份有限公司 一种带测试点的pcb封装及其设计方法
CN115743720A (zh) * 2022-05-11 2023-03-07 深圳市三一联光智能设备股份有限公司 一种筛选设备及筛选方法
CN115743720B (zh) * 2022-05-11 2023-06-16 深圳市三一联光智能设备股份有限公司 一种筛选设备及筛选方法
CN115444426A (zh) * 2022-11-09 2022-12-09 之江实验室 片上电极集成的无线肌电SoC系统、芯片及采集装置
CN115444426B (zh) * 2022-11-09 2023-04-28 之江实验室 片上电极集成的无线肌电SoC系统、芯片及采集装置

Similar Documents

Publication Publication Date Title
CN108565223A (zh) 芯片的电路管脚结构及测试方法
JP5609144B2 (ja) 半導体装置および貫通電極のテスト方法
US7939824B2 (en) Test structure
US6765228B2 (en) Bonding pad with separate bonding and probing areas
US8344749B2 (en) Through carrier dual side loop-back testing of TSV die after die attach to substrate
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
US20230101900A1 (en) Structure of semiconductor device
JPH02237131A (ja) 半導体ｉｃの試験装置及び試験方法
CN114944380B (zh) 测试结构、量子芯片及其制作和测试方法
US11199578B2 (en) Testing apparatus and testing method
CN110531125B (zh) 空间转换器、探针卡及其制造方法
CN112394202A (zh) 硅转接板的互连测试夹具及互连测试方法
US4933635A (en) In-line process monitors for thin film wiring
WO2008127541A1 (en) Fully tested wafers having bond pads undamaged by probing and applications thereof
JP2008028274A (ja) 半導体装置の製造方法
CN113097087B (zh) 一种半导体器件及其测试方法
WO2009097505A2 (en) Method of forming a probe pad layout/design, and related device
US8198738B1 (en) Structure of bond pad for semiconductor die and method therefor
US20030234660A1 (en) Direct landing technology for wafer probe
US20090033346A1 (en) Group probing over active area pads arrangement
TWI754537B (zh) 空間轉換器、探針卡及其製造方法
TW201307860A (zh) 雙面導通晶片之即測接合方法
JP5658623B2 (ja) 半導体チップ及びその製造方法、並びに半導体パッケージ
TW202004189A (zh) 空間轉換器、探針卡及其製造方法
TW201715677A (zh) 不著檢出測試方法及其所用之基板與壓板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180921