KR20040093738A - 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법 - Google Patents

본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법 Download PDF

Info

Publication number
KR20040093738A
KR20040093738A KR10-2004-7014389A KR20047014389A KR20040093738A KR 20040093738 A KR20040093738 A KR 20040093738A KR 20047014389 A KR20047014389 A KR 20047014389A KR 20040093738 A KR20040093738 A KR 20040093738A
Authority
KR
South Korea
Prior art keywords
bond pads
bond
regions
region
pads
Prior art date
Application number
KR10-2004-7014389A
Other languages
English (en)
Other versions
KR100979081B1 (ko
Inventor
영로이스이
하퍼피터알.
트란투안
매스제프리더블류
레알죠지알
딘듀반
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR20040093738A publication Critical patent/KR20040093738A/ko
Application granted granted Critical
Publication of KR100979081B1 publication Critical patent/KR100979081B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

본드 패드(10)는 실질적으로 겹치지 않은 프로브 영역(14) 및 와이어 본드 영역(12)을 구비한다. 일 실시예에서, 본드 패드910)는 최종 금속층 패드(16)에 접속되고 상호접속 영역(24) 위에서 확장한다. 본드 패드(10)는 알루미늄으로 형성되고 최종 금속층 패드(16)는 구리로 형성된다. 프로브 영역(14)과 와이어 본드 영역(12)을 분리함으로써 최종 금속층 패드(16)가 프로브 테스트에 의해 손상받는 것이 방지되어, 보다 신뢰성 있는 와이어 본드들이 될 수 있다. 또 다른 실시예에서, 프로브 영역(14)은 패시베이션층(18) 위에서 확장한다. 본드 패드들간에 매우 미세한 피치를 요하는 응용에서, 일렬로 형성된 복수의 본드 패드들의 프로브 영역들(14) 및 와이어 본드 영역들(12)은 프로브 영역들(14)간 거리를 늘리기 위해 엇갈리게 배치될 수도 있다. 또한, 본드 패드들(10)을 상호접속 영역(24) 상에 형성함으로써 집적회로의 크기가 감소된다.

Description

본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법{Semiconductor device having a bond pad and method therefor}
집적회로 제조에서, 와이어 본딩은 전기회로를 구비한 반도체 다이를 콤포넌트 패키지 상의 핀에 접속하는데 사용되는 널리 검증된 방법이다. 집적회로 제조내에서 콤포넌트 어셈블리를 완료하기 전에 반도체 다이의 기능을 테스트하는 것이 일반적인 관행이다. "프로브 테스트"는 반도체를 테스트하는데 사용되는 이와같은 한 방법으로, 다이상의 본드 패드들과의 기계적 및 전기적 인터페이스로서 일반적으로 프로브 접촉(probe contact)이 사용된다.
기계적 인터페이스, 예컨대 프로브 니들(probe needles)을 사용함에 있어 한가지 문제는 본드 패드들이 손상 혹은 오염될 수 있어, 다이를 와이어 본딩할 때 본드 패드와 패키지 핀간에 신뢰성 있는 전기적 접속이 되지 못한다는 것이다. 상기 문제는 최근의 딥 서브-미크론 반도체 기술(deep sub-micron semiconductor technology)의 특징인 감소된 본드 패드의 기하형상에 의해 더욱 악화되고 있다.감소된 본드 패드의 기하형상들은 보다 작은 와이어 본드들이 형성되는 보다 작은 본드 패드들을 포함한다. 이것은 프로브 접촉에 의해 손상된 본드 패드들의 품질 및 신뢰도에 대한 우려를 증가시킨다. 본드 패드 크기가 감소함에 따라, 본드 패드 영역에의 프로브 접촉에 의해 야기된 손상 비율이 증가한다. 축소된 본드 패드 기하형상들에 따른 또 다른 문제는 본드 패드들간 간격이 캔틸레버 프로브 니들들과 같은 통상의 방법들을 사용하는 강력 프로브 테스트를 하기엔 너무 좁을 수 있다는 것이다.
따라서, 신뢰성이 없는 와이어 본드 접속들을 야기하지 않고 다이를 프로브 테스트하며, 작은 본드 패드들 및 본드 패드들의 미세 피치 간격을 가진 다이에 대해 강력 프로브 테스트를 보장할 필요성이 있다. 또한 대부분의 경우, 현격한 비용 저감을 유지하기 위해 다이 사이즈에 악영향을 미치지 않고 전술의 기준들을 충족시킬 필요성이 있다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 특히 프로브 및 와이어 본드 절연용 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법에 관한 것이다.
도 1은 본 발명에 따른 와이어 본드 패드의 평면도.
도 2는 본 발명에 따른 도 1의 와이어 본드 패드를 구비한 반도체 디바이스의 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도.
도 5 내지 도 14는 본 발명에 따른 복수의 와이어 본드 패드들을 구비한 집적회로의 대안의 실시예들의 평면도.
일반적으로, 본 발명은 복수의 본드 패드들을 구비한 집적회로를 제공한다. 복수의 본드 패드들 각각은 실질적으로 서로 중첩하지 않고 인접하여 있는 프로브 영역과 와이어 본드 영역을 구비한다. 일 실시예에서, 본드 패드는 집적회로의 활성회로 및/또는 전기 상호접속층들 상에 연장된다. 본드 패드의 일부 혹은 전체는 상호접속층들 상에 연장되고 이 패드의 일부는 패시베이션층 상에 형성되며 최종 금소층 패드에 접속될 수 있다. 일 실시예에서, 본드 패드는 알루미늄으로 형성되며 최종 금속층 패드는 구리로 형성된다.
와이어 본드 영역으로부터 프로브 영역을 분리하고 활성 회로 상에 본드 패드를 형성하는 것엔 몇 가지 이점들이 있다. 본드 패드들간에 매우 미세한 피치를 요하는 응용에서, 프로브 영역들 및 와이어 본드 영역들은 프로브 영역들간 거리를 효과적으로 늘리기 위해서 엇갈려 배치될 수 있다. 와이어 본드 영역으로부터 프로브 영역을 분리함으로써, 와이어 본드 영역은 프로브 테스트에 의해 손상받지 않으므로, 보다 신뢰성 있는 와이어 본드들이 될 수 있다. 또한, 금속 상호접속층들을 포함하여, 활성회로 상에 본드 패드을 형성함으로써 집적회로가 더욱 작게 될 수 있다.
도 1은 본 발명에 따른 본드 패드(10)의 평면도이다. 본드 패드(10)는 점선으로 나타낸 바와 같이 와이어 본드 영역(12)과 프로브 영역(14)으로 나뉜다. 와이어 본드 영역(12) 및 프로브 영역(14)은 와이어 본딩 및 프로빙 툴들(probing tools)의 크기 및 정확도를 수용하는데 필요로 되는대로 레이 아웃되고 크기를 갖는다. 본 실시예에서, 와이어 본드 영역(12)은 프로브 영역(14)보다 작게 도시되었다. 다른 실시예들에서, 영역들은 다른 크기일 수도 있다.
본드 패드(10)는 도 2, 도 3 및 도 4에 도시된 단면도의 서로 상이한 반도체 디바이스들에 설계될 수 있다. 도면들에서 동일 구성요소에 동일 참조부호를 사용한 것에 유의한다. 또한, 도면들은 축적에 맞게 도시된 것은 아님에 유의한다. 도 2는 본 발명에 따른 반도체 디바이스(20)의 단면도이다. 반도체 디바이스(20)는 에지, 혹은 주변(perimeter)(25), 패시베이션층(18), 본드 패드(10), 상호접속 영역(24), 활성영역, 혹은 기판(26)을 구비한다. 본드 패드(10)는 와이어 본드 영역(12) 및 프로브 영역(14)(도 1 참조)을 구비하고, 주변(25)에 대하여 놓여진다. 상호접속 영역(24)은 반도체 디바이스(20)의 여러 구성성분들간에 파워, 접지, 신호, 및 이외 다른 선들을 연결하기 위한 금속층들(28, 30, 32)을 포함한다. 도 2에 도시된 바와 같이, 이하 미세 금속층(28)이 칭하는 금속층(28)은 반도체 디바이스(20)의 표면 가까이 놓여지고, 반도체 디바이스(20) 외부의 놓인 디바이스(도시생략)에 접속하기 위해 프로브 및 와이어 본드가 적용된 본드 패드(10)를 또한 포함한다. 상호접속 영역(24)의 금속층들은 비아(via)들을 사용해서 서로간에 상호접속될 수 있다. 상호접속 금속층(32)은 콘택들에 의해 활성영역(26)에 전기적으로 접속된다.
활성영역(26), 혹은 기판에 전기 회로들을 형성하기 위해 반도체 디바이스(20)에 통상의 제조기술들이 사용된다. 전기 회로들은 예를 들면 통신, 수송, 일반적인 계산, 혹은 오락물과 같은 여러 가지 집적회로 응용용일 수 있다. 본 실시예에서, 금속층들(28, 30, 32)은 도전성 물질들, 예를 들면, 알루미늄, 구리, 혹은 금으로 형성된다. 다른 실시예들에서는 다소의 금속층들이 있을 수 있다. 본드 패드(10)는 미세 금속층(28)의 일부로서 형성된다. 금속층(28)이 형성된 후에, 패시베이션층(18)이 반도체 디바이스의 표면에 침착된다. 이를테면 반도체 디바이스(20)와 패키지의 핀간과 같이, 전기적 접촉이 되게, 본드 패드(10) 상에 보인 바와 같은 개구들이 패시베이션층(18) 내에 제공된다.
본드 패드(10)는 비교적 두꺼운 구리층으로 형성된다. 일 실시예에서, 구리는 0.3 내지 1.0 미크론의 두께일 수 있다. 테스트들에 따르면 본드 패드(10)는 와이어 본딩 툴의 충격을 견디기에 충분히 강하고 도 2에 도시된 바와 같이 상호접속층(24) 및 이 밑의 활성영역(26)의 어떤 회로들에 손상을 주지 않고 상호접속층(24) 위에 형성될 수 있음을 보였다.
도 3은 본 발명에 따른 반도체 디바이스(34)의 단면도이다. 반도체 디바이스(34)는 에지 또는 주변(25), 패시베이션층(18), 상호접속 영역(24), 활성영역(26), 및 본드 패드(36)를 구비한다. 본드 패드(36)는 최종의 금속층 패드(16) 및 알루미늄 패드층(35)을 포함한다. 알루미늄 패드층(35)은 와이어 본드 영역(38) 및 프로브 영역(37)을 포함한다. 알루미늄 패드층(35)은 약 0.5 내지 2.0 미크론 두께일 수 있다. 본드 패드(36)는 반도체 디바이스(34)의 주변((25)에 관하여 위치하고 최종 금속층 패드(16)와는 장벽층(22)에 의해 격리되어 있다. 본드 패드(36)는 프로브 영역(37) 및 와이어 본드 영역(38)을 수용하게 배치되고 이를 위한 크기를 갖는다.
반도체 디바이스(34)는 도 2의 반도체 디바이스(20)에 대해 기술한 제조 기술들 및 물질들이 사용된다. 또한, 장벽층(22)은 최종 금속층 패드(16)와 본드 패드(36)간, 본드패드(36)와 패시베이션층(18)간에 확산 장벽 및 접착층을 제공하기 위해서 패시베이션층(18) 상에 형성된다. 장벽층(22)이 침착된 후에, 알루미늄 패드층(35)이 장벽층(22) 상에 침착된다. 이어서, 장벽층(22) 및 알루미늄 패드층(35)을, 프로브 영역 및 와이어 본드 영역에 필요한 최종의 형상 및 크기를 형성하도록 패터닝한다. 본 실시예에서, 알루미늄 패드층(35)은 알루미늄으로 형성되나, 다른 실시예들에서, 알루미늄 패드층(35)은 다른 전기적 도전성의 물질들로 형성될 수도 있다. 또한, 상호접속 영역(24)의 금속층들(28, 30, 32), 및 최종 금속층 패드(16)는 구리로 형성된다. 다른 실시예들에서, 다른 도전성 물질들은 본드 패드(36), 최종 금속층 패드(16), 및 금속층들(28, 30, 32)에 사용될 수 있다. 예를 들면, 금속층들(29, 30), 32), 및 최종 금속층 패드(16)는 알루미늄, 혹은 금으로 제조될 수 있고, 최종 금속층 패드(16)는 금을 포함할 수 있다. 또한, 장벽층(22)은 본 실시예에서는 탄탈로 형성된다. 그러나, 다른 실시예들에서 장벽층(22)은 서로 유사하지 않고 이웃하여 있는 물질들 간에 확산 장벽 및 접착층을 형성하기 위한 임의의 물질일 수 있다. 확산 및 장벽물질들의 예들은 질화탄탈, 티타늄, 질화티탄, 니켈, 텅스텐, 티탄 텅스텐 합금, 및 질화규소탄탈이다.
본드 패드(36)의 알루미늄층 패드(35) 및 최종 금속 패드(16)는 비교적 두꺼운 알루미늄층 및 구리층으로 각각 형성된다. 그러므로, 본드 패드(36)는 와이어 본딩 툴의 충격을 견디기에 충분히 강하고 도 3에 도시된 바와 같이 상호접속층(24) 및 이 밑의 활성영역(26)의 어떤 회로들에 손상을 주지 않고 상호접속층(24) 위에 형성될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(40)의 단면도이다. 반도체 디바이스(40)는 에지 또는 주변(25), 패시베이션층(18), 상호접속 영역(24), 활성영역(26), 및 본드 패드(44)를 구비한다. 본드 패드(44)는 알루미늄 패드(45) 및 최종 금속 패드(42)를 포함한다. 최종 금속패드(42)는 최종 금속층(28)의 일부로서 형성된다. 본드 패드(44)는 반도체 디바이스(40)의 주변(25)에 대하여 놓여지고, 점선으로 도 4에 도시한 바와 같이 프로브 영역 및 와이어 본드 영역으로 나뉘어 있다. 알루미늄 패드(34)는 최종 금속층 패드(42)와는 장벽층(43)에 의해 이격되어 있다.
반도체 디바이스(40)는 도 2 및 도 2에 기술된 바와 같은 제조 기술들 및 물질들이 사용된다. 그러나, 도 4의 디바이스에서, 본드 패드(44)의 일부분은 패시베이션층(18) 및 아래에 있는 활성회로(26) 및/또는 상호접속 영역(25) 상에 연장되고, 나머지 부분은 최종 금속층 패드(42) 및 패시베이션층(18) 내 개구에 접속된다. 전술한 바와 같이, 본드 패드(44)는 와이어 본드 영역과 프로브 영역으로 나뉜다. 프로브 영역은 패시베이션층(18)과 상호접속 영역(24)의 전기적 상호접속층들(28, 30, 32) 상에 연장되는 본드 패드(10)의 부분 상에 있다. 와이어 본드 영역은 최종 금속층 패드(42)에 접속되는 본드 패드(44)의 부분 상에 형성된다. 와이어 본드 영역은 아래에 있는 회로들에 손상 혹은 변형을 가함이 없이 와이어 본딩 툴의 충격을 견디기에 충분히 강하고 상호접속 영역(24)의 금속층들 위에 형성될 수도 있다.
프로브 영역이 패시베이션층(18) 상에 연장됨으로써, 최종 금속층 패드(42)의 크기는 영향을 받지 않으며, 본드 패드(44)의 크기는 반도체 디바이스의 전체 크기를 증가시킴이 없이 증가될 수 있다. 또한, 최종 금속층 패드(42)는 프로브 테스트 혹은 와이어 본딩에 사용되지 않기 때문에, 최종 금속층 패드(42)의 크기 및 형상과, 패시베이션층(18) 내 개구의 형상은 본드 패드(44)에의 전기적 접촉을 제공하는데 필요한 영역에 의해서만 제약된다. 다른 실시예들에서는 복수의 더 작은 최종 금속층 패드들, 및 이와 함께 본드 패드(44)에의 충분한 전기적 접속을 제공하는 대응하는 패시베이션 개구들이 있을 수 있다. 본드 패드(44)는 패시베이션층(18) 상에 연장되고 최종 금속층 패드(42)의 크기는 영향을 받지 않으므로, 프로브 및 와이어 본드 영역들을 배치함에 있어 보다 융통성이 있다. 예로서, 프로브 영역 및 와이어 본드 영역은 다른 실시예들에선 반드시 인접하여 있을 필요는 없다.
본드 패드(44)는 알루미늄으로 형성될 수 있고 최종 금속층 패드(42)는 구리로 형성될 수 있다. 보다 신뢰성 있는 와이어 본드들을 위해 프로브 영역을 와이어 본드 영역과 분리하는 것 외에, 패시베이션층(18) 위에서 프로빙함으로써 최종 금속층 패드(42)의 구리가 부주의하게 노출될 위험이 없어진다. 노출된 구리는 쉽게 산화되어 와이어 본딩에 바람직하지 못한 표면이 생기게 된다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스(60)의 평면도이다. 집적회로(60)는 도 1에 도시된 본드 패드와 유사한 복수의 본드 패드들을 포함하고도 2 혹은 도 4에 도시된 실시예들에 따라 구성될 수 있다. 집적회로(60)는 집적회로(60)의 에지를 따라 형성된 복수의 본드 패드들(62 내지 65)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(66)를 나타낸다. 각각의 본드 패드는 도 1에서 다룬 바와 같이 프로브 영역들 및 와이어 본드 영역들로 나뉜다. 타원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 프로브 테스트용으로 지정된 영역이고, 원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 복수의 본드 패드들은 주변(61)에 대하여 배열된다. 와이어 본드 영역들은 각 본드 패드의 프로브 영역들보다 주변(61)에 더 가깝다. 인접한 본드 패드들의 와이어 본드 영역들은 에지(61)에서 동일한 거리로 일렬로 유지된다. 마찬가지로, 이웃한 본드 패드들은 에지(61)로부터 동일한 거리로 일렬로 유지된다. 다른 실시예들에서, 프로브 영역들 및 와이어 본드 영역들은 서로 바뀔 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(70)의 평면도이다. 집적회로(70)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하고, 도 4에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(70)는 집적회로(70)의 에지(71)를 따라 형성된 복수의 본드 패드들(72 내지 75)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(76)를 나타낸다. 각각의 본드 패드는 도 1에 기술된 바와 같이 프로브 영역들 및 와이어 본드 영역들로 나뉜다. 타원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 프로브 테스트용으로 지정된 영역이고, 원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 복수의 본드 패드들은 주변(71)에 대하여 배열된다. 와이어 본드 영역들은 각 본드 패드의 프로브 영역들보다 주변(71)에 더 가깝다. 인접한 본드 패드들의 와이어 본드 영역들은 에지(71)에서 동일한 거리로 일렬로 유지된다. 마찬가지로, 이웃한 본드 패드들은 에지(71)로부터 동일한 거리로 일렬로 유지된다. 다른 실시예들에서, 프로브 영역들 및 와이어 본드 영역들은 서로 바뀔 수도 있다.
본드 패드들(72 내지 75)의 일부는 패시베이션층 상에 형성되고, 본드 패드들의 일부는 도 4에 도시한 바와 같이 최종 금속층 상에 형성된다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(80)의 평면도이다. 집적회로(80)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하고, 도 2 혹은 도 3에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(80)는 집적회로(80)의 에지(81)를 따라 형성된 복수의 본드 패드들(82 내지 85)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(86)를 나타낸다. 각각의 본드 패드는 도 1에 기술된 바와 같이 프로브 영역들 및 와이어 본드 영역들로 나뉜다. 타원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 프로브 테스트용으로 지정된 영역이고, 원으로 경계를 이룬 각 본드 패드 상의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 복수의 본드 패드들은 일반적으로 동일 크기이고 주변(81)으로부터 동일 거리로 배열된다.
프로브 영역들(타원으로 표시된)은 와이어 본드 영역들(원들)의 대향측들에 엇갈리면서 교번하여 형성된 반면, 와이어 본드 영역들은 집적회로(80)의 에지(81)로부터 동일 간격에 일렬로 유지되어 잇다. 또한, 각각의 본드 패드의 중심은 에지(81)로부터 등거리에 일렬로 유지되어 있다. 실질적으로 모든 본드 패드들(82 내지 85)은 도 3에 도시된 바와 같이, 최종 금속층 패드 상에 형성된다.
프로브 영역들을 엇갈리게 혹은 교번 배치함으로써, 프로브 영역들간 거리가 증가되어, 매우 미세한 피치의 디바이스들을 보다 강력 프로브 테스트할 수 있게 하고, 아울러, 캔티레버 및 수직 프로브 기술들과 같은 각종의 프로브 기술들을 사용하는 융통성을 갖게 한다. 현 프로브 기술은 패드들간 거리를 일컫는 피치가, 명시된 최소 미만인 패드 피치를 지원할 수 없다. 본드 패드들을 길게 하고 프로브 영역들을 엇갈려 배치함으로써, 현 프로브 기술은 보다 작은 피치의 패드들로 확장될 수 있다. 와이어 본드 영역들을 일렬로 유지함으로써 와이어 본딩 장비의 프로그래밍이 보다 간단해질 수 있다. 다른 실시예들에서, 프로브 영역들 및 와이어 본드 영역들은 서로 바뀔 수 있는 것에 유의한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(90)의 평면도이다. 집적회로(90)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 4에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(90)는 집적회로(90)의 에지(81)를 따라 형성된 복수의 본드 패드들(92 내지 95)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(96)를 나타낸다.
도 8의 본드 패드 배열은 패시베이션층 내 개구(96)가 더 작고 일반적으로 원으로 표시한 와이어 본드 영역들 각각만을 둘러싸고 있는 것을 제외하곤 도 7의 본드 패드 배열과 동일하다. 프로브 영역들은 타원으로 나타내었고 도 7에 대해전술한 바와 같이 엇갈리게 배치되어 있다. 또한, 프로브 영역들은 반도체 디바이스(90)의 패시베이션층 위에서 확장하여 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(100)의 평면도이다. 집적회로(100)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 3에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(100)는 집적회로(100)의 에지(81)를 따라 형성된 복수의 본드 패드들(102 내지 105)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(106)를 나타낸다.
패시베이션층 내의 개구(106)는 와이어 본드 영역(원) 및 본드 패드들(102 내지 105) 각각의 프로브 영역(타원)을 둘러싸고 있다. 본드 패드들은 엇갈리게 배열되고, 본드 패드들(102, 104)은 본드 패드들(103, 105)보다 주변(101)에서 더 멀리 배치되어 있다. 또한, 본드 패드들 각각의 프로브 영역들은 도 7 및 도 8에 대해 전술한 바와 같이 엇갈려 배치되어 있다. 또한, 각 패드의 와이어 본드 영역은 주변(101)에서 등거리로 배열되어 있다.
도 9의 본드 패드들은, 프로브 테스트 혹은 와이어 본딩에 사용되지 않는 영역이 제거되어 있으므로 도 8의 본드 패드들보다 짧다. 본드 패드들의 제거된 부분들에 의해 제공된 영역은 집적회로 상에 보다 많은 배선들 혹은 본드 패드들용으로 반도체 디바이스 상에 보다 많은 표면적을 제공할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 평면도이다. 집적회로(110)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 4에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(100)는 집적회로(100)의 에지(111)를 따라 형성된 복수의 본드 패드들(112 내지 115)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(116)를 나타낸다.
본드 패드들(112 내지 115)은 엇갈리게 배열되고, 본드 패드들(112, 114)은 본드 패드들(113, 115)보다 주변(111)에서 더 멀리 배치되어 있다. 또한, 본드 패드들 각각의 프로브 영역들은 도 7, 도 8, 도 9에 대해 전술한 바와 같이 엇갈려 배치되어 있다. 또한, 각 패드의 와이어 본드 영역은 주변(111)에서 등거리로 배열되어 있다.
패시베이션층 내의 개구(116)는 더 작고, 일반적으로 원으로 나타낸 와이어 본드 영역들 각각만을 둘러싸고 있다. 프로브 영역들은 반도체 디바이스(110)의 패시베이션층 외에서 확장하여 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(120)의 평면도이다. 집적회로(120)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 2 혹은 도 3에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(120)는 집적회로(120)의 에지(121)를 따라 형성된 복수의 본드 패드들(122 내지 125)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(126)를 나타낸다. 본드 패드들 각각은 도 1에 다룬 바와 같이 프로브 영역들 및 와이어 본드 영역들로 나뉜다. 타원에 의로 경계를 이룬 각 본드 패드의 영역은 일반적으로 프로브 테스트를 위해 지정된 영역이고 원으로 경계를 이룬 각 본드 패드의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 복수의 본드 패드들은 주변(121)에 관하여 배열된다. 도 11의 실시예에서, 프로브 영역들 및 와이어 본드 영역들 모두 엇갈려 배치되어 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(130)의 평면도이다. 집적회로(130)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 4에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(130)는 집적회로(130)의 에지(131)를 따라 형성된 복수의 본드 패드들(132 내지 135)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(136)를 나타낸다. 본드 패드들 각각은 도 1에 다룬 바와 같이 프로브 영역들 및 와이어 본드 영역들로 나뉜다. 타원에 의해 경계를 이룬 각 본드 패드의 영역은 일반적으로 프로브 테스트를 위해 지정된 영역이고 원으로 경계를 이룬 각 본드 패드의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 복수의 본드 패드들은 주변(131)에 관하여 배열된다. 도 12의 실시예에서, 프로브 영역들 및 와이어 본드 영역들 모두 엇갈려 배치되어 있다. 또한, 프로브 영역들은 패시베이션층 위에 형성된다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(140)의 평면도이다. 집적회로(140)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 2 및 도 3에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(140)는 집적회로(140)의 에지(141)를 따라 형성된 복수의 본드 패드들(142 내지 145)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(146)를 나타낸다. 타원에 의해 경계를 이룬 각 본드 패드의 영역은 일반적으로 프로브 테스트를 위해 지정된 영역이고 원으로 경계를 이룬 각 본드 패드의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 본드 패드들의 장축은 에지(141)에 평행하게 놓여있다. 이웃하여 있는 본드 패드들의 와이어 본드 영역들 및 프로브 영역들은 에지(141)로부터 등거리에 일렬로 유지되어 있다. 본드 패드들의 장축이 에지(141)에 평행하게 놓여있기 때문에, 패드 제한되지 않은 집적회로들에 대해 나뉘어 있는 와이어 본드 영역들 및 프로브 영역들을 유지하면서 본드 패드들의 전체 높이는 감소된다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(150)의 평면도이다. 집적회로(150)는 도 1에 도시한 본드 패드와 유사한 복수의 본드 패드들을 포함하며 도 4에 도시한 실시예들에 따라 구성될 수 있다. 집적회로(150)는 집적회로(150)의 에지(151)를 따라 형성된 복수의 본드 패드들(152 내지 155)을 포함한다. 복수의 본드 패드들 각각의 점선은 패시베이션층 내 형성된 개구(156)를 나타낸다. 타원에 의로 경계를 이룬 각 본드 패드의 영역은 일반적으로 프로브 테스트를 위해 지정된 영역이고 원으로 경계를 이룬 각 본드 패드의 영역은 일반적으로 와이어 본딩을 위해 지정된 영역이다. 본드 패드들의 장축은 에지(151)에 평행하게 놓여있다. 이웃하여 있는 본드 패드들의 와이어 본드 영역들 및 프로브 영역들은 에지(151)로부터 등거리에 일렬로 유지되어 있다. 본드 패드들의 장축이 에지(151)에 평행하게 놓여있기 때문에, 패드 제한되지 않은 집적회로들에 대해 나뉘어 있는 와이어 본드 영역들 및 프로브 영역들을 유지하면서 본드 패드들의 전체 높이는 감소된다. 도 14에서, 프로브 영역들은 패시베이션층 상에 형성된다.
전술의 명세서에서, 본 발명은 구체적인 실시예들을 참조하여 기술되었다.그러나, 당업자는 청구항들에 정한 바와 같은 본 발명의 범위 내에서 여러 가지 수정들 및 변경들이 행해질 수 있음을 알 것이다. 따라서, 명세서 및 도면들은 한정의 의미가 아니라 예시로 간주되어야 하고, 모든 이러한 수정들은 본 발명의 범위 내에 포함된다.
이득, 이외 이점, 및 문제들에 대한 해결책들을, 구체적인 실시예들에 관하여 위에 기술하였다. 그러나, 이익, 잇점, 문제들에 대한 해결책, 및 어떤 이익, 잇점, 혹은 해결책이 일어나게 하는 혹은 더욱 명료해지게 하는 어떤 요소(들)이든, 어떤 혹은 전 청구항들의 결정적, 혹은 필수, 혹은 필연의 특징 혹은 요소로서 해석되어서는 안 된다. 여기서 사용되는, "포함하다"라는 용어는 나열한 요소들을 포함하는 공정, 방법, 물품, 혹은 장치가 단지 이들 요소들만을 포함하는 것이 아니라 이러한 공정, 방법, 물품, 혹은 장치에 본연의 혹은 명료히 나열하지 않은 타 요소들도 포함할 수 있게, 비-배타적 포함을 포괄하게 한 것이다.

Claims (10)

  1. 집적회로에 있어서:
    활성 회로(active circuit) 및 주변(perimeter)을 구비한 기판;
    상기 기판 상의 제1 복수의 상호접속층들;
    상기 제1 복수의 상호접속층들 상의 복수의 최종층 패드들;
    상기 최종층 패드들에 대응하는 복수의 개구들을 구비한 패시베이션층; 및
    상기 개구들을 통해 상기 최종층 패드들에 결합되고, 상기 개구들 상의 제1부분들과 상기 패시베이션층 상의 제2 부분들을 구비한 복수의 본드 패드들로서, 상기 제2 부분은 상기 제1 부분보다 영역이 더 넓은, 상기 복수의 본드 패드들을 포함하는, 집적회로.
  2. 제1항에 있어서, 상기 복수의 본드 패드들은 각각 제1 및 제2 영역들을 구비하고, 상기 제1 및 제2 영역들 중 한 영역은 프로브(probe)를 수취하기 위한 것이고, 상기 제1 및 제2 영역들 중 다른 영역은 와이어 본드를 수취하기 위한 것이며, 상기 제1 및 제2 영역들은 실질적으로 중첩하지 않는, 집적회로.
  3. 제2항에 있어서, 상기 제1 영역들은 상기 제2 영역들보다 상기 기판의 주변에 더 가깝고, 상기 복수의 본드 패드들의 제1 본드 패드 및 제2 본드 패드는 서로 인접하고, 상기 제1 본드 패드의 제1 영역 및 상기 제2 본드 패드의 제2 영역은 상기 프로브를 수취하기 위한 것인, 집적회로.
  4. 제1항에 있어서, 상기 복수의 본드 패드들은 상기 활성 회로 상에 연장되고, 상기 제2 부분은 상기 제1 부분보다 실질적으로 더 넓은, 집적회로.
  5. 집적회로 형성방법에 있어서:
    활성회로를 구비한 기판을 제공하는 단계;
    상기 기판 상에 복수의 상호접속층들을 형성하는 단계;
    상기 기판의 주변 주위에 복수의 최종층 패드들 및 복수의 상호접속 라인들을 구비한 상기 복수의 상호접속층들 상에 최종 상호접속층을 형성하는 단계;
    복수의 개구들을 갖는 상기 최종 상호접속층 상에 패시베이션층을 형성하는 단계로서, 상기 복수의 개구들 각각은 상기 복수의 최종층 패드들 중 한 최종층 패드에 대응하고, 상기 복수의 개구들 각각은 대응하는 상기 최종층 패드 상에 있는, 상기 패시베이션층을 형성하는 단계; 및
    상기 개구들을 통해 상기 최종층 패드들에 결합되는 복수의 본드 패드들을 형성하는 단계로서, 상기 복수의 본드 패드들의 각 본드 패드는 상기 복수의 개구들 중 한 개구에 대응하고, 대응하는 개구들 상의 제1 부분과 상기 패시베이션층 상의 제2 부분을 구비하고, 상기 제2 부분은 상기 제1 부분보다 영역이 더 넓으며, 실질적으로 중첩하지 않는 제1 영역 및 제2 영역을 구비하고, 상기 각 본드 패드의 제1 영역은 각 본드 패드의 상기 제2 영역보다 상기 기판의 주변에 더 가깝고, 인접하는 본드 패드들의 제1 영역들은 프로브 영역들과 와이어 본드 영역들 간에 교번하는, 상기 복수의 본드 패드들을 형성하는 단계를 포함하는, 집적회로 형성방법.
  6. 집적회로에 있어서:
    활성 회로 및 주변을 구비한 기판;
    상기 기판 상에 형성되고 최종 상호접속층을 갖는 복수의 상호접속층들;
    상기 최종 상호접속층 상에 형성된 복수의 본드 패드들로서, 상기 복수의 본드 패드들 각각은 제1 영역과 제2 영역을 구비하고, 상기 제1 영역은 프로브 영역으로서만 사용되고, 상기 제2 영역은 와이어 본드 영역으로서만 사용되고, 상기 복수의 상호접속층들 및 활성 회로는 상기 복수의 본드 패드들 아래에 있는, 상기 복수의 본드 패드들; 및
    상기 최종 상호접속층 상에 형성되고, 각각이 상기 복수의 본드 패드들 중 하나에 대응하는 복수의 개구들을 구비한 패시베이션층을 포함하는, 집적회로.
  7. 제6항에 있어서, 상기 복수의 본드 패드들은 상기 주변을 따라 일렬로 형성되고, 각각의 본드 패드의 상기 제2 영역은 각 본드 패드의 상기 제1 영역보다 상기 기판의 주변에 더 가까운, 집적회로.
  8. 제6항에 있어서, 상기 복수의 본드 패드들은 상기 주변을 따라 일렬로 형성되고, 인접하는 본드 패드들의 상기 제2 영역들은 실질적으로 상기 주변으로부터 등거리에 있으며, 인접하는 본드 패드들의 상기 제1 영역들은 상기 주변에 상대적으로 더 가까운 상기 제2 영역의 일측에서, 상기 주변으로부터 상대적으로 더 먼 상기 제2 영역의 또 다른 측에 걸쳐 교번하는, 집적회로.
  9. 제6항에 있어서, 상기 복수의 본드 패드들은 상기 주변을 따라 일렬로 형성되고, 상기 복수의 본드 패드들 중 기수번째의 본드 패드들의 상기 제1 영역들은 상기 주변으로부터 제1 거리에 위치하고, 상기 복수의 본드 패드들 중 우수번째의 본드 패드들의 상기 제1 영역들은 상기 주변으로부터 제2 거리에 위치하고, 상기 제1 거리는 상기 제2 거리보다 상기 주변으로부터 더 먼, 집적회로.
  10. 제9항에 있어서, 상기 기수번째의 본드 패드들의 제2 영역들은 상기 주변으로부터 상기 제2 거리에 위치하고, 상기 우수번째의 본드 패드들의 제2 영역들은 상기 주변으로부터 상기 제1 거리에 위치하는, 집적회로.
KR1020047014389A 2002-03-13 2003-03-12 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법 KR100979081B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/097,036 2002-03-13
US10/097,036 US6844631B2 (en) 2002-03-13 2002-03-13 Semiconductor device having a bond pad and method therefor
PCT/US2003/007782 WO2003079437A2 (en) 2002-03-13 2003-03-12 Semiconductor device having a bond pad and method therefor

Publications (2)

Publication Number Publication Date
KR20040093738A true KR20040093738A (ko) 2004-11-08
KR100979081B1 KR100979081B1 (ko) 2010-08-31

Family

ID=28039099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047014389A KR100979081B1 (ko) 2002-03-13 2003-03-12 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법

Country Status (8)

Country Link
US (2) US6844631B2 (ko)
EP (1) EP1483787A2 (ko)
JP (2) JP5283300B2 (ko)
KR (1) KR100979081B1 (ko)
CN (1) CN100435327C (ko)
AU (1) AU2003218145A1 (ko)
TW (1) TWI266402B (ko)
WO (1) WO2003079437A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360815B1 (ko) * 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
US6777318B2 (en) * 2002-08-16 2004-08-17 Taiwan Semiconductor Manufacturing Company Aluminum/copper clad interconnect layer for VLSI applications
JP3724464B2 (ja) * 2002-08-19 2005-12-07 株式会社デンソー 半導体圧力センサ
US6781150B2 (en) * 2002-08-28 2004-08-24 Lsi Logic Corporation Test structure for detecting bonding-induced cracks
US6765228B2 (en) * 2002-10-11 2004-07-20 Taiwan Semiconductor Maunfacturing Co., Ltd. Bonding pad with separate bonding and probing areas
JP4426166B2 (ja) * 2002-11-01 2010-03-03 ユー・エム・シー・ジャパン株式会社 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置
TWI221527B (en) * 2003-04-11 2004-10-01 Fujitsu Ltd Semiconductor device
WO2004093184A1 (ja) * 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置及びその製造方法
DE10328007A1 (de) * 2003-06-21 2005-01-13 Infineon Technologies Ag Strukturiertes Halbleiterelement zur Reduzierung von Chargingeffekten
US6937047B2 (en) 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
US6967111B1 (en) 2003-08-28 2005-11-22 Altera Corporation Techniques for reticle layout to modify wafer test structure area
US6960803B2 (en) * 2003-10-23 2005-11-01 Silicon Storage Technology, Inc. Landing pad for use as a contact to a conductive spacer
US7091613B1 (en) * 2003-10-31 2006-08-15 Altera Corporation Elongated bonding pad for wire bonding and sort probing
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4938983B2 (ja) * 2004-01-22 2012-05-23 川崎マイクロエレクトロニクス株式会社 半導体集積回路
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US20050194683A1 (en) * 2004-03-08 2005-09-08 Chen-Hua Yu Bonding structure and fabrication thereof
JP4803966B2 (ja) * 2004-03-31 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4780926B2 (ja) * 2004-04-27 2011-09-28 京セラ株式会社 半導体素子及びその特性検査方法
CN1961424B (zh) * 2004-05-28 2010-08-11 Nxp股份有限公司 具有两组芯片触点的芯片
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US8035188B2 (en) * 2004-07-28 2011-10-11 Panasonic Corporation Semiconductor device
DE102004041961B3 (de) * 2004-08-31 2006-03-30 Infineon Technologies Ag Integrierte Halbleiterschaltung mit integrierter Kapazität zwischen Kontaktanscluss und Substrat und Verfahren zu ihrer Herstellung
US7833896B2 (en) * 2004-09-23 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum cap for reducing scratch and wire-bond bridging of bond pads
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7411135B2 (en) * 2004-10-12 2008-08-12 International Business Machines Corporation Contour structures to highlight inspection regions
JP4585327B2 (ja) * 2005-02-08 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102006008454B4 (de) * 2005-02-21 2011-12-22 Samsung Electronics Co., Ltd. Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP4761880B2 (ja) * 2005-08-09 2011-08-31 パナソニック株式会社 半導体装置
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
JP2007103792A (ja) * 2005-10-06 2007-04-19 Kawasaki Microelectronics Kk 半導体装置
JP5148825B2 (ja) * 2005-10-14 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7504728B2 (en) * 2005-12-09 2009-03-17 Agere Systems Inc. Integrated circuit having bond pad with improved thermal and mechanical properties
US7402442B2 (en) * 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
CN100348377C (zh) * 2006-01-18 2007-11-14 河北工业大学 二自由度解耦球面并联机构
US8344524B2 (en) * 2006-03-07 2013-01-01 Megica Corporation Wire bonding method for preventing polymer cracking
KR100834828B1 (ko) * 2006-03-17 2008-06-04 삼성전자주식회사 정전방전 특성을 강화한 반도체 장치
JP5050384B2 (ja) * 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US7741195B2 (en) 2006-05-26 2010-06-22 Freescale Semiconductor, Inc. Method of stimulating die circuitry and structure therefor
US7679195B2 (en) * 2006-06-20 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. PAD structure and method of testing
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
US7397127B2 (en) * 2006-10-06 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding and probing pad structures
US8072076B2 (en) * 2006-10-11 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structures and integrated circuit chip having the same
KR100772903B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP4774071B2 (ja) * 2007-04-05 2011-09-14 ルネサスエレクトロニクス株式会社 プローブ抵抗値測定方法、プローブ抵抗値測定用パッドを有する半導体装置
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US20090014717A1 (en) * 2007-07-11 2009-01-15 United Microelectronics Corp. Test ic structure
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
JP5027605B2 (ja) * 2007-09-25 2012-09-19 パナソニック株式会社 半導体装置
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
JP2009239259A (ja) * 2008-03-04 2009-10-15 Elpida Memory Inc 半導体装置
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20100013109A1 (en) * 2008-07-21 2010-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fine pitch bond pad structure
EP2324499B1 (en) * 2008-08-07 2012-01-18 STMicroelectronics Srl Circuit for the parallel supplying of power during testing of a plurality of electronic devices integrated on a semiconductor wafer
FR2935195B1 (fr) 2008-08-22 2011-04-29 St Microelectronics Sa Dispositif semi-conducteur a paires de plots
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP5331610B2 (ja) 2008-12-03 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5820437B2 (ja) * 2008-12-03 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
KR101576955B1 (ko) * 2009-01-20 2015-12-11 삼성전자주식회사 본딩 패드를 구비한 반도체 장치 및 이를 포함하는 반도체 패키지
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
KR20100110613A (ko) * 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US8115321B2 (en) * 2009-04-30 2012-02-14 Lsi Corporation Separate probe and bond regions of an integrated circuit
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
JP5313854B2 (ja) * 2009-12-18 2013-10-09 新光電気工業株式会社 配線基板及び半導体装置
JP5557100B2 (ja) 2010-07-23 2014-07-23 株式会社ジェイテクト 電動モータ駆動用の半導体素子
DE102011004106A1 (de) * 2010-12-28 2012-06-28 Robert Bosch Gmbh Leiterplatte, Verfahren zum Herstellen einer Leiterplatte und Prüfvorrichtung zum Prüfen einer Leiterplatte
CN102760726B (zh) * 2011-04-27 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体检测结构及其形成方法、检测方法
US9129973B2 (en) * 2011-12-07 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit probing structures and methods for probing the same
US8685761B2 (en) * 2012-02-02 2014-04-01 Harris Corporation Method for making a redistributed electronic device using a transferrable redistribution layer
ITTO20120374A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Struttura a semiconduttore con regioni conduttive a bassa temperatura di fusione e metodo per riparare una struttura a semiconduttore
US9646899B2 (en) 2012-09-13 2017-05-09 Micron Technology, Inc. Interconnect assemblies with probed bond pads
JP5772926B2 (ja) 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
JP6149503B2 (ja) * 2013-05-17 2017-06-21 住友電気工業株式会社 半導体装置
US9780051B2 (en) 2013-12-18 2017-10-03 Nxp Usa, Inc. Methods for forming semiconductor devices with stepped bond pads
US9508618B2 (en) * 2014-04-11 2016-11-29 Globalfoundries Inc. Staggered electrical frame structures for frame area reduction
CN105084298B (zh) * 2014-05-07 2019-01-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
JP6348009B2 (ja) * 2014-07-15 2018-06-27 ラピスセミコンダクタ株式会社 半導体装置
JP6012688B2 (ja) * 2014-10-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
KR20160056379A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
US10262926B2 (en) 2016-10-05 2019-04-16 Nexperia B.V. Reversible semiconductor die
JP2019169639A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108565223A (zh) * 2018-05-17 2018-09-21 上海华虹宏力半导体制造有限公司 芯片的电路管脚结构及测试方法
WO2020098623A1 (en) * 2018-11-12 2020-05-22 Changxin Memory Technologies, Inc. Semiconductor device, pad structure and fabrication method thereof
JPWO2022018961A1 (ko) * 2020-07-20 2022-01-27
KR20220026435A (ko) 2020-08-25 2022-03-04 삼성전자주식회사 반도체 패키지
KR20220030640A (ko) * 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
TWI737498B (zh) * 2020-09-21 2021-08-21 丁肇誠 具有能態層的半導體測試晶片，及具有能態層之半導體測試晶片的製作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475191A (en) * 1982-12-10 1984-10-02 At&T Bell Laboratories Distributed time division multiplexing bus
JPH06326109A (ja) * 1993-05-13 1994-11-25 Oki Electric Ind Co Ltd 半導体装置のパッド構造およびそれを用いた特性試験方法
US5554940A (en) * 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
US5514892A (en) * 1994-09-30 1996-05-07 Motorola, Inc. Electrostatic discharge protection device
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
JP2730529B2 (ja) * 1995-10-31 1998-03-25 日本電気株式会社 半導体装置およびその製造方法
JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
US5783868A (en) * 1996-09-20 1998-07-21 Integrated Device Technology, Inc. Extended bond pads with a plurality of perforations
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
US6144100A (en) * 1997-06-05 2000-11-07 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR100238593B1 (ko) * 1997-12-19 2000-01-15 윤종용 인쇄 품질 개선 방법
WO1999036984A1 (en) 1998-01-14 1999-07-22 Int Labs, Inc. Method and apparatus for enabling the transmission of multiple wide bandwidth electrical signals
JPH11307601A (ja) * 1998-04-16 1999-11-05 Mitsubishi Electric Corp 半導体装置
JP2000012804A (ja) 1998-06-24 2000-01-14 Matsushita Electron Corp 半導体記憶装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
JP3843624B2 (ja) * 1998-11-27 2006-11-08 松下電器産業株式会社 半導体集積回路装置及び半導体集積回路装置の組立方法
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6295323B1 (en) 1998-12-28 2001-09-25 Agere Systems Guardian Corp. Method and system of data transmission using differential and common mode data signaling
JP2003502707A (ja) * 1999-06-17 2003-01-21 スリーエム イノベイティブ プロパティズ カンパニー 反射性フレークおよびポリマーに共有結合された染料を含有する着色層を有する再帰反射物品
JP2001015516A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6303459B1 (en) * 1999-11-15 2001-10-16 Taiwan Semiconductor Manufacturing Company Integration process for Al pad
JP3531863B2 (ja) * 2000-01-13 2004-05-31 ユナイテッド マイクロエレクトロニクス コープ ウェーハ・レベルの集積回路の構造およびそれを製造するための方法
JP2001264391A (ja) * 2000-03-17 2001-09-26 Mitsubishi Materials Corp 電極端子及び該電極端子を有する回路素子
JP2001284394A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd 半導体素子
US20020016070A1 (en) * 2000-04-05 2002-02-07 Gerald Friese Power pads for application of high current per bond pad in silicon technology
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360815B1 (ko) * 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체

Also Published As

Publication number Publication date
CN100435327C (zh) 2008-11-19
TW200306659A (en) 2003-11-16
WO2003079437A2 (en) 2003-09-25
KR100979081B1 (ko) 2010-08-31
CN1643684A (zh) 2005-07-20
JP2011040759A (ja) 2011-02-24
TWI266402B (en) 2006-11-11
AU2003218145A1 (en) 2003-09-29
JP5432083B2 (ja) 2014-03-05
US20030173667A1 (en) 2003-09-18
EP1483787A2 (en) 2004-12-08
JP5283300B2 (ja) 2013-09-04
US7271013B2 (en) 2007-09-18
US20050098903A1 (en) 2005-05-12
JP2005527968A (ja) 2005-09-15
US6844631B2 (en) 2005-01-18
WO2003079437A3 (en) 2004-05-13

Similar Documents

Publication Publication Date Title
KR100979081B1 (ko) 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법
US6921979B2 (en) Semiconductor device having a bond pad and method therefor
KR100979080B1 (ko) 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법
KR101203220B1 (ko) 신호 전도를 허용하면서 인터커넥트 패드에 대한 구조적서포트를 제공하기 위한 방법 및 장치
US8072076B2 (en) Bond pad structures and integrated circuit chip having the same
US20080067677A1 (en) Structure and manufacturing method of a chip scale package
KR100676039B1 (ko) 관통전극을 통해 웨이퍼 하면에 외부접속단자를 형성시킨웨이퍼 레벨 칩스케일 패키지 제조방법
US6369407B1 (en) Semiconductor device
US20140042613A1 (en) Semiconductor device and method of manufacturing the same
US8115321B2 (en) Separate probe and bond regions of an integrated circuit
US20060163729A1 (en) Structure and manufacturing method of a chip scale package
JP2007036252A (ja) 改善されたパッド構造を有する半導体装置及び半導体装置のパッド形成方法
US8669555B2 (en) Semiconductor device
US6384613B1 (en) Wafer burn-in testing method
JP2001118994A (ja) 半導体装置
CN101114626B (zh) 晶片结构
JPH11345847A (ja) 半導体ウエハ及び半導体装置の製造方法
TW200807656A (en) Chip structure
CN112820716A (zh) 用于密集堆叠管芯封装的丝线键合焊盘设计
JPS63137439A (ja) 集積回路チツプ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130809

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140806

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150826

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190724

Year of fee payment: 10