KR20010015229A - 시트 바디를 구비한 검사 프로브 - Google Patents

Abstract

본 발명은 검사 프로브(test probe) 및 그 제조 방법을 제공함을 목적으로 하는 것으로서, 본 발명에 의한 검사 프로브는 절연 시트(16)와 상기 절연 시트(16)의 하면상에 형성된 배선 시트(17)을 포함한다. 상기 절연 시트(16)는 적은 피치로 배열된 다수의 상부 전극(12)을 상면상에 장착하고, 상기 배선 시트(17)는 절연 시트(16)에서의 비아-홀(14) 및 상기 배선 시트(17)에서의 배선층(18)을 통해 상부 전극(12)에 접속된 다수의 하면 전극(19)을 하면상에 장착한다. 작은 피치로 이루어진 상기 상부 전극(12)은 베어 칩(bare chip) LSI에 대해 적합하고, 큰 피치로 이루어진 상기 하면 전극(19)은 테스트 보드(test boarid)의 제조 코스트를 감소시킨다.

Description

시트 바디를 구비한 검사 프로브{TEST PROBE HAVING A SHEET BODY}

본 발명은 시트 바디(sheet body)를 구비하는 검사 프로브에 관한 것으로tj, 특히 고밀도 전극 어레이를 갖는 LSI의 베어 칩(bare chip)을 테스트하기에 적합한 검사 프로브에 관한 것이다.

베어 칩 LSI에 대한 전기적 테스트는 베어 칩을 장착하기 위한 테스트 기판(test board)와 테스트 기판을 통해 베어 칩을 테스트하기 위한 테스트 장치를 구비하는 테스트 시스템에 의해 일반적으로 수행된다. 테스트 기판은 베어 칩 상의 전극수에 대응하는 갯수의 전극 어레이를 포함한다. 검사 프로브는 베어 칩 상의 전극을 테스트 기판의 각각의 전극과 전기적으로 연결하기 위해 일반적으로 사용된다.

베어 칩의 전극에 대해 사용되는 제 1의 프로브 판(probe plate)과, 테스트 기판의 전극에 대해 사용되는 제 2의 프로브 판, 및 상기 제 1의 프로브 판과 제 2의 프로브 판을 연결하기 위한 스프링을 포함하는 종래의 검사 프로브는 공지되어 있다. 이러한 형태의 검사 프로브는 베어 칩의 전극의 각각에 대해 제공되고, 상기 스프링은 베어 칩의 전극과 테스트 기판 사이의 적절한 전기적 접촉을 얻기 위한 목적으로 제공된다.

다수의 검사 프로브를 고정하기 위해 사용되는 고정 부재가 복잡한 구조를 가지며 그 결과 가격이 비싸다는 점이 상기 상술된 바와 같은 종래의 검사 프로브의 문제점이다. 또한, 검사 프로브의 배열 피치에 한계가 있으며, 그 결과, 현재의 베어 칩 LSI의 전극 배치의 미세화에 대응할 수 없게 되어 있다.

프로브 바디와 상기 프로브 바디에 장착되며 베어 칩의 전극을 테스트 기판의 대응하는 전극과 연결하기 위해 각각 사용되는 다수의 프로브 핀(또는 테스트 핀)을 포함하는 다른 검사 프로브가 공지되어 있다. 이 검사 프로브에 있어서도, 프로브 바디와 다수의 프로브 핀으로부터 검사 프로브를 제조하는 데는 많은 비용이 든다. 또한, 테스트 핀의 배열을 베어 칩 LSI의 전극의 작은 피치에 적응시키는 것이 어렵다.

전술한 문제점을 고려하여, 본 발명의 목적은 베어 칩(bare chip)에서 전극의 협소한 피치에 적합한 검사 프로브(test probe)를 제공하는데 있다.

본 발명의 다른 목적은 상기와 같은 검사 프로브를 제조한 방법을 제공함에 있다.

본 발명은 상면 및 하면을 갖는 시트 바디(sheet body)와, 상기 상면상에 형성된 다수의 제1의 전극과, 상기 하면상에 형성되고 상기 제1의 전극의 하나에 각각 대응하는 다수의 제2의 전극과, 상기 제1의 전극의 하나를 상기 제2의 전극의 대응하는 하나에 접속하기 위해 상기 시트 바디의 내부에 각각 형성된 다수의 배선을 포함하는 검사 프로브를 제공한다.

본 발명은 절연 시트의 상면상에 다수의 제1의 전극을 형성하는 단계와, 상기 제1의 전극의 하나에 각각 대응하는 다수의 배선을 내부에 갖는 배선 시트를 절연 시트의 하면상에 형성하는 단계와, 하나의 제1의 전극과 상기 배선의 대응하는 하나를 접속하기 위해 절연 시트에 비아-홀을 형성하는 단계와, 상기 배선의 대응하는 하나에 각각 접속된 다수의 제2의 전극을 배선 시트상에 형성하는 단계를 포함하는 검사 프로브를 제조하는 방법을 또한 제공한다.

본 발명에 따르면, 검사 프로브의 시트 바디는 베어 칩(bare chip) LSI와 테스트 보드(test board) 사이에 삽입하는데 적합하다. 상기 시트 바디는 외력에 의해 변형될 수 있고 그에 따라 검사 보드 및 베어 칩의 형상에 적합하다.

또한, 상기 제1의 전극은 반도체 장치를 제조하기 위한 기술을 사용하여 제2의 전극에 비해 협소한 피치로 배열될 수도 있고, 그에 따라, 제1의 전극의 배열을 협소한 피치로 된 전극 어레이를 구비하는 베어 칩 LSI의 전극 패드의 배치에 적합하게 해준다.

본 발명의 전술한 목적 및 다른 목적, 특징, 및 장점은 첨부된 도면으로 부터 보다 자명해 질 것이다.

도 1은 본 발명의 제1의 실시예에 의한 검사 프로브의 평면도.

도 2는 도 1의 선분 Ⅱ-Ⅱ에 따른 측면도.

도 3은 도 1의 선분 Ⅲ-Ⅲ에 따른 단면도.

도 4는 테스트 기판에 접속된 도 1의 검사 프로브의 단면도.

도 5a는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5b는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5c는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5d는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5e는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5f는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5g는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5h는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5i는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5j는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5k는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5l은 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5m은 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5n는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5o는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5p는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 5q는 도 1의 검사 프로브를 제조하는 공정의 제조 단계를 연속적으로 도시하는 단면도.

도 6a는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6b는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6c는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6c는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6e는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6f는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6g는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6h는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6i는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6j는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 6k는 도 1의 검사 프로브의 돌출부를 형성하는 공정의 제조단계를 연속적으로 도시하는 도면.

도 7은 본 발명의 제2의 실시예에 따른 검사 프로브의 평면도.

도 8은 본 발명의 제2의 실시예에 따른 검사 프로브의 단면도.

이하, 본 발명은 첨부된 도면을 참조하여 상세히 더욱 상세히 기술될 것이고, 동일 소자에는 동일 부호가 붙여질 것이다.

도 1 및 도 2에서, 본 발명의 제1의 실시예에 따라 도면 부호 11로 표시된 검사 프로브(11)는 다층 구조의 시트 바디(15)와, 그 주변 부근의 상기 시트 시트 바디(15)의 상면상에 배치된 다수의 돌출 전극(12)과, 각각의 상기 돌출 전극(12)에 대하여 상기 시트 바디(15)의 상면상에 배치된 배선(13)과, 그 주변 부근의 시트 바디(15)의 하면상에 배치된 다수의 하부 전극(19)을 포함하고 있다. 상기 하면 전극(19)은 내부 배선, 비아-홀 및 상기 배선(13)을 경유하여 각각의 돌출 전극(12)에 접속되어 있다.

돌출 전극(12)의 갯수와 피치는 도시되지 않은 베어 칩 LSI의 전극의 갯수와 피치에 상응하지 않는다. 반면에, 하면 전극의 갯수와 피치는 도시되지 않은 테스트 보드의 전극의 갯수와 피치에 상응한다.

도 3에서, 상기 시트 바디(15)는 Si층(21) 및 상기 Si층(21)의 양측에 형성된 산화 실리콘(SiO₂)층(20, 22)을 포함하는 절연층(16)과, 상기 절연층(16)의 하면상에 배치된 다층 배선 시트(17)를 포함하고 있다. 상기 배선 시트(17)는 포토레지스트 수지로 된 수지 바디와, 상기 수지 바디의 내측에 형성된 다수의 배선 패턴층(18)을 포함하고 있다. 상기 하부 전극(19)은 배선 시트(17)의 하면상에 배치되고, 상기 배선 시트(17)는 검사 동작중에 테스트 보드(도면에 도시되지 않음)에 향해진다.

비아-홀(14)은 절연 시트(16)의 상면상에 형성된 배선(13)과 배선 시트(17)의 하면상에 형성된 대응하는 하층 전극(19)을 접속하기 위해 절연 시트(16)를 관통한다. 상기기 비아-홀(14)은 상기 절연 시트(16)의 실리콘 층(21)으로부터 전기적으로 절연하기 위한 오버코트(overcoat)를 갖는다. 배선 패턴층(18)은 테스트 보드의 전극 패드의 피치와 베어 칩의 전극 패드의 피치의 차이를 조정하고, 후자는 전자에 비해 보통 작게 되어 있다. 각각의 배선(13)은 대응하는 하층 전극(19)에 별도로 접속되어 있기 때문에, 배선 패턴층(18)의 갯수는 베어 칩의 전극 패드의 위치와 갯수에 어느 정도 의존한다.

하층 전극(19)이 도 3의 돌출 전극(12)에 대향하듯이 도시되어 있지만, 실제로 하층 전극(19) 및 돌출 전극(12)이 서로 대향하는 것은 드문 경우이다.

도 4에서, 본 실시예의 검사 프로브(11)는 하층 전극(19)이 테스트 보드(30)의 전극 패드(31)상에 장착되는 형상으로 테스트 보드(30)상에 장착되듯이 도시되어 있다. 도면에서 도시되지 않은 테스트 중인 장치(DUT)의 전극 패드는 검사 프로브(11)의 돌출 전극(12)상에 보통 장착된다. 상기 DUT는 베어 칩 LSI, 패키지화 된 LSI 또는 서로 적층된 다수의 베어 칩 LSI이어도 양호하다.

상기 시트 바디(15)의 두께는 예컨대, 외력에 의해 변형을 받기 쉬워 테스트 보드(20) 또는 DUT의 변형 또는 휨을 흡수할 정도인 100㎛ 이하 정도로 얇게 되어 있다.

상기 돌출 전극(12)의 피치는 40㎛ 내지 20㎛의 사이의 범위이고, 돌출 전극(12)의 높이는 70㎛ 내지 30㎛이다. 상기 돌출 전극(12)의 표면부 면적은 10㎛²정도이다.

전술한 바와 같은 구성때문에, 검사 프로브(11)가 효과적인 검사 동작중에 베어 칩과 같은 DUT와 적합한 접촉상태에 있게 된다.

다층 배선 시트(17)로 인해 검사 프로브(11)는 테스트 보드(30)의 전극의 어떠한 피치에도 적합해 진다.

보통, 테스트 보드(30)는 베어 칩의 전극 패드의 피치보다 큰 피치로 배열된 전극 패드를 갖는다. 상기와 같은 구성으로 인해 검사 프로브의 코스트가 감소된다.

테스트 보드(30)와 DUT 사이의 전기 절연은 절연 시트(16)에 의해 만족스러운 정도로 달성된다.

도 5a 내지 도 5q에서, 본 실시예의 검사 프로브(11)에 대한 제조 공정이 도시되어 있다. 먼저, 도 5a 내지 도 5c에 도시된 바와 같이 3개의 실리콘 기판(40, 44, 45)이 각각 준비되는데, 그 중 도 5a의 제1의 실리콘 기판(40)이 비교적 두터운 두께를 가진다. 산화 실리콘층(43)은 도 5a 및 도 5b에 도시된 바와 같이 제1 및 제2의 실리콘 시트(40 및 44)의 각각의 측면상에 형성되고, 산화 실리콘층(43)은 도 5c에 도시된 바와 같이 제3의 실리콘 시트(45)의 각 측면상에 형성된다.

상기 실리콘 시트들은 보다 두터운 실리콘 시트(40)가 상부에 배치된 채로 함께 본딩되어 다층 절연 시트(16)를 형성하고, 각각의 실리콘 시트(40, 44 또는 45)는 도 5d에 도시된 바와 같이, 한 쌍의 산화 실리콘막(43) 사이에 삽입되어 있다. 상부의 두터운 실리콘 시트(41)가 그 후 패턴닝 되어 도 5e에 도시된 바와 같이 산화 실리콘막(43)상에 실리콘 돌출부(41) 및 조합된 평면상의 실리콘 패턴(또는 배선)(42)을 형성한다. 상기 패터닝의 상세한 것은 도 6a 내지 도 6k를 참조하여 이후에 기술될 것이다.

그 후, 도 5f에 도시된 바와 같이, 드라이 에칭 기술 또는 레이저 빔 에칭 기술을 사용하여 평면상의 실리콘 패턴(32)을 관통하며 실리콘층(44, 45)의 하부를 가로지르는 스루-홀(51)이 형성된다. 그 후, SiO₂또는 유기물질로 이루어진 절연막(52)이 상기 스루-홀(51)의 내부 표면에 형성된다.

연속하여, 하층 실리콘 시트(45)가 포토리소그라피 기술에 의해 패터닝을 위해 선택적으로 에칭되어 도 5h에 도시된 바와 같이 절연 시트(16)의 하면상에 실리콘 패턴(61)을 형성한다. 그 후, 도금(plating) 공정이 절연 시트(16)의 상면 및 하면상에서 행해져 도 5i에 도시된 바와 같이 실리콘 돌출부(31), 평면상의 실리콘 패턴(32) 및 하층 실리콘 패턴(61)상에 Cu막(62)을 형성하고, 스루-홀(51)을 채운다.

연속하여, 포토레지스트막(63)이 도 5j에 도시된 바와 같이 코팅 및 경화에 의해 다응 시트의 전체 하면상에 형성된다. 그 후, 도 5k에 도시된 바와 같이 에칭에 의해 하층 실리콘 패턴(61)상에 Cu막(62)에 도달하는 홀(64)을 형성한다. 그 후, 다른 Cu 도금이 행해져 실리콘 돌출부(41) 및 평면상의 실리콘 패턴(42)상에 형성된 마스크막(66)을 사용하여 상면 및 하면에서 Cu막(65)을 형성한다. 상기 단계에서, 하면상의 홀(64)은 Cu막(65)으로 또한 채워진다. 마스크(66)는 내부 배선층(18)이 형성될 때 까지 남겨진다.

연속하여, 도 5m 내지 도 5o에 도시된 바와 같은 일련의 단계가 소요의 횟수만큼 반복되고, 하층 Cu막(65)이 패턴닝되고, 이어서, 코팅, 에칭에 의해 다른 절연막(67)을 형성하여 홀(68)을 형성하고, Cu 도금 및 패턴닝에 의해 배선층(69)을 형성한다.

소요의 배선층(65 및 69)의 갯수가 형성된 후, 도 5p 내지 도 5q에 도시된 바와 같이, 상면의 마스크(66)가 제거되고, 그 후, Ni 도금 공정에 의해 Ni막(70)을 형성하고, Au 도금 공정에 의해 Au막(71)을 형성한다.

이와 같이, 본 실시예의 검사 프로브가 얻어진다.

앞서 언급했던 바와 같이, 실리콘 돌출부(41) 및 평면상의 실리콘 패턴(42)의 형성 단계가 이하 기술될 것이다. 도 6b 뿐 만 아니라 도 5d와 유사한 도 6a에서, 실리콘 시트의 접합이 완료된 후, 포토레지스트막(71)은 도 6b에 도시된 바와 같이 코팅에 의해 형성되고, 패터닝을 위한 에칭처리를 받는다.

그 후, 산화 실리콘막(43)이 도 6c에 도시된 바와 같이 포토레지스트막(71)을 사용하여 패터닝 되고, 그 후, 도 6d에 도시된 바와 같이 포토레지스트막(71)의 제거가 이루어 진다. 그 후, 상면 실리콘 시트(40)가 실리콘 시트(40)로부터 실리콘 돌출부(41) 및 평면상의 실리콘 패턴(42)을 형성하기 위한 두 단계의 습식 에칭 공정처리를 받는다.

상기 두 단계의 습식 에칭공정은 먼저 도 6e에 도시된 바와 같이 환상(annular)의 트렌치(54)를 형성하기 위해 알칼리 에칭액 및 패턴화된 산화 실리콘막(43) 사용하는 이방성 에칭을 포함하고 있고, 그에 따라 실리콘 시트(40)의 일부를 분리시켜 도 6e에 도시된 바와 같이 실리콘 돌출부(41)를 형성한다. 상기 트렌치(54)는 상부 실리콘 표면에 대해 54.74도의 정도로 각도가 기운 표면을 구비하고 있다.

에칭액은 예컨대 4mo1(%) 카테콜(catechol), 46.4 mo1(%)의 에틸렌디아민(ethylene diamine), 및 49.6mo1(%)의 물의 혼합액을 쓰며, 질소로 거품을 내면서 118℃로 비등시켜 소정 시간동안 에칭이 행해진다.

첫번째의 에칭 후, SiO₂막(43)이 도 6f에 도시된 바와 같이 상하면으로부터 제거되고, 이어서, 다른 도 6g에 도시된 바와 같이 다층 바디의 상면 및 하면상에 다른 SiO₂막(56)을 형성한다. 상면상의 상기 다른 SiO₂막(56)은 선택적으로 에칭되어 실리콘 돌출부(41)상에 동일한 막을 형성하고, 코딩 포토레지스트 단계를 사용하여 포토레지스트막을 형성하고, 패터닝에 의해 마스크를 형성하고, SiO₂막을 마스크를 사용하여 패턴닝하고 마스크를 제거한다.

상기 두 단계의 에칭공정에서 두번째 공정은 실리콘 돌출부(41)이외의 상부 실리콘층(40)의 일부를 제거하여 도 6i에 도시된 바와 같이 실리콘층의 베이스부(42)를 남기는 등방성 에칭이다. 상기 두번째의 에칭은 플루오르화수소산과 같은 에칭액을 사용한다.

연속하여, 실리콘층의 베이스부(42)는 도 6j에 도시된 바와 같이 포토레지스트막(57)을 사용하여 선택적인 에칭이 행해지고, 도 6k에 도시된 바와 같이 실리콘 돌출부(41)로부터 연장하는 배선패턴(42)이 형성된다.

전술한 제1의 실시예에서, 다층 배선 시트(17)는 층층이 연속적으로 적층함으로써 절연 시트(16)의 하면상에 형성된다. 그러나, 배선 시트(17)는 미리 별도로 준비된 배선층(17)과 절연막(16)을 함께 점착함으로써 형성될 수 있다. 상기의 경우에, 다층 배선 시트(17)에서의 배선 패턴(18)과 스루-홀(51)의 위치 맞춤은 특히 중요하다.

도 5i의 단계에서, 도전 플러그 또는 비아-홀(51)은 Cu 도금과는 별도로 대신에 형성될 수 있다. 도금 그 자체는 Cu 도금에 한정되지 않고 공지의 재료를 사용한 솔더(solder) 도금 또는 다른 도금이어도 된다. 상기 도금 공정은 증착 공정으로 또한 대체 될 수 있다.

도 1의 검사 프로브의 제조에서, 반도체 장치를 제조하는 공정은 본 실시예에서 사용된다. 상기 공정은 베어 칩의 전극의 미세 패턴에 대응하는 배선(13)과 돌출 전극(12)의 미세 패터닝에 특히 적합하다.

또한, 내부 배선층(18)은 DUT의 전극의 피치와 테스트 보드의 전극의 피치 사이의 차이를 조정할 수 있다. 또한, 시트 바디(15)는 보다 협소한 두께를 갖을 수 있다.

검사 프로브는 시트 바디를 고정하는 고정부재를 사용하여 테스트 보드상에 고정되어야 한다. 상기 DUT는 흡입부재에 의해 유지되어 검사 프로브와 접촉되어, 돌출 전극(12)은 DUT의 전극과 전기적인 접촉상태에 있게 된다.

도 7에서, 본 발명의 제2의 실시예에 의한 검사 프로브(11b)는 다층 배선 시트(17)에서 하층 배선 패턴(18b)과 접하는 돌출 전극(12b)을 통해 관통하는 비아-홀(14b)을 구비하고 있다.

제2의 실시예에서, 돌출 전극(12b)의 피치는 평면상의 배선 패턴(13)이 없으므로 보다 작을 수 있다. 그러나, 제2의 실시예에서, 깊은 비아-홀(14b)은 레이저 빔 에칭 기술을 사용하여 형성되어야 한다.

도 8에서, 본 발명의 제3의 실시예에 의한 검사 프로브(11c)는 DUT 또는 베어 칩(80) 및 테스트 보드(30)와 함께 도시되어 있다. 도 8의 상기 검사 프로브(11c)는 검사 프로브(11c)의 시트 바디(15)와 테스트 보드(30) 사이에 배치된 이방성의 도전성 시트(81)를 제외하고는 제1의 실시예와 유사하다.상기 이방성의 도전성 시트(81)는 금속-매입 시트에 의해 실시될 수 있고, 다수의 금속선은 수직 및 수평 및 경사진 방향으로 실리콘 수지로 이루어진 베이스 시트에 균일하게 매입될 수 있다. 금소 배선의 피치는 검사 프로브(11c)의 하층 전극(19)의 폭보다 적게 되어 있다. 각각의 금속 배선의 상단은 전극을 구성한다. 따라서, 도전성 시트(15)의 상면상의 다수의 전극은 검사 프로브(11c)의 하층 전극(19)과 접촉하는 상태에 있고, 본 실시예는 상기 구성에 제한되지 않지만, 단일한 금속 배선이 하층 전극(19)의 하나에 대응할 수도 있다.

이방성의 도전성 시트(81)는 탄성이 있고, 그에 따라, 검사 동작시에 가해진 충격을 흡수한다. 상기 이방성의 도전성 시트(81)는 DUT와 테스트 보드의 형상 또는 디멘션의 에러 또는 불일치를 또한 조정한다. 상기 효과는 약 100㎛ 정도로서 탄성이 불량한 비교적 두터운 두께를 갖는 검사 프로브의 경우, 또는 휨이 마이크로미터의 수 십배의 정도로 높은 베어 칩 LSI의 경우에 특히 적합하다.

전술한 실시예는 단지 예시로서 기술되었으므로, 본 발명은 전술한 실시예에 한정되지 않으며, 여러가지의 변형 및 수정이 본 발명의 범위을 벗어나지 않고 본 분야의 기술자에는 용이하게 이루어질 수 있을 것이다.

Claims (14)

1. 검사 프로브(probe)에 있어서, 상면 및 하면을 갖는 시트 바디(sheet body)(15)와, 상기 상면상에 형성된 다수의 제1의 전극(12)과, 상기 하면상에 형성되고 상기 제1의 전극의 하나에 각각 대응하는 다수의 제2의 전극(19)과, 상기 제1의 전극(12)의 하나를 상기 제2의 전극(19)의 대응하는 하나에 접속하기 위해 상기 시트 바디(15)의 내부에 각각 형성된 다수의 배선(14, 18)을 포함하는 것을 특징으로 하는 검사 프로브.
2. 제 1항에 있어서,

   상기 제1의 전극(12)의 각각은 상기 제2의 전극의 높이보다 높은 돌출부(41)를 포함하는 것을 특징으로 하는 검사 프로브.
3. 제 2항에 있어서,

   상기 돌출부(41)는 실리콘을 포함하는 것을 특징으로 하는 검사 프로브.
4. 제 1항에 있어서,

   상기 시트 바디(15)는 절연 시트(16)와, 상기 배선의 일부를 실현하는 적어도 하나의 도전층(18)을 구비하는 배선 시트(17)를 포함하는 것을 특징으로 하는 검사 프로브.
5. 제 4항에 있어서,

   상기 절연 시트(16)는 산화 실리콘막을 포함하는 것을 특징으로 하는 검사 프로브.
6. 제 4항에 있어서,

   상기 절연 시트(16)는 상기 배선의 일부를 수용하는 다수의 스루-홀(14)을 구비하는 것을 특징으로 하는 검사 프로브.
7. 제 1항에 있어서,

   상기 제1의 전극(12)은 상기 제2의 전극(19)이 배열되는 피치보다 적은 피치로 배열되는 것을 특징으로 하는 검사 프로브.
8. 제 1항에 있어서,

   다수의 제3의 전극을 상부에 장착하는 평면상의 상면 및 다수의 제 4의 전극을 상부에 장착하는 평면상의 하면을 구비하는 이방성의 도전성 시트(81)를 더 포함하고,

   상기 제3의 전극의 적어도 하나는 상기 제2의 전극의 하나에 대응하는 것을 특징으로 하는 검사 프로브.
9. 제 8항에 있어서,

   상기 이방성의 도전체 시트(81)는 수지 바디와 상기 수지 바디에 배치된 다수의 금속 배선을 포함하는 것을 특징으로 하는 검사 프로브.
10. 제 1항에 있어서,

    상기 시트 바디(15)는 두께가 100㎛ 이하인 것을 특징으로 하는 검사 프로브.
11. 검사 프로브를 제조하는 방법에 있어서,

    절연 시트(16)의 상면상에 다수의 제1의 전극(12)을 형성하는 단계와,

    상기 제1의 전극(12)의 하나에 각각 대응하는 다수의 배선(18)을 내부에 구비하는 배선 시트(17)를 상기 절연 시트(15)의 하면상에 형성하는 단계와,

    하나의 상기 제1의 전극(12)과 상기 배선(18)의 대응하는 하나를 접속하기 위해 상기 절연 시트에 비아-홀(14)을 형성하는 단계와,

    상기 배선(18)의 대응하는 하나에 각각 접속된 다수의 제2의 전극(19)을 상기 배선 시트(17)상에 형성하는 단계를 포함하는 검사 프로브 제조 방법.
12. 제 11항에 있어서,

    상기 배선 시트(17)는 상기 배선(18)을 실현하는 다수의 도전층(62, 65, 69)을 구비하는 것을 특징으로 하는 검사 프로브 제조 방법.
13. 제 11항에 있어서,

    상기 배선 시트(17)는 상기 절연 시트(16)의 상기 하면상에 접합되는 것을 특징으로 하는 검사 프로브 제조 방법.
14. 제 11항에 있어서,

    상기 제1의 전극 형성 단계는 상기 절연 시트(16)상에 배치된 실리콘막(40)을 에칭하는 것을 포함하는 것을 특징으로 하는 검사 프로브 제조 방법.