KR101387719B1 - 컴플라이언스를 갖는 마이크로 전자 어셈블리 및 그 방법 - Google Patents

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KR101387719B1
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Abstract

마이크로 전자 어셈블리를 제조하는 방법은 제1 표면(22)에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼(20)를 제공하는 단계, 상기 제1 표면(22) 위에 컴플라이언트 범프(32)를 형성하는 단계, 및 상기 컴플라이언트 범프(32) 위에 희생층(34)을 증착하는 단계를 포함한다. 상기 방법은 상기 컴플라이언트 범프(32)의 상부 표면을 평탄화하기 위해, 상기 희생층(34) 및 상기 컴플라이언트 범프(32)를 연삭하는 단계를 포함하며, 상기 평탄화된 상부 표면(36)은 상기 희생층(34)을 통해 접근할 수 있다. 상기 희생층(34)은 상기 컴플라이언트 범프(32) 및 상기 접촉부(38)를 노출하도록 제거된다. 상기 컴플라이언트 범프(32) 위에 실리콘 층(40)이 증착되며 상기 실리콘 층(40)의 일부는 상기 반도체 웨이퍼(20)의 제1 표면(22)에서 접근할 수 있는 접촉부(38)를 노출하도록 제거된다. 접촉부(38)와 전기적으로 접속된 제1 단부 및 상기 컴플라이언트 범프(32) 위에 겹쳐 있는 제2 단부를 가지는 도전성 트레이스(42)가 형성되며, 상기 도전성 트레이스(42)의 제2 단부의 최상부에 도전성 소자가 제공된다.

Description

컴플라이언스를 갖는 마이크로 전자 어셈블리 및 그 방법{MICROELECTRONIC ASSEMBLIES HAVING COMPLIANCY AND METHODS THEREFOR}
본 출원은 2006년 12월 20일에 출원되고, 발명의 명칭이 "MICROELECTRONIC ASSEMBLIES HAVING COMPLIANCY AND METHODS THEREFOR"인 특허출원 No. 11/643,021의 이점을 청구하는 바이며, 상기 문헌의 내용은 본 명세서에 원용된다. 본 출원은 2006년 2월 23일에 출원된 미국특허출원 No. 11/360,230에 관한 것이며, 상기 문헌의 내용은 본 명세서에 원용된다.
본 발명은 웨이퍼-레벨 및 반도체 칩 패키징에 관한 것이다. 특히, 본 발명은 개선된 컴플라이언트 웨이퍼 및 컴플라이언트 반도체 패키지 구조 및 그 제조 방법에 관한 것이다.
반도체 칩과 같은 마이크로 전자 디바이스는 통상적으로 다른 전자 구성성분과의 많은 입력 및 출력 접속부를 필요로 한다. 반도체 칩 또는 다른 비교될만한 디바이스의 입력 접촉부 및 출력 접촉부는 일반적으로 디바이스의 표면(흔히 "영역 어레이"라고 함)을 실질적으로 덮는 격자형 패턴으로 배치되거나, 또는 디바이스의 전면 표면의 각각의 에지에 평행하게 그리고 인접해서 연장할 수 있는 연장된 행(elongated row)으로 배치되거나, 또는 전면 표면의 중심에 배치되어 있다. 통 상적으로, 칩과 같은 디바이스는 인쇄회로기판과 같은 기판 상에 물리적으로 탑재되어야만 하고, 이 디바이스의 접촉부들은 인쇄회로기판의 전기적 도전성 특징부들에 전기적으로 접속되어야만 한다.
반도체 칩들은 제조 동안 그리고 회로 보드 또는 다른 회로 패널과 같은 외부 기판 상에 칩의 장착 동안, 칩의 취급을 용이하게 하는 패키지로 공통적으로 제공된다. 예를 들어, 많은 반도체 칩들은 표면 장착에 적절한 패키지로 제공된다. 이러한 일반적인 유형의 다양한 패키지가 다양한 응용에 제안되어 왔다. 가장 흔하게, 이러한 패키지는 단자들이 도금되거나 에칭된 금속 구조로서 유전체 상에 형성된, 흔히 "칩 캐리어"라고 하는 유전체 소자를 포함한다. 이러한 단자들은 칩 캐리어 자체를 따라 연장하는 얇은 트레이스(thin traces)와 같은 특징부에 의해 그리고 칩의 접촉부와 단말기 또는 트레이스 사이를 연장하는 미세한 리드(fine lead) 또는 와이어에 의해 통상적으로 칩 자체의 접촉부들에 접속된다. 표면 장착 동작에서, 패키지 상의 각각의 단자가 회로 보드 상의 대응하는 접촉 패드와 정렬되도록 회로 보드에 패키지가 설치된다. 패키지는, 솔더를 용해하거나 또는 "리플로우(reflow)"하도록 또는 이와는 다르게 결합 물질을 활성화하도록, 어셈블리를 가열함으로써 적소에 영구적으로 결합될 수 있다.
많은 패키지는 패키지의 단자에 부착된, 통상적으로 직영이 약 0.1mm 및 0.8mm인, 솔더 볼의 형태로 솔더 매스(solder mass)를 포함한다. 바닥 표면으로부터 돌출하는 솔더 볼의 어레이를 갖는 패키지를 흔히 볼 그리드 어레이 또는 "BGA" 패키지라 한다. 랜드 그리드 패키지 또는 "BGA"라고 하는 다른 패키지는 솔더로부 터 형성된 박층 또는 랜드(land)에 의해 기판에 고정된다. 이러한 타입의 패키지는 매우 콤팩트하게 될 수 있다. 흔히 ""칩 스케일 패키지(chip scale package)"라고 하는 소정의 패키지는 패키지 내에 일체화된 디바이스의 영역과 같은 크기 또는 그보다 단지 약간 큰 회로 보드의 영역을 차지한다. 이것은 어셈블리의 전체 크기를 감소시킨다는 점에서 그리고 기판 상의 다양한 디바이스들 사이의 상호접속을 짧게 할 수 있다는 점에서 이로우며, 이에 따라 디바이스들 간의 신호 전파 시간을 제한하고 따라서 어셈블리의 동작을 고속으로 할 수 있게 한다.
패키지를 포함하는 어셈블리는 시차 열 팽창(differential thermal expansion) 및 디바이스와 기판의 수축에 의해 가해지는 응력을 겪게 될 수 있다. 동작 동안, 뿐만 아니라 제조 동안에도, 반도체 칩은 회로 보드의 확장 및 수축의 양과는 다른 양으로 확장되거나 수축되는 경향이 있다. 패키지의 단자가 칩 또는 다른 디바이스와 관련해서 예를 들어 솔더를 사용하여 고정되는 경우, 이 효과는 단자로 하여금 회로 보드 상의 접촉 패드와 관련해서 이동하게 하는 경향이 있다. 이것은 회로 보드 상의 단자와 접촉 패드를 접속하는 솔더에 응력을 가할 수 있다. 미국특허 5,679,977; 5,148,266; 5,148,265; 5,455,390; 및 5,518,964의 소정의 양호한 실시예에 개시된 바와 같이, 반도체 칩 패키지는 칩 또는 패키지 내에 일체화된 다른 디바이스와 관련해서 이동 가능한 단자를 가질 수 있으며, 상기 문헌들의 내용은 본 명세서에 원용된다. 이러한 이동은 시차 팽창 및 수축을 적절하게 보상할 수 있다.
패키지 디바이스의 테스트는 다른 곤란한 문제를 일으킨다. 일부의 제조 프 로세스에서는, 패키지화된 디바이스의 단자들과 테스트 설비(test fixture) 사이를 일시적으로 접촉하고, 디바이스가 완전하게 기능하는 것을 보장하도록 이러한 접속부를 통해 디바이스를 동작시키는 것이 필요하다. 정상적으로, 이러한 일시적 접속은 패키지의 단자들과 테스트 설비과의 결합없이 이루어져야만 한다. 모든 단자들이 테스트 설비의 도전성 소자들에 신뢰성 있게 접속되는 것을 보장하는 것이 중요하다. 그렇지만, 편평한 접속 패드를 가진 정상적인 회로 보드와 같은 간단한 테스트 설비에 대해 패키지를 가함으로써 접속하는 것이 곤란하다. 패키지의 단자들이 동일 평면 내에 있지 않은 경우, 또는 테스트 설비의 도전성 소자들이 동일 평면 내에 있지 않은 경우, 단자들 중 일부는 테스트 설비 상의 자신들의 각각의 접촉 패드와 접촉하지 않을 것이다. 예를 들어, BGA 패키지에서, 단자들에 부착된 솔더 볼들의 직경 차이, 및 칩 캐리어의 비-평면성으로 인해, 솔더 볼들 중 일부는 서로 다른 높이로 놓이게 된다.
이러한 문제는 비-평면성을 보상하도록 특징부들이 배치된, 공간적으로 구성된 테스트 설비의 사용으로 완화될 수 있다. 그렇지만, 이러한 특징부들은 테스트 설비의 비용을 증가시키고, 일부의 경우, 테스트 설비 자체에 상당한 비신뢰성을 유도한다. 이것은, 의미 있는 테스트를 제공하기 위해 테스트 설비, 및 디바이스와 테스트 설비와의 결합이, 패키지화된 디바이스 자체보다 더욱 신뢰성 있어야 하기 때문에 특히 바람직하지 않다. 또한, 고주파 동작에 의도된 디바이스들은 통상적으로 고주파 신호를 적용함으로써 테스트받아야만 한다. 이 요건은 테스트 설비 내의 신호 경로의 전기적 특성에 제약을 가하여, 테스트 설비의 구성을 더 복잡하 게 한다.
부가적으로, 웨이퍼, 및 솔더 볼들이 단자들과 결합되어 있는 패키지화된 디바이스들을 테스트할 때, 솔더는 솔더 볼들을 결합시키는 테스트 설비의 이러한 부분 위에 누적되는 경향이 있다. 솔더 잔여물의 이러한 누적은 테스트 설비의 수명을 단축시킬 수 있고 그 신뢰성을 떨어뜨릴 수 있다.
전술한 문제를 해결하도록 다양한 해결책이 제안되어 왔다. 전술한 특허에 개시된 소정의 패키지들은 마이크로 전자 디바이스와 관련해서 이동할 수 있는 단자를 갖는다. 이러한 이동은 테스트 동안 단자들의 비-평면성을 어느 정도 보상할 수 있다.
모두 Nishiguchi 등에게 발행된 미국특허 5,196,726 및 5,214,308는 칩의 전면 상에 있는 범프 리드(bump lead)가 기판 상의 컵 모양의 소켓에 수용되어 저 용융점 재료에 의해 그 안에 결합되는 BGA 타입 방식을 개시한다. Beaman 등에게 발행된 미국특허 4,975,079는 테스트 기판 상의 돔 모양의 접촉부가 원뿔형 가이드 내에 배치되어 있는 칩용 테스트 소켓에 대해 개시한다. 이 칩은 솔더 볼들이 원뿔형 가이드에 진입해서 기판 상의 돔형 핀들과 결합되도록 기판에 가해진다. 도 모양의 핀들이 실제로 칩의 솔더 볼들을 변형할 수 있도록 충분한 힘이 가해진다.
BGA 소켓의 다른 예로는 1998년 9월 8일에 발행된, 공동으로 양도된 미국 5,802,599에 있으며, 이 문헌의 내용은 본 명세서에 원용된다. '699 특허는 복수의 홀을 갖는 시트형 커넥터에 대해 개시하고 있다. 각각의 홀은 홀을 지나 내부로 연장하는 적어도 하나의 탄성층 접촉부(resilient laminar contact)를 구비한 다. BGA 디바이스의 범프 리드는 접촉부와 결합된다. 어셈블리는 테스트될 수 있고, 허용될 수 있다면, 범프 리드는 영구적으로 접촉부에 결합될 수 있다.
2001년 3월 20일에 발행되고, 공통으로 양도된 미국특허 6,202,297는 범프 리드를 갖는 마이크로 전자 디바이스용 커넥터 및 이 커넥터 제조하고 사용하는 방법에 대해 개시하고 있으며, 상기 문헌의 내용은 본 명세서에 원용된다. '297 특허의 일실시예에서, 유전체 기판은 전면 표면으로부터 위로 연장하는 복수의 포스트(post)를 갖는다. 이 포스트들은 포스트 그룹의 어레이로 배치될 수 있는데, 각각의 포스트 그룹은 그룹들 사이의 갭을 규정한다. 일반적으로 층 접촉부는 각각의 포스트의 상부로부터 연장한다. 디바이스를 테스트하기 위해, 디바이스의 범프 리드는 각각의 갭 내에 각각 삽입되고 이에 의해 계속 삽입될 때 범프 리드를 닦아내는 접촉부와 결합된다. 통상적으로, 접촉부의 멀리 떨어져 있는 부분은 기판 쪽으로 아래로 편향되고 범프 리드가 갭으로 삽입될 때 갭의 중심으로부터 멀리 외측으로 편향된다.
공동으로 양도된 미국특허 6,177,636은 마이크로 전자 디바이스와 지지 기판 사이의 상호접속을 제공하는 방법 및 장치에 대해 개시하며, 상기 문헌의 내용은 본 명세서에 원용된다. '636 특허의 양호한 일실시예에서, 마이크로 전자 디바이스를 위한 상호접속 구성성분을 제조하는 방법은 제1 및 제2 표면을 갖는 유연성 있는 도전성 시트를 제공하는 단계 및 도전성 시트를 칩 캐리어의 제1 표면에 결합하는 단계를 포함한다. 도전성 시트는 그런 다음 실질적으로 복수의 단단한 포스트를 생성하도록 선택적으로 에칭된다. 컴플라이언트 층이 지지 구조체의 제2 표 면 위에 제공되며, 반도체 칩과 같은 마이크로 전자 디바이스가 컴플라이언트 층과 결합되어 상기 컴플라이언트 층이 마이크로 전자 디바이스와 칩 캐리어 사이에 놓이게 되며, 칩 캐리어의 노출된 표면으로부터 돌출하는 포스트들이 남게 된다. 포스트들은 마이크로 전자 디바이스에 전기적으로 결합된다. 포스트들은 소켓에 결합될 수 있거나 예를 들어 회로 패널과 같은 기판의 특징부들에 솔더 결합될 수 있는 돌출 패키지 단자를 형성한다. 포스트들은 마이크로 전자 디바이스와 관련해서 이동 가능하기 때문에, 이러한 패키지는 디바이스를 사용 중일 때 디바이스와 지지 기판 사이의 실질적으로 열 팽창 계수 불균형을 수용한다. 또한, 포스트들의 첨단부(tip)들은 동일 평면 또는 거의 동일 평면일 수 있다.
최근, DRAM 패키지는 수 GHz 이상의 주파수에서 동작하도록 개발되어 왔는데, 이것은 긴 와이어의 고 임피던스로 인해 와이어 본딩 상호접속의 활용을 어렵게 할 수 있다. 종래의 플립 칩 패키지에 있어서, 인쇄회로기판(CTE 14-16)과 실리콘(CTE 3-4) 간의 열 불균형은 주변 BGA를 갈라지게 할 수 있다. 그러므로 열 사이클링 동안 발생하는 기계적 응력을 보상하기 위해, 언더 볼 패키징 층(under ball packaging layer)들이 바람직하게 충분하게 컴플라이언트(예를 들어, 낮은 계수 및 두께)이다.
리소그래피 방법은 많은 단점을 가진다. 첫 번째 단점은 매우 낮은 rpm을 요구하는 컴플라이언트 층이 스핀 코팅 프로세스에 의해 형성된 약 40미크론의 두께를 갖는다는 점이다. 이러한 컴플라이언트 층은 낮은 rpm으로 인해 불균일하게 되는 경향이 있다. 두 번째 단점은, 리소그래피 프로세스는 상부 하부의 범프 왜 곡에서의 응력 금속화(high stress metallization)가 높게 되도록 하기 위해, 반전된 각도를 갖는 직선의 벽들 또는 벽을 갖는 구조로 되어 버린다는 점이다. 스크린 프린팅 방법은 많은 단점을 갖고 있는데, 1) 폴리머를 위한 스크린 프린팅 프로세스가 정확도가 낮아 결과적인 범프의 두께 변동이 50-60 미크론이며; 2) 스크린 프린팅 프로세스에서는 대량의 변형 범프로 인해 수율이 낮다.
이상의 개선에도 불구하고, 마이크로 전자 패키지를 제조하는 향상된 방법 및 볼 범프 하의 컴플라이언트를 갖는 DDR 패키지와 같은, 볼 범프 하의 컴플라이언트를 갖는 마이크로 전자 패키지를 제조하는 방법이 필요하다.
본 발명은 실리콘 언더 볼 범프(silicone under ball bumps; SUB)와 같은 컴플라이언트 언더 볼 범프를 갖는 마이크로 전자 패키지를 제조하는 방법을 제공하는 것이다. 일실시예에서, 본 발명은 종래의 연삭 머신을 이용하여 스크린 인쇄 범프를 접지하는 평면화 단계를 사용한다. 범프를 연삭한 후, 범프 상의 날카로운 가장자리들은 포토이미지어블 실리콘(photoimageable silicone)과 같은 포토이미지어블 층을 증착시킴으로써 평활화될 수 있다. 그러므로 일실시예에서, 스크린 인쇄 컴플라이언트 범프 위에 보호 코팅을 적용하고, 연삭 방법을 이용하여 스크린 인쇄 범프를 평면화하고, 부가적인 포토이미지어블 컴플라이언트 층을 적용하여 그라운드 컴플라이언트 범프를 평활화함으로써, 언더 볼 범프들은 웨이퍼 상에 스크린 프린팅 컴플라이언트 범프에 의해 적어도 부분적으로 형성된다.
본 발명의 일실시예에서, 마이크로 전자 어셈블리를 제조하는 제조 방법은 제1 표면 및 상기 제1 표면에서 접근할 수 있는 접축부를 제공하는 단계를 포함한다. 마이크로 전자 소자는 반도체 웨이퍼, 하나 이상의 메모리 칩을 가지느 ㄴ웨이퍼, 또는 DDR3 또는 DDR4와 같은 하나 이상의 더블-데이터-레이트(DDR) 칩을 가지는 웨이퍼를 포함할 수 있다. 일실시예에서, 마이크로 전자 소자는 또한 단일 메모리 칩과 같은 단일 칩을 포함한다. 상기 방법은 마이크로 전자 소자의 제1 표면 위에 컴플라이언트 범프를 제공하는 단계 및 상기 컴플라이언트 범프 및 상기 마이크로 전자 소자의 제1 표면 위에 희생층을 제공하는 단계를 포함하며, 이에 의해 상기 희생층은 상기 컴플라이언트 범프를 덮는다. 상기 희생층은 포토이미지어블 층일 수 있다. 상기 희생층은 실리콘을 포함할 수 있다.
일실시예에서, 실리콘 기반의 재료(3-2000MPA)가 언더 볼 유전체 재료 또는 컴플라이언트 층에 대한 우수한 후보이다. 바람직하게는 이러한 재료를 위한 적어도 두 가지 타입의 응용 방법이 있다. 첫 번째 방법은 다운 코닝 사에서 판매하는 WL-6910과 같은 실리콘 재료를 프린팅하는 단계를 포함한다. 두 번째 방법은 포토이미지어블 재료를 사용하는 단계를 포함한다. 이러한 두 가지 방법은 단독으로 또는 조합으로 사용될 수 있다.
상기 방법은 바람직하게 컴플라이언트 범프의 상부 표면을 평탄화하기 위해 희생층 및 컴플라이언트 범프를 연삭하는 단계를 포함하며, 이에 의해 상기 컴플라이언트 범프의 평탄화된 상부 표면은 희생층을 통해 접근할 수 있다. 일실시예에서, 평탕화된 상부 표면은 바람직하게 실질적으로 평평하다. 컴플라이언트 범프는 바람직하게 상기 평탄화된 상부 표면을 에워싸는 경사면(sloping slide)을 가지며, 이에 의해 상기 경사면은 희생층을 제거하는 단계 동안 노출된다. 연삭 단계 후, 희생층은 상기 접촉부 및 상기 평탄화된 표면을 에워싸는 컴플라이언트 범프의 부분을 노출하기 위해 제거된다. 도전성 트레이스는 접촉부와 전기적으로 접속된 제1 단부 및 컴플라이언트 범프의 평탄화된 상부 표면 위에 겹치는 제2 단부를 가진다. 도전성 트레이스는 바람직하게, 구리, 금, 니켈 및 합금, 이것들의 조합 및 조성물과 같은 도전성 재료로 만들어진다. 솔더 볼, 도전성 포스트 및 도전성 핀과 같은 도전성 소자는 도전성 트레이스의 제2 단부와 접촉하여 제공될 수 있다. 도전성 소자는 구리, 구리 합금, 금 및 이것들의 조합과 같은 도전성 재료로 만들어질 수 있다. 상기 방법은 또한 적어도 하나의 칩을 가지는 개별의 칩 패키지를 제공하기 위해 마이크로 전자 소자를 다이싱하는 단계를 포함한다.
양호한 일실시예에서, 희생층을 제거한 후, 마이크로 전자 소자의 제1 표면 및 컴플라이언트 범프 위에 실리콘 층이 증착된다. 실리콘 층은 마이크로 전자 소자의 제1 표면에서 접근할 수 있는 접촉부를 노출하도록 선택적으로 제거될 수 있다.
일실시예에서, 상기 방법은 도전성 트레이스의 제2 단부와 접촉하는 도전성 포스트를 제공하는 단계를 포함하며, 상기 도전성 포스트는 컴플라이언트 범프 위에 겹치고 상기 마이크로 전자 소자의 제1 표면으로부터 돌출하며, 이에 의해 상기 도전성 포스트는 마이크로 전자 소자의 접촉부와 전기적으로 상호접속한다. 도전성 포스트는 바람직하게, 마이크로 전자 어셈블리 상의 가장 높은 포인트를 형성하는 팁을 가진다.
일실시예에서, 컴플라이언트 범프는 3-2000 MPa의 범위에서의 탄성 계수를 가지는 재료의 층을 증착함으로써, 그리고 컴플라이언트 범프를 형성하기 위한 낮은 계수 재료의 층의 일부를 선택적으로 제거함으로써 제공된다. 다른 실시예에서, 컴플라이언트 범프는 마이크로 전자 소자의 제1 표면 상에 경화 가능한 재료의 범프를 스크린 프린팅함으로써, 그리고 컴플라이언트 범프를 형성하도록 경화 가능한 재료를 경화시킴으로써 제공된다. 컴플라이언트 범프는 바람직하게, 실리콘, 실리콘 폴리이미드 혼성 중합체, 유연화된 에폭시, 폴리이미드, 열경화 폴리머, 플루오루폴리머 및 열가소성 폴리머로 이루어지는 재료로 만들어진다.
일실시예에서, 도전성 포스트는 컴플라이언트 범프 중 하나에 인접하는 베이스 및 컴플라이언트 범프로부터 떨어져 있는 팁을 가진다. 도전성 포스트는 바람직하게, 약 10-500 마이크로미터의 높이를 가진다. 다른 실시예에서, 적어도 하나의 전도성 포스트는 직경이 약 30-600 마이크로미터인 베이스 및 직경이 약 10-200 마이크로미터인 팁을 가지는 원뿔대 형상을 가진다.
본 발명의 다른 양호한 실시예에서, 마이크로 전자 어셈블리를 제조하는 제조 방법은 제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼 또는 DDR과 같은 마이크로 전자 소자를 제공하는 단계, 상기 마이크로 전자 소자의 제1 표면 위에 유전체 범프를 제공하는 단계 및 상기 유전체 범프 위에 희생층을 증착하는 단계를 포함한다. 유전체 범프는 실리콘, 실리콘 폴리이미드 혼성 중합체, 유연화된 에폭시, 폴리이미드, 열경화 폴리머, 플루오루폴리머 및 열가소성 폴리머로 이루어지는 재료로 만들어질 수 있다. 상기 방법은 유전체 범프의 상부 표면을 평탄화하기 위해 희생층 및 유전체 범프를 연삭하는 단계를 포함하며, 이에 의해 상기 평탄화된 상부 표면은 희생층을 통해 접근할 수 있다. 연삭 단계 후, 유전체 범프를 더 노출시키고 접촉부를 노출시키기 위해 희생층을 제거할 수 있다. 유전체 층은 마이크로 전자 소자의 제1 표면 및 유전체 범프 위에 증착될 수 있다. 유전체 층은 마이크로 전자 소자의 제1 표면에서 접근할 수 있는 접촉부를 노출하기 위해 선택적으로 제거될 수 있다. 도전성 트레이스는 접촉부와 전기적으로 접속되는 제1 단부 및 유전체 범프의 평탄화된 상부 표면을 겹치는 제2 단부를 가지도록 형성될 수 있다. 솔더 볼, 도전성 포스트 및 도전성 핀과 같은 도전성 소자는 도전성 트레이스의 제2 단부와 접촉하여 제공될 수 있다.
도전성 트레이스는 구리, 금, 니켈 및 합금, 이것들의 조합 및 조성물과 같은 도전성 재료로 만들어질 수 있다. 도전성 소자는 유전체 범프의 최상부에 증착된 도전성 포스트일 수 있으며, 이에 의해 각각의 도전성 포스트는 약 50-300 마이크로미터의 높이를 가진다. 도전성 소자는 바람직하게 구리, 구리 합금, 금 및 이것들의 조합과 같은 도전성 재료로 만들어질 수 있다.
본 발명의 다른 양호한 실시예에서, 마이크로 전자 어셈블리를 제조하는 제조 방법은 제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼를 제공하는 단계, 반도체 웨이퍼의 제1 표면 위에 컴플라이언트 범프를 형성하는 단계, 컴플라이언트 범프 위에 희생층을 증착하는 단계, 및 컴플라이언트 범프의 상부 표면을 평탄화하기 위해 희생층 및 컴플라이언트 범프를 연삭하는 단계를 포함하며, 이에 의해 컴플라이언트 범프의 평탄화된 상부 표면은 희생층을 통해 접근할 수 있다. 상기 방법은 연삭 단계 후, 컴플라이언트 범프 및 접촉부를 노출하도록 희생층을 제거하는 단계, 마이크로 전자 소자의 제1 표면 및 컴플라이언트 범프 위에 실리콘 층을 증착하는 단계, 및 반도체 웨이퍼의 제1 표면에서 접근할 수 있는 접촉부를 노출하도록 실리콘 층을 선택적으로 제거하는 단계를 포함한다. 도전성 트레이스는 접촉부와 전기적으로 접촉하는 제1 단부 및 컴플라이언트 범프의 평탄화된 상부 표면 위에 겹쳐 있는 제2 단부를 가진다. 도전성 소자는 바람직하게 도전성 트레이스의 제2 단부와 접촉하여 제공된다. 마이크로 소자는 복수의 개별의 칩 패키지를 제공하도록 다이싱될 수 있다.
도전성 소자는 도전성 포스트일 수 있다. 도전성 소자 또는 도전송 포스트는 도전성 소자/도전성 포스트가 컴플라이언트 범프 위에 겹치도록 도전성 트레이스의 제2 단부의 최상부에 도금될 수 있다.
마이크로 전자 어셈블리는 제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼 및 상기 반도체 웨이퍼의 제1 표면 위에 겹쳐 있는 컴플라이언트 범프를 포함하며, 이에 의해 각각의 컴플라이언트 범프는 플랫 표면과 같은 플래너 상부 표면을 가진다. 어셈블리는 바람직하게 반도체 웨이퍼이 제1 표면 및 컴플라이언트 범프 위에 겹치는 실리콘 층을 포함하며, 이에 의해 컴플라이언트 범프의 플래너 상부 표면 및 접촉부는 실리콘 층을 통해 접근할 수 있다. 어셈블리는 바람직하게 접촉부에 전기적으로 접속된 제1 단부 및 컴플라이언트 범프의 평탄화된 상부 표면을 위에 겹치는 제2 단부, 및 도전성 트레이스의 제2 단부와 접촉하는 도전성 소자를 포함한다. 도전성 소자는 솔더 볼, 도전성 포스트 또는 도전성 핀일 수 있다. 반도체 웨이퍼는 하나 이상의 메모리 칩을 포함할 수 있다. 웨이퍼는 또한 DDR3 또는 DDR4 칩과 같은 하나 이상의 더블-데이터-레이트(DDR) 칩을 포함할 수 있다.
양호한 실시예에서, 컴플라이언트 범프 또는 컴플라이언트 층은 바람직하게 낮은 탄성 계수를 가지는 재료로 이루어질 수 있다. 컴플라이언트 층은 실리콘, 유연화된 에폭시, 폴리이미드, 열경화 폴리머, 플루오르폴리머 및 열가소성 폴리머로 만들어질 수 있다.
마이크로 전자 어셈블리는 바람직하게 도전성 소자(예를 들어, 도전성 포스트)와 전기적으로 상호접속하기 위한 연장된 전기적 도전성 소자 및 마이크로 전자 소자의 접촉부를 포함한다. 연장된 전기적 도전성 소자는 구리, 금, 니켈 및 합금, 이것들의 조합 및 조성물과 같은 재료를 포함할 수 있다. 양호한 실시예에서, 상기 연장된 전기적 도전성 소자는 본드 리본 또는 도전성 트레이스일 수 있다. 상기 연장된 전기적 도전성 소자는 바람직하게 컴플라이언트 범프 또는 유전체 범프 위에 연장할 수 있다.
일실시예에서, 도전성 포스트 중 적어도 하나는 컴플라이언트 범프 중 적어도 하나의 최상부에 증착될 수 있다. 다른 양호한 실시예에서, 각각의 도전성 포스트는 컴플라이언트 범프 중 하나의 최상부에 증착될 수 있다. 또 다른 양호한 실시예에서, 둘 이상의 도전성 포스트는 단일의 컴플라이언트 범프의 최상부에 증착될 수 있다. 각각의 도전성 포스트는 바람직하게 컴플라이언트 범프 또는 컴플라이언트 층에 인접하는 베이스 및 컴플라이언트 범프 또는 컴플라이언트 층으로부터 떨어져 있는 팁을 가진다. 도전성 포스트는 바람직하게 솔더 마스크의 두께보다 높은 높이를 가지고 있어서 포스트는 마이크로 전자 어셈블리 위의 가장 높은/가장 키 큰 구조체이다. 결과적으로, 마이크로 전자 어셈블리의 테스트 동안, 도전성 포스트의 팁은 테스트 보드 상의 도전성 패드를 연장하는 제1 소자이다. 양호한 일실시예에서, 도전성 포스트는 바람직하게 약 50-300 마이크로미터의 높이를 가진다. 양호한 일실시예에서, 도전성 포스트의 적어도 하나는 직경이 약 100-600 마이크로미터인 베이스 및 직경이 약 40-200 마이크로미터인 팁을 가지는 원뿔대 형상을 가진다. 도전성 포스트는 구리, 구리 합금, 금 및 이것들의 조합과 같은 전기적 도전성 재료로 만들어질 수 있다.
컴플라이언트 범프는 바람직하게 마이크로 전자 소자의 제1 표면으로부터 떨어져 있는 상부 표면 및 컴플라이언트 범프의 상부 표면과 마이크로 전자 소자의 제1 표면 사이를 연장하는 경사면을 가진다. 도전성 트페이스는 바람직하게 컴플라이언트 범프의 경사면 위를 연장한다.
본 발명의 이러한 실시예 및 다른 실시예를 이하에 더 상세히 설명한다.
도 1 내지 도 8b는 본 발명의 양호한 일실시예에 따른 마이크로 전자 어셈블리의 제조 방법을 나타내는 도면이다.
도 9 내지 도 11은 본 발명의 양호한 다른 실시예에 따른 마이크로 전자 어셈블리의 제조 방법을 나타내는 도면이다.
도 12 내지 도 13b는 본 발명의 양호한 추가의 실시예에 따른 마이크로 전자 어셈블리의 제조 방법을 나타내는 도면이다.
도 14a 내지 도 14j는 본 발명의 양호한 일실시예에 따른 마이크로 전자 어셈블리의 제조 방법을 나타내는 도면이다.
도 15는 테스트 보드에 접촉되어 있는 도 14j의 마이크로 전자 어셈블리를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 양호한 실시예에 따라, 웨이퍼(20)는 상부 표면에서 액세스 가능한 접촉부(도시되지 않음)를 갖는 상부 표면(22)을 포함한다. 웨이퍼(20)는 또한 상부 표면(22)에 대향하는 하부 표면(24)을 포함한다. 일실시예에서, 웨이퍼는 복수의 반도체 칩을 갖는 반도체 웨이퍼이다. 다른 실시예에서, 웨이퍼는 DRAM 또는 DDR 칩과 같은 복수의 메모리 칩을 갖는다. 매우 양호한 실시예에서, 웨이퍼는 하나 이상의 DDR3 또는 DDR4 칩을 갖는다.
도 2를 참조하면, 개구(28)를 갖는 실리콘 또는 스크린(26)은 웨이퍼(20)의 상부 표면(22)과 평행하게 놓여 있다. 실리콘과 같은 보존 가능한 재료(30)는 스텐실(stencil) 내의 개구(28)를 통해 웨이퍼(20)의 상부 표면(22)으로 스크린 인쇄된다. 스크린 인쇄 재료(30)는 웨이퍼(20)의 제1 표면(22) 위에 놓여 있는 보존 가능한 재료로 이루어진 복수의 범프(32)를 양호하게 형성한다. 복수의 보존 가능한 범프(32)는 웨이퍼(20)의 제1 표면(22)에서 접근 가능한 접촉부(도시되지 않음)를 바람직하게 덮지 않는다. 범프가 웨이퍼에 본이 떠진 후, 범프(32)는 컴플라이언트 범프를 제공하도록 경화된다.
일실시예에서, 웨이퍼는 메모리 칩과 같은 단일의 마이크로 전자 칩에 의해 대체될 수 있다. 유전체 패시베이션 층(도시되지 않음)은 웨이퍼(20)의 상부 표면(22) 위에 증착될 수 있거나 고정될 수 있다. 패시베이션 층은 반도체 칩의 접촉-베어링 표면(contact-bearing surface) 위에서 흔히 발견되는 SiO2 패시베이션 층일 수 있다. 다른 실시예에서, 별도의 유전체 패시베이션 층은 에폭시 수지, 폴리이미드 수지, 포토이미지어블 유전체 등과 같이 사용될 수 있다. 별도의 패시베이션 층이 사용될 때, 패시베이션 층은 상부 표면 위에 회전시켜 평면적인 시트형 형상을 구축할 수 있거나, 유전체 시트는 당업계에서 흔히 알려져서 사용되는 전자 급 접착제(electronic grade adhesive) 중 임의의 것을 사용하여 상부 표면에 적층될 수 있다. 패시베이션 층은 바람직하게 웨이퍼(20)의 상부 표면(22)을 덮고 연장된 트레이스 또는 본드 리본과 같은 도전성 소자가 (예를 들어 도금에 의해) 고정될 수 있도록 노출된 접촉부(도시되지 않음)를 남긴다
일실시예에서, 컴플라이언트 범프는 패시베이션 층의 노출된 표면(도시되지 않음) 위에 바람직하게 증착되거나 적층된다. 컴플라이언트 범프는 공동으로 양도된 미국특허 6,211,572; 6,284,563; 6,465,878; 6,487,101; 6,847,107; 및 공동 계류 중인 미국출원 09/020,647 및 10/873,883에 개시된 바와 같이 형성되거나 형상을 가지며, 상기 문헌들의 내용은 본 명세서에 원용된다. [TESSERA 078 line of cases] 컴플라이언트 범프는, 경화될 때 패시베이션 층에 부착되는 경화 가능 액체(curable liquid)를 사용하여 패시베이션 층에 본을 뜰 수 있거나, 스크린 인쇄 되거나 트랜스퍼 몰딩될 수 있다. 대안적으로, 컴플라이언트 범프는, 전자 제품 접착제를 사용하여, 경화된 컴플라이언트 패드의 형태로 패시베이션 층의 노출된 표면에 부착될 수 있다. 컴플라이언트 범프는 낮은 계수의 탄성 재료와 같이, 폭넓은 재료로부터 생성될 수 있다. 컴플라이언트 범프는 또한 실리콘, 유연화된 에폭시(flexibilized epoxy), 폴리이미드와 같은 중합체 및 그외 재료로 제조될 수 있고 그리고 그외 열경화성 폴리머(thermosetting polymer), 플루오르폴리머(fluoropolymer) 및 열가소성 폴리머(thermoplastic polymer)로 제조될 수도 있다.
도금 씨드 층(plating seed layer)(도시되지 않음)은 스퍼터링법을 사용함으로써, 전술한 어셈블리의 정상부에 증착될 수 있다. 통상적인 도금 씨드 층 재료는 (무전해 도금을 위한) 팔라듐, 티타늄, 텅스텐 니켈 및 크롬을 포함한다. 그렇지만, 다른 양호한 실시예에서는, 주로 구리로 만들어진 씨드 층이 사용될 수 있다.
도전성 트레이스들은 첫 번째 근처에 있는 접촉부들을 바람직하게 전기적으로 상호접속하고 컴플라이언트 범프 중 하나 위에 겹쳐 있는 제2 단부로 연장한다. 도전성 트레이스들은 접촉부들에 바로 도금될 수도 있다. 바람직한 도전성 트레이스 재료로는 구리, 금, 니켈, 및 이것들의 합금, 조합 및 조성물을 들 수 있다.
도전성 트레이스들의 제2 단부가 노출되도록 어셈블리의 상부 위에 솔더 마스크층이 증착되거나 적층될 수 있다. 마스크층은 유전체 재료일 수 있다. 솔더 마스크는 스크린되고, 노출되고, 현상된 또는 적층된 시트, 광-저항 재료를 포함할 수 있거나, 어셈블리 위에 증착되거나 적층되는 파랄린 에폭시 수지(paralyne epoxy resin), 폴리이미드 수지, 플루오르폴리머 등을 포함할 수 있다.
도 3을 참조하면, 희생 보호 코팅부(34)가 컴플라이언트 범프(32)의 최상부에 바람직하게 제공된다. 희생 보호 코팅부(34)는 컴플라이언트 범프, 웨이퍼(20)의 제1 표면(22), 뿐만 아니라 웨이퍼의 제1 표면에 접근할 수 있는 접촉부(도시되지 않음)를 덮는다. 상세히 후술되는 바와 같이, 희생 보호 층(34)은 컴플라이언트 범프(32)를 위한 지지 매트릭스를 제공하며 추가의 프로세싱 단계들 동안 웨이퍼(20)의 제1 표면(22)을 보호한다.
도 4를 참조하면, 희생 보호층(34) 및 컴플라이언트 범프(32)는 바람직하게 평면화되어 범프의 최상부 위에 플랫 플래너 표면(flat planar surface)을 형성한다. 일실시예에서, 컴플라이언트 범프는 희생 보호층 및 컴플라이언트 범프의 부분들을 이동시키기 위해 연삭되거나 샌딩된다. 도 4에 도시된 바와 같이, 희생 보호층(34)의 일부는 제거되어 컴플라이언트 범프(34)의 일부(즉, 평면 상부 표면)를 노출시킨다. 컴플라이언트 범프는 그 최상부에 실질적으로 플랫 플래너 표면이 형성되도록 연삭되거나 샌딩된다. 플래너 표면(36)은 희생 보호층(34)을 통해 접근 가능하거나 및/또는 노출된다. 희생 보호층(34)은 컴플라이언트 범프(32)가 연삭 프로세스 동안 이동되는 것을 방지하기 위해 지지 매트릭스를 제공한다. 또한, 희생 보호층(34)은 웨이퍼(20)의 제1 표면(22)에서 접근할 수 있는 하나 이상의 접촉부(38)를 보호한다. 그러므로 희생 보호층(34)은 웨이퍼의 제1 표면을 보호하고 그라운드 컴플라이언트 범프(32)로부터의 잔류물에 의해 야기될 수 있는 제1 표면 의 오염을 방지한다.
도 5를 참조하면, 컴플라이언트 범프를 연삭한 후, 웨이퍼(20)의 제1 표면(22), 제1 표면(22)에서 접근할 수 있는 하나 이상의 접촉부(38) 및 컴플라이언트 범프(32)의 양측면이 노출되도록 희생 보호층이 제거된다.
도 6을 참조하면, 흔히 광범성 층(rampant layer)이라 칭하는 포토이미지어블 층(40)이 웨이퍼의 제1 표면(22), 그라운드 컴플라이언트 범프(32) 및 하나 이상의 접촉부(도시되지 않음)의 최상부에 증착된다. 양호한 실시예에서, 포토이미지어블 층(40)은 웨이퍼 및 컴플라이언트 범프의 최상부에 스핀 코팅된다. 일실시예에서, 층(40)은 식별자(identifier) 다운 코닝 WL-5150 또는 WL-6910 하에서 흔히 판매된 실리콘과 같은 포토이미지어블 실리콘 층이다. 포토이미지어블 층(40)은 그라운드 컴플라이언트 범프(32) 상에서 발견되는 어떠한 날카로운 가장자리라도 바람직하게 평활화한다. 가장자리 위로 연장하는 어떠한 도전성 소자라도 열 사이클링 동안 과도한 응력에 의해 손상되지 않도록 응력 집중을 피하기 위해 날카로운 가장자리를 제거하는 것이 바람직하다.
도 7을 참조하면, 웨이퍼(20)의 상부 표면에서 접근 가능한 하나 이상의 접촉부(40)(도시되지 않음)를 노출하도록 포토이미지어블 층(40)의 일부가 선택적으로 제거된다.
도 8a를 참조하면, 도전성 트레이스(42)들이 컴플라이언트 범프(32) 및 웨이퍼(20)의 제1 표면의 최상부에 형성된다. 도전성 트레이스(42)는 웨이퍼의 제1 표면 상에서 발견되는 하나 이상의 접촉부(도시되지 않음)와 전기적으로 상호접속되는 제1 단부들 및 컴플라이언트 범프(32)의 최상부에 제공된 플래너 평면(36) 위에 겹쳐 있는 제2 단부들을 바람직하게 갖는다. 도전성 트레이스들은 금속을 증착하는 것과 같은 방법에 의해 형성될 수 있고, 그런 다음 이 금속을 제거하여 연장된 도전성 소자들을 형성한다. 도전성 트레이스들(42)이 형성된 후, 도전성 트레이스(42), 컴플라이언트 범프(32) 및 웨이퍼(20)의 제1 표면(22)의 최상부에 솔더 마스크층(44)이 증착될 수 있다. 솔더 마스크층(44)의 일부를 제거하여, 컴플라이언트 범프(32)의 플래너 평면(36)의 상부에 겹쳐 있는 도전성 트레이스(42)의 제2 단부들을 노출시킨다. 인쇄회로기판과 같은 외부 소자와의 전기적 상호접속을 형성하기 위해, 솔더 볼과 같은 도전성 소자(46)가 솔더 마스크층(44) 내의 개구에 증착될 수 있다. 솔더 볼과 같은 도전성 소자(46)는 도전성 트레이스(42)의 제2 단부들과 바람직하게 전기적으로 상호접속된다. 도전성 소자(46)는 리플로우되어, 컴플라이언트 범프(36)의 최상부에 안착되는 도전성 범프를 형성할 수 있다. 도전성 소자(36)는 바람직하게 도전성 트레이스(42)를 통해 웨이퍼(20) 위의 하나 이상의 접촉부와 접속된다.
도 8a를 참조하면, 도전성 소자(46)는 각각의 도전성 트레이스의 제2 단부들의 최상부에 형성된다. 도전성 소자(46)는 반도체 웨이퍼 또는 칩의 상부 전면 위에 돌출하도록 도금되거나 증착될 수 있다. 양호한 일실시예에서, 각각의 도전성 소자는 도전성 트레이스의 제2 단부에 바람직하게 접속된다.
일실시예에서, 도전성 소자(46)는 마이크로 전자 어셈블리가 인쇄회로기판과 같은 외부 기판과 영구적으로 접속되도록 사용될 수 있다. 도전성 소자는 솔더와 같은 가융 재료(fusible material)를 포함할 수 있다. 도전성 재료(46)는 마이크로 전자 어셈블리와 회로화된 기판을 영구적으로 접속하기 위해 리플로우될 수 있다.
도 9를 참조하면, 본 발명의 다른 실시예에 따라, 도 1 내지 도 7과 관련해서 전술한 하나 이상의 단계를 사용하여 마이크로 전자 어셈블리가 형성된다. 마이크로 전자 어셈블리는 평면화된 상부 표면을 갖는 그라운드 컴플라이언트 범프(132)의 최상부에 증착된 포토이미지어블 층(140)을 포함한다.
도 10을 참조하면, 컴플라이언트 범프(132)의 최상부의 플래너 표면이 노출하도록 포토이미지어블 층(140)의 일부가 선택적으로 제거된다. 포토이미지어블 층(140)을 제거하면 웨이퍼(20)의 제1 표면에서 접근할 수 있는 하나 이상의 접촉부(138)도 노출된다. 포토이미지어블 층(140)은 각각의 범프의 상부 위의 컴플라이언트 범프(132)의 영역 내에서 현상된다.
도 11을 참조하면, 도전성 트레이스(142)는 포토이미지어블 층(140)의 최상부에 바람직하게 형성된다. 도전성 트레이스(142)는 컴플라이언트 범프(132)의 상부 플래너 표면(136)으로부터 웨이퍼(20)의 제1 표면(22)에서 접근할 수 있는 하나 이상의 접촉부(도시되지 않음)로 바람직하게 연장한다. 도전성 트레이스(142)는 웨이퍼의 최상부에 도전성 금속의 층을 형성함으로써 그리고 도전성 트레이스를 형성하도록 금속을 선택적으로 제거함으로써 형성될 수 있다. 솔더 레지스트 재료(144)의 층이 도전성 트레이스(142)의 최상부에 바람직하게 증착된다. 솔더 레지스트 층(144)은, 컴플라이언트 범프(132)의 플래너 평면의 최상부의 도전성 트레 이스의 제2 단부가 노출되도록, 선택적으로 제거될 수 있다. 솔더 볼, 도전성 포스트 또는 도전성 핀과 같은 도전성 소자(146)는 도전성 트레이스(142)의 노출된 제2 단부의 최상부에 증착될 수 있다.
도 12는 도 10에 도시된 어셈블리와 유사한 마이크로 전자 어셈블리를 도시한다. 마이크로 전자 어셈블리는 제1 표면을 갖는 반도체 웨이퍼(220) 및 제1 표면에서 접근할 수 있는 하나 이상의 접촉부(238)를 포함한다. 마이크로 전자 어셈블리는 또한 플래너 표면(236)을 갖는 컴플라이언트 범프(232)를 포함한다.
도 13a를 참조하면, 도전성 트레이스(242)는 플래너 표면을 갖는 컴플라이언트 범프(232)의 최상부에 형성된다. 도전성 트레이스는 웨이퍼(220)의 제1 표면에서 접근할 수 있는 하나 이상의 접촉부와 전기적으로 상호접속할 수 있는 제1 단부 및 컴플라이언트 범프(232)의 플래너 표면(236) 위에 겹쳐 있는 제2 단부를 가진다. 솔더 마스크 층(244)은 도전성 트레이스(242)의 최상부에 증착될 수 있다. 솔더 마스크 층(244)은 선택적으로 제거되어, 컴플라이언트 범프(232)의 플래너 표면의 최상부에 도전성 트레이스(242)의 제2 단부를 노출시킨다. 연장된 도전성 포스트(236) 또는 핀들이 컴플라이언트 범프(232)의 플래너 표면의 최상부에 제공될 수 있다. 양호한 일실시예에서, 도전성 포스트(246)는 컴플라이언트 범프(232)의 최상부에 도금된다. 양호한 다른 실시예에서, 도전성 포스트(246)는 몰드를 이용하여 컴플라이언트 범프의 최상부에 증착된다. 또 다른 양호한 실시예에서, 도전성 포스트(246)는 마이크로 전자 어셈블리로부터 떨어져서 사전 형성되고 그런 다음 컴플라이언트 범프(232)의 최상부의 플래너 표면에 부착된다. 도전성 포스트(246)는 도전성 트레이스(244)를 통해 웨이퍼 상의 하나 이상의 접촉부와 전기적으로 양호하게 상호접속된다. 양호한 일실시예에서, 도전성 포스트(246)는 실질적으로 편평한 팁을 갖는다. 도전성 포스트(246)의 실질적으로 편평한 팁(250)은 공통면 내에 놓일 수 있다.
포스트의 치수는 상당한 범위에 걸쳐 변할 수 있다. 양호한 실시예에서, 포스트는 약 50-300 마이크로미터의 컴플라이언트 층의 상부 표면 이상의 높이를 가진다. 각각의 포스트(246)는 컴플라이언트 범프에 인접하는 베이스 및 컴플라이언트 층으로부터 떨어져 있는 팁(250)을 가진다. 도전성 포스트(246)는 임의의 전기적 도전성 재료로 형성될 수 있지만, 구리, 구리 합금, 금 및 이것들의 조합과 같은 금속 재료로 형성되는 것이 바람직하다. 예를 들어, 도전성 포스트(246)는 포스트의 표면에 제공된 금의 층과 구리로 형성될 수 있다.
도 14a를 참조하면, 양호한 일실시예에서, DRAM 웨이퍼와 같은 반도체 웨이퍼(320)는 상부 표면(322 및 이로부터 떨어져 있는 하부 표면(324)을 가진다. 웨이퍼(320)는 상부 표면에서 접근할 수 있는 접촉부(338)를 포함한다. 컴플라이언트 범프(332)는 웨이퍼(20)의 상부 표면(322)의 최상부에 바람직하게 제공된다. 일실시예에서, 컴플라이언트 범프(332)는 웨이퍼(320)의 최상부에 경화 가능한 재료로 본이 떠지거나 스크린 인쇄 물질로 형성된다. 경화 가능한 재료의 대부분은 바람직하게 경화되고 그런 다음 실질적으로 평평한 상부 플래너 표면(336)을 가지는 컴플라이언트 범프(332)를 제공하도록 폴리시되거나 그라운드된다.
도 14b를 참조하면, 시드 층(340)은 웨이퍼(320)의 최상부, 하나 이상의 접 촉부(338) 및 컴플라이언트 범프(332) 위에 바람직하게 증착된다. 바람직한 일실시예에서, 시드 층은 웨이퍼의 상부 표면 위에서 스퍼터링된다. 시드 층(340)은 티타늄과 같은 도전성 금속을 포함할 수 있다.
도 14c를 참조하면, 포토 레지스트 층(345)이 시드 층(340)의 최상부에 증착된다. 바람직한 일실시예에서, 포토 레지스트 층(345)은 전기영동(electrophoretic) 포토레지스트 층이다. 포토레지스트 층은 그런 다음 노출되고 포토레지스트 층(345)의 일부는 선택적으로 제거되어 하나 이상의 개구(352)를 제공한다.
도 14d를 참조하면, 도전성 리드 또는 트레이스(342)는 포토레지스트 층(345) 내의 개구들의 최상부에 바람직하게 도금된다. 도 14d에 도시된 바와 같이, 도전성 트레이스(342)는 웨이퍼 상의 접촉부(338)와 접촉하고 있는 제1 단부(354) 및 컴플라이언트 패드(332)의 플래너 표면 위에 겹쳐 있는 제2 단부(356)를 갖는다.
도 14e를 참조하면, 포토레지스트 층(345)은 그런 다음 벗겨지거나 제거된다. 도 14f에 도시된 바와 같이, 제2 포토레지스트 층(358)은 도전성 트레이스(342), 접촉부(338) 및 컴플라이언트 범프(332) 위에 증착된다. 제2 포토레지스트 층(358)은 전자영동(electrophoretic) 포토레지스트 층을 포함할 수 있다. 제2 레지스트 층(358)은 도전성 트레이스(342)의 제2 단부(356)와 정렬된 개구(360)를 생성하기 위해 노출된다.
도 14g를 참조하면, 도전성 핀(350)은 제2 포토 레지스트 층(358) 내의 개구 부의 핀들을 전기도금함으로써 컴플라이언트 범프의 최상부에 바람직하게 형성된다. 일실시예에서, 도전성 핀들은 구리로 만들어진다.
도전성 포스트(350)는 도전성 트레이스(342)를 통해 웨이퍼 상의 접촉부(338)과 바람직하게 전기적으로 상호접속된다.
도 14h를 참조하면, 도전성 포스트(350)가 도금된 후, 제2 포토레지스트 층이 제거되어 도전성 트레이스(342)가 노출된다. 도 14h 및 도 14i를 참조하면, 시드 층(340)이 웨이퍼(320)의 상부 표면(322)으로부터 제거된다.
도 14j를 참조하면, 유전체 오버코트 층(362) 도는 솔더 마스크층이 웨이퍼(320)의 상부 표면 위에 증착된다. 유전체 오버코트 층(362)은 도전성 트레이스 및 컴플라이언트 범프(332)의 일부를 덮는다. 유전체 오버코트 층(362)은 그 내부에 형성된 개구(364)를 가지며, 이 개구를 통해 도전성 포스트들이 관통한다.
도 15를 참조하면, 도 14j의 웨이퍼 레벨 어셈블리는 프로브 핀(372)과 같은 도전성 소자를 가지는 테스트 보드(370)를 제공함으로써 테스트될 수 있다. 프로브 핀(372)은 마이크로 전자 어셈블리를 버닝-인(burining-in) 및/또는 테스트하기 위해 마이크로 전자 어셈블리 상의 도전성 포스트(350)에 접촉하고 있다. 프로브 핀(372)과 도전성 포스트(350) 사이의 어떠한 비-평면성도 컴플라이언트 범프(332)의 컴플라이언스에 의해 보상된다.
종래의 다이-레벨 번-인(BI) 기술은 개별의 다이 번-인 및 테스트를 위한 일시적 다이 캐리어를 사용한다. 개별의 다이를 이러한 일시적 캐리어에 탑재해야 하므로 대량 생산 기술에 있어서 번-인의 비용을 크게 증가시킨다. 종래의 웨이퍼 -레벨 번-인(wafer-level burn-in; WLBI) 기술은 통상적으로 희생 금속층 방법 및 직접 접촉 방법을 포함한다. 희생 금속층 방법은 일시적 재분배 금속층의 증착을 필요로 하며, 이 층은 테스트 후 제거되므로 제조 공정을 복잡하게 한다. 다른 문제는, 패키지화 이전에 번-인이 수행되고, 노출된 다이(bare die)는 패키지화된 제품에 비교되는 환경에 훨씬 더 민감하므로, 취급 및 환경적 문제로 인해 수율이 감소된다는 점이다. 직접 접촉 웨이퍼-레벨 번-인 방법에 의하면, 많은 디바이스들을 병렬로 테스트할 수 있다. 번-인 시스템과는 독립적으로 모든 핀과 경계를 이루는 완전한 웨이퍼 접촉자(contactor)가 마이크로-스프링 또는 포고 핀(pogo pin)에 의해 실행된다. 그렇지만, 매우 높은 핀 카운트 및 작은 피치를 갖는 완전한 접촉 프로브 카드는 매우 비싸다.
본 발명은 패키지의 컴플라이언시(compliancy)를 포함한다. 컴플라이언트 범프는 웨이퍼 레벨 프로빙 동안 변형에 의한 입력/출력의 비-평면성을 보상할 것이기 때문에, 각각의 개별 입력/출력 하에 제공된 컴플라이언트 범프는 인터포저(interposer) 없이 웨이퍼 레벨 테스팅을 수행할 수 있다. 또한, 바람직한 실시예에서, 탐침력(probing force)을 덜 필요로 하고 접촉 저항이 덜 필요로 하도록, 구리 핀 또는 도전성 포스트는 BGA 볼을 대체한다. 또한, 본 발명에 의하면, 전술한 각각의 문제를 겪지 않으면서 웨이퍼-레벨 번-인[WLBI] 및 테스팅이 가능하다.
포스트의 치수는 상당한 범위에 걸쳐 변할 수 있다. 양호한 일실시예에서, 포스트는 약 50-300 마이크로미터의 컴플라이언트 층의 상부 표면 이상의 높이를 가진다. 각각의 포스트(246)는 컴플라이언트 범프에 인접하는 베이스 및 컴플라이 언트 층으로부터 떨어져 있는 팁(250)을 가진다. 도전성 포스트(246)는 임의의 전기적 도전성 재료로 형성될 수 있지만, 구리, 구리 합금, 금 및 이것들의 조합과 같은 금속 재료로 형성되는 것이 바람직하다. 예를 들어, 도전성 포스트(246)는 포스트의 표면에 제공된 금의 층과 구리로 형성될 수 있다.
양호한 일실시예에서, 도금과 같은 종래의 공정은 도전성 트레이스를 형성할 수 있고 도전성 포스트는 공통으로 양도된 미국특허 No. 6,177,636에 개시된 방법들을 이용하여 형성될 수 있으며, 상기 문헌의 내용은 본 명세서에 원용된다. 또 다른 양호한 실시예에서, 도전성 포스트는 개별의 소자로서 제조될 수 있고 도전성 포스트를 도전성 트레이스의 제2 단부들에 접속하는 임의의 적절한 방식으로 마이크로 전자 어셈블리로 조립될 수 있다. 또한, 양호한 실시예에서, 어셈블리는 시드 층을 증착하고, 마이크로 전자 소자의 접촉부와 접속된 제1 단부 및 컴플라이언트 층의 최상부에 배치된 제2 단부를 갖는 도전성 트레이스를 도금하고, 컴플라이언트 층의 최상부에서 도전성 트레이스와 접촉하는 도전성 포스트를 도금하고, 그리고 상기 시드 층을 제거함으로써 형성될 수 있다. 어셈블리는 또한 도전성 포스트를 무전해로 도금함으로써 형성될 수 있다. 도전성 포스트는 구리 또는 니켈을 사용하여 포스트들을 무전해 도금함으로써 형성될 수 있다. 다른 실시예에서, 도전성 핀 또는 볼과 같은 도전성 소자는 여기서 설명한 방법들 중 임의의 방법을 사용하여 도전성 트레이스의 제2 단부 위에 제공될 수 있다.
마이크로 전자 어셈블리를 테스트하기 위해, 도전성 포스트(246)의 팁(250)은 회로화된 기판 도전성 패드와 병렬로 배치된다. 팁(250)은 도전성 패드를 누를 수 있다. 컴플라이언트 범프(232)는 도전성 포스트의 팁들로 하여금 웨이퍼(220) 상의 접촉부와 관련해서 이동할 수 있도록 하여 포스트와 도전성 패드 간의 비-평면성뿐만 아니라 열 불일치(thermal mismatch)까지도 수용한다. 마이크로 전자 어셈블리의 테스트가 성공적이면, 어셈블리는 솔더 또는 다른 가융 재료 또는 도전성 재료를 사용하여 인쇄회로기판과 같은 기판에 영구적으로 부착될 수 있다.
본 발명의 양호한 일실시예에서, 도전성 포스트는 일반적으로 형상이 원추대(frustoconical)일 수 있으며, 이에 의해 각각의 포스트의 베이스 및 팁은 실질적으로 원형이다. 이러한 특별한 양호한 실시예에서, 포스트의 베이스는 통상적으로 직경이 약 100-600 마이크로미터인 반면, 팁은 통상적으로 직경이 약 40-200 마이크로미터이다. 도전성 포스트의 외부 표면은 금, 금/니켈, 금/오스뮴 또는 금/팔라듐과 같은 높은 도전성 층으로 선택적으로 도금될 수 있거나, 또는 대안적으로 포스트가 기판에 솔더로 붙거나 또는 소켓으로 끼워질 때 양호한 접속이 이루어지는 것을 보장하도록 내마모성의 도전성 코팅으로 도금될 수 있다.
본 발명의 양호한 실시예에서, 포스트는, 팁이 접촉 패드와 결합할 때 각각의 포스트의 팁이 대향하는 접촉 패드를 가로질러 쓸어내는 각운동(tilting motion)을 촉진하는 형상을 가질 수 있다. 이 각운동은 신뢰성 있는 전기 접촉을 촉진한다. 2004년 11월 10일에 출원되고, 공동 계류 중이고, 공동으로 양도되고, 발명의 명칭이 "MICRO PIN GRID ARRAY WITH WIPING ACTION"인 미국특허출원 No.10/985,126에 상세히 개시된 바와 같이, 포스트는 이러한 쓸어내기 동작(wiping action)을 촉진하고 그렇지 않으면 포스트 및 접촉부의 연결을 촉진하는 특징부들 을 구비할 수 있으며, 상기 문헌의 내용은 본 명세서에 원용된다. 쓸어내기 및/또는 양호한 전기 접촉을 촉진하는 다른 형상 및 디자인을 가진 도전성 포스트에 대해서는, 2004년 11월 10일에 출원되고, 공동 계류 중이고, 공동으로 양도되고, 발명의 명칭이 "MICRO PIN GRID ARRAY WITH PIN MOTION ISOLATION"인 미국특허출원 No.10/985,119, 및 2004년 12월 16일에 출원되고, 공동으로 양도되고, 발명의 명칭이 "MICROELECTRONIC PACKAGES AND METHODS THEREFOR"인 미국특허출원 No.11/014,439에 상세히 개시되어 있으며, 상기 문헌들의 내용은 본 명세서에 원용된다.
본 발명의 양호한 일실시예에서, 미국특허 4,804,132 및 5,083,697에 개시된 바와 같은 입자 코팅은 마이크로 전자 소자들 사이의 전기적 상호접속을 향상시키기 위해 그리고 마이크로 전자 패키지의 테스트를 촉진하기 위해 마이크로 전자 패키지의 하나 이상의 전기적 도전성 부분에 제공될 수 있으며, 상기 문헌들의 내용은 본 명세서에 원용된다. 입자 코팅은 도전성 단자 또는 도전성 포스트의 팁 단부와 같은 도전성 부분에 바람직하게 제공된다. 특별하게 양호한 일실시예에서, 입자 코팅은 표준 포토레지스트 기술을 사용하여 마이크로 전자 소자의 도전성 부분들에 선택적으로 전기도금된 금속화된 다이어몬드 액정 코팅이다. 동작 시, 다이아몬드 코팅을 가진 도전성 부분은 접촉 패드의 외부 표면에 제공된 산화층을 관통하기 위해, 대향하는 접촉 패드 위를 누르게 될 수 있다. 다이어몬드 액정 코팅은 종래의 쓸어내기 동작 외에, 산화층을 통해 신뢰성 있는 전기 상호접속의 형성을 촉진한다.
포스트는 또한 2004년 10월 6일에 출원되고, 공동 계류 중이고, 공동으로 양되고, 발명의 명칭이 "Formation of Circuitry With Modification of Feature Height"인 미국특허출원 No. 10/959,465에 개시된 바와 같은 공정에 의해 제조될 수 있으며, 상기 문헌의 내용은 본 명세서에 원용된다.
본 발명이 임의의 특별한 동작 이론에 의해 제한되지는 않지만, 본 명세서에 개시된 바와 같이 컴플라이언트 재료의 최상부의 도전성 소자를 제공하는 것은 열 불일치를 수용하고 적절한 전기적 상호접속의 형성을 보장하는 컴플라이언트 웨이퍼-레벨 또는 칩 패키지를 제공하는 것으로 여겨진다. 또한, 도전성 핀 또는 포스트의 사용에 의해, 테스트 소켓을 사용할 필요 없이 도전성 포스트의 팁이 테스트 보드 상의 접촉부에 대해 직접 접촉함으로써, 마이크로 전자 어셈블리 및/또는 웨이퍼가 테스트될 수 있게 한다.
본 발명은 마이크로 전자 어셈블리를 제조하는 특별한 시퀀스에 대해 개시하고 여기에 개시된 웨이퍼를 제공하지만, 시퀀스의 순서는 변경될 수 있고 본 발명의 범주 내에 해당된다.
양호한 일실시예에서, 본 명세서에 개시된 구조체는, 컴플라이언트 층 및 도전성 소자를 가지는 테스트 보드, 및 컴플라이언트 층으로부터 돌출하는 솔더 볼, 도전성 포스트 또는 도전성 핀을 제조하는데 사용될 수 있다. 노출된 웨이퍼 또는 다이의 접촉부들은 웨이퍼 또는 다이를 테스트하기 위한 도전성 포스트의 팁에 접촉될 수 있다.
본 발명을 특정한 실시예들을 참조하여 개시하였으나, 이러한 실시예들은 단 지 본 발명의 원리 및 응용에 대한 예시에 지나지 않음은 물론이다. 그러므로 예시적 실시예에 대해 다양한 변형이 이루어질 수 있고, 첨부된 청구의 범위에 의해 정의된 바와 같은 본 발명의 정신 및 범주를 벗어남이 없이 다른 배치가 고안될 수 있음은 물론이다.

Claims (43)

  1. 마이크로 전자 어셈블리 제조 방법에 있어서,
    제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 마이크로 전자 소자를 제공하는 단계;
    상기 마이크로 전자 소자의 제1 표면 위에 컴플라이언트 유전체 범프를 제공하는 단계;
    상기 컴플라이언트 유전체 범프 및 상기 마이크로 전자 소자의 제1 표면 위에, 상기 컴플라이언트 유전체 범프를 덮는 희생층을 증착하는 단계;
    상기 컴플라이언트 유전체 범프의 상부 표면을 평탄화하기 위해, 상기 희생층 및 상기 컴플라이언트 유전체 범프를 연삭(grinding)하는 단계 - 여기서, 상기 컴플라이언트 유전체 범프의 평탄화된 상부 표면은 노출되어 있음 -;
    상기 연삭 단계 후, 상기 접촉부의 적어도 일부를 노출하도록 상기 희생층의 잔존 부분의 적어도 일부를 제거하는 단계; 및
    상기 접촉부에 전기적으로 접속된 제1 단부 및 상기 컴플라이언트 유전체 범프의 상기 평탄화된 상부 표면 위에 겹쳐 있는 제2 단부를 가지는 도전성 트레이스를 형성하는 단계
    를 포함하는 마이크로 전자 어셈블리 제조 방법.
  2. 제1항에 있어서,
    상기 방법은,
    상기 도전성 트레이스의 상기 제2 단부에 접촉하는 도전성 소자를 제공하는 단계를 더 포함하는 마이크로 전자 어셈블리 제조 방법.
  3. 제2항에 있어서,
    상기 도전성 소자는 솔더 볼, 도전성 포스트 및 도전성 핀으로 이루어지는 그룹으로부터 선택되는, 마이크로 전자 어셈블리 제조 방법.
  4. 제1항에 있어서,
    상기 접촉부는 상기 희생층을 제거하는 단계 동안 노출되는, 마이크로 전자 어셈블리 제조 방법.
  5. 제1항에 있어서,
    상기 컴플라이언트 유전체 범프는 상기 평탄화된 상부 표면을 에워싸는 경사면(sloping side)을 가지며, 상기 경사면은 상기 희생층을 노출하는 단계 동안 노출되는, 마이크로 전자 어셈블리 제조 방법.
  6. 제1항에 있어서,
    상기 방법은,
    상기 희생층을 제거하는 단계 후, 상기 마이크로 전자 소자의 제1 표면 및 상기 컴플라이언트 유전체 범프 위에 실리콘 층을 증착하는 단계; 및
    상기 마이크로 전자 소자의 제1 표면에 노출된 상기 접촉부를 노출하도록 상기 실리콘 층을 선택적으로 제거하는 단계
    를 더 포함하는 마이크로 전자 어셈블리 제조 방법.
  7. 제1항에 있어서,
    상기 방법은,
    상기 마이크로 전자 소자는 반도체 웨이퍼를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  8. 제1항에 있어서,
    상기 마이크로 전자 소자는 적어도 하나의 메모리칩을 포함하는, 마이크로 전자 어셈블리 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 방법은,
    상기 반도체 웨이퍼를 다이싱하는 단계를 더 포함하는 마이크로 전자 어셈블리 제조 방법.
  10. 제1항에 있어서,
    상기 방법은,
    상기 도전성 트레이스의 제2 단부에 접촉하는 도전성 포스트를 제공하는 단계를 더 포함하며,
    상기 도전성 포스트는 상기 컴플라이언트 유전체 범프 위에 겹쳐 있으며 상기 마이크로 전자 소자의 제1 표면으로부터 떨어져 돌출하며,
    상기 도전성 포스트는 상기 마이크로 전자 소자의 상기 접촉부와 전기적으로 상호접속하는, 마이크로 전자 어셈블리 제조 방법.
  11. 제10항에 있어서,
    상기 도전성 포스트는 상기 마이크로 전자 어셈블리 상의 가장 높은 포인트를 형성하는 팁을 가지는, 마이크로 전자 어셈블리 제조 방법.
  12. 제1항에 있어서,
    상기 컴플라이언트 유전체 범프를 제공하는 단계는,
    낮은 탄성 계수를 가지는 재료의 층을 증착하는 단계; 및
    상기 컴플라이언트 유전체 범프를 형성하기 위해 상기 낮은 탄성 계수를 가지는 재료의 층을 선택적으로 제거하는 단계
    를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  13. 제1항에 있어서,
    상기 컴플라이언트 유전체 범프를 제공하는 단계는,
    상기 마이크로 전자 소자의 제1 표면 위에 경화 가능한 재료의 범프를 스크린 인쇄하는 단계; 및
    상기 컴플라이언트 유전체 범프를 형성하도록 상기 경화 가능한 재료를 경화하는 단계
    를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  14. 제1항에 있어서,
    상기 희생층은 실리콘을 포함하는, 마이크로 전자 어셈블리 제조 방법.
  15. 제1항에 있어서,
    상기 컴플라이언트 유전체 범프는 실리콘, 유연화된 에폭시(flexibilized epoxy), 폴리이미드, 열경화성 폴리머(thermosetting polymer), 플루오르폴리머(fluoropolymer) 및 열가소성 폴리머(thermoplastic polymer)로 이루어지는 그룹으로부터 선택된 재료를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  16. 제1항에 있어서,
    상기 컴플라이언트 유전체 범프를 연삭하는 단계 후 실질적으로 평평한 상부 표면을 가지는, 마이크로 전자 어셈블리 제조 방법.
  17. 제1항에 있어서,
    상기 도전성 트레이스는 구리, 구리 합금, 금, 니켈 및 합금 및 이것들의 조합으로 이루어지는 그룹으로부터 선택된 재료를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  18. 제1항에 있어서,
    각각의 상기 도전성 포스트는 상기 컴플라이언트 유전체 범프 중 하나에 인접하는 베이스 및 상기 컴플라이언트 유전체 범프 중 하나로부터 떨어져 있는 팁을 가지는, 마이크로 전자 어셈블리 제조 방법.
  19. 제17항에 있어서,
    각각의 상기 도전성 포스트는 50-300 마이크로미터 범위의 높이를 가지는, 마이크로 전자 어셈블리 제조 방법.
  20. 제17항에 있어서,
    상기 도전성 포스트 중 적어도 하나는, 직경이 100-600 마이크로미터인 베이스와 직경이 40-200 마이크로미터인 팁을 갖는 원추대 형상(frustoconical shape)을 가지는, 마이크로 전자 어셈블리 제조 방법.
  21. 마이크로 전자 어셈블리 제조 방법에 있어서,
    제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 마이크로 전자 소자를 제공하는 단계;
    상기 마이크로 전자 소자의 제1 표면 위에 유전체 범프를 제공하는 단계;
    상기 유전체 범프 위에 희생층을 증착하는 단계;
    상기 유전체 범프의 상부 표면을 평탄화하기 위해, 상기 희생층 및 상기 유전체 범프를 연삭하는 단계 - 여기서, 상기 평탄화된 상부 표면은 노출되어 있음 -;
    상기 연삭 단계 후, 상기 유전체 범프 및 상기 접촉부를 노출하도록 상기 희생층의 잔존 부분의 적어도 일부를 제거하는 단계;
    상기 마이크로 전자 소자의 제1 표면 및 상기 유전체 범프 위에 유전체 층을 증착하는 단계;
    상기 마이크로 전자 소자의 제1 표면에 노출된 상기 접촉부를 노출하도록 상기 유전체 층을 선택적으로 제거하는 단계;
    상기 접촉부에 전기적으로 접속된 제1 단부 및 상기 유전체 범프의 상기 평탄화된 상부 표면 위에 겹쳐 있는 제2 단부를 가지는 도전성 트레이스를 형성하는 단계; 및
    상기 도전성 트레이스의 제2 단부에 접촉하는 도전성 소자를 제공하는 단계
    를 포함하는 마이크로 전자 어셈블리 제조 방법.
  22. 제21항에 있어서,
    상기 도전성 소자는 솔더 볼, 도전성 포스트 및 도전성 핀으로 구성되는 그룹으로부터 선택되는, 마이크로 전자 어셈블리 제조 방법.
  23. 제22항에 있어서,
    상기 마이크로 전자 소자는 하나 이상의 메모리 칩을 포함하는 반도체 웨이퍼를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  24. 제21항에 있어서,
    상기 유전체 범프는 실리콘, 유연화된 에폭시, 폴리이미드, 열경화성 폴리머, 플루오르폴리머 및 열가소성 폴리머로 이루어지는 그룹으로부터 선택된 재료를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  25. 제21항에 있어서,
    상기 연삭 단계 후 상기 유전체 범프는 실질적으로 평평한 상부 표면을 가지는, 마이크로 전자 어셈블리 제조 방법.
  26. 제21항에 있어서,
    상기 도전성 트레이스는 구리, 구리 합금, 금, 니켈 및 합금 및 이것들의 조합으로 이루어지는 그룹으로부터 선택된 재료를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  27. 제21항에 있어서,
    상기 도전성 소자는 상기 유전체 범프의 최상부에 배치된 도전성 포스트를 포함하며, 각각의 상기 도전성 포스트는 50-300 마이크로미터 범위의 높이를 가지는, 마이크로 전자 어셈블리 제조 방법.
  28. 마이크로 전자 어셈블리 제조 방법에 있어서,
    제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼의 제1 표면 위에 컴플라이언트 유전체 범프를 형성하는 단계;
    상기 컴플라이언트 유전체 범프 위에 희생층을 증착하는 단계;
    상기 컴플라이언트 유전체 범프의 상부 표면을 평탄화하기 위해, 상기 희생층 및 상기 컴플라이언트 유전체 범프를 연삭하는 단계 - 여기서, 상기 컴플라이언트 유전체 범프의 평탄화된 상부 표면은 노출되어 있음 -;
    상기 연삭 단계 후, 상기 컴플라이언트 유전체 범프 및 상기 접촉부가 노출되도록 상기 희생층의 잔존 부분을 제거하는 단계; 및
    상기 반도체 소자의 제1 표면 및 상기 컴플라이언트 유전체 범프 위에 실리콘 층을 증착하는 단계;
    상기 반도체 웨이퍼의 제1 표면에서 접근할 수 있는 상기 접촉부를 노출하도록 상기 실리콘 층을 선택적으로 제거하는 단계;
    상기 접촉부에 전기적으로 접속된 제1 단부 및 상기 컴플라이언트 유전체 범프의 상기 평탄화된 상부 표면 위에 겹쳐 있는 제2 단부를 가지는 도전성 트레이스를 형성하는 단계; 및
    상기 도전성 트레이스의 제2 단부와 접촉하는 도전성 소자를 제공하는 단계
    를 포함하는 마이크로 전자 어셈블리 제조 방법.
  29. 제28항에 있어서,
    상기 도전성 소자는 도전성 포스트를 포함하는, 마이크로 전자 어셈블리 제조 방법.
  30. 제1 표면 및 상기 제1 표면에서 접근할 수 있는 접촉부를 가지는 반도체 웨이퍼;
    상기 반도체 웨이퍼의 제1 표면 위에 겹쳐 있는 유전체 재료의 컴플라이언트 범프 - 여기서, 상기 컴플라이언트 범프 각각은 평탄한 상부 표면을 가짐 -;
    상기 반도체 웨이퍼의 제1 표면 및 적어도 상기 컴플라이언트 범프의 에지 위에 겹쳐 있는 유전체 층 - 여기서, 상기 컴플라이언트 범프의 평탄한 상부 표면 및 상기 접촉부는 상기 유전체 층을 통해 접근할 수 있음 -;
    상기 컴플라이언트 범프의 평탄한 상부 표면 위에 겹치기 위해, 상기 접촉부에 전기적으로 접속되고 상기 접촉부로부터 연장되는 도전성 트레이스; 및
    상기 도전성 트레이스에 접촉하는 상기 평탄한 상부 표면 위에 겹쳐 있는 도전성 소자
    를 포함하는 마이크로 전자 어셈블리.
  31. 제30항에 있어서,
    상기 도전성 소자는 솔더 볼, 도전성 포스트 및 도전성 핀으로 이루어지는 그룹으로부터 선택되는, 마이크로 전자 어셈블리.
  32. 제30항에 있어서,
    회로 패널을 더 포함하고,
    상기 도전성 소자는 회로 패널의 대응하는 접촉 소자에 전기적으로 접속하기 위한 상기 어셈블리의 단자를 포함하는, 마이크로 전자 어셈블리.
  33. 제32항에 있어서,
    상기 단자는, 상기 컴플라이언트 범프 중 하나의 최상부에 하나씩 배치된 하나 이상의 단자를 포함하는, 마이크로 전자 어셈블리.
  34. 제32항에 있어서,
    상기 단자는 상기 회로 패널의 상기 접촉 소자에 결합되는, 마이크로 전자 어셈블리.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 단자는 상기 접촉 소자에 솔더 결합된, 마이크로 전자 어셈블리.
  36. 제30항에 있어서,
    상기 유전체 층은 상기 컴플라이언트 범프의 적어도 일부의 평탄한 상부 표면 위에 겹쳐 있고, 상기 도전성 소자는 상기 평탄한 상부 표면 위의 상기 유전체 층 위에 겹쳐 있는, 마이크로 전자 어셈블리.
  37. 제30항에 있어서,
    상기 마이크로 전자 어셈블리는,
    상기 평탄한 상부 표면과 정렬된 상기 유전체 층의 개구를 더 포함하고,
    상기 도전성 소자는 상기 개구 내에 배치되어 있는, 마이크로 전자 어셈블리.
  38. 제30항에 있어서,
    상기 트레이스 위에 겹쳐 있는 솔더 마스크를 더 포함하는, 마이크로 전자 어셈블리.
  39. 제30항에 있어서,
    상기 도전성 소자는 솔더 볼, 도전성 포스트 및 도전성 핀으로 이루어지는 그룹으로부터 선택되는, 마이크로 전자 어셈블리.
  40. 제30항에 있어서,
    상기 유전체 층은 중합체 층(polymeric layer)인, 마이크로 전자 어셈블리.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 유전체 층은 포토이미지어블(photoimageable) 재료를 포함하는, 마이크로 전자 어셈블리.
  42. 제30항에 있어서,
    상기 유전체 층은 컴플라이언트인, 마이크로 전자 어셈블리.
  43. 제30항에 있어서,
    상기 도전성 소자 중 둘 이상은 상기 컴플라이언트 범프 중 하나의 최상부에 배치된, 마이크로 전자 어셈블리.
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