JP2006518944A - バンプを有するボールグリッドアレー - Google Patents

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bump
chip
dielectric layer
bumps
trace
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ハーバ，ベルガセム
クボタ，ヨーイチ
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テッセラ，インコーポレイテッド
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Abstract

半導体チップアセンブリはチップキャリアを含み、チップキャリアは、誘電層（２２）および誘電層上でトレース（３８）と一体的に形成された突出バンプ（５２）の形態をした導電性端子を有する。バンプ（５２）は、凸面を有し、望ましくは、中空で変形可能である。バンプの凸面下端は、少量のはんだまたは他のボンディング材料（１００）によって、回路パネル表面上のコンタクトパッド（９２）へ結合される。この構造体は、コンタクトパッドとバンプとの間に安定した節点を提供し、比較的大きなはんだボールの使用を必要としない。アセンブリは、通常の表面実装技法と十分に統合された技法を使用して、作ることができる。

Description

本発明は、超小型電子パッケージングおよびソケットに関する。
半導体チップは、小さくて一般的に平坦なボディーとして形成される。このボディーは大きな前面および裏面を有し、ボディー内の電気デバイスへ電気的に接続されたコンタクトを前面上に有する。半導体チップは回路基板へ直接取り付けることができるが、これは特殊の操作および搭載技術を必要とする。したがって、チップは、通常、「パッケージされた」ユニットとして提供される。パッケージされたチップはチップそれ自身と複数の構造体とを含み、これらの構造体はチップの表面またはエッジを少なくとも部分的にカバーし、典型的には端子を画定する。端子はチップそれ自身のコンタクトとは区別され、そのようなコンタクトへ電気的に接続される。パッケージされたチップはユニットとして取り扱われ、通常の技法を使用して外部構造体、例えば回路基板へ取り付けることができる。
益々一般的となってきたパッケージされたチップの１つの形態は、「ボールグリッドアレー」パッケージである。そのようなパッケージはチップキャリアを組み込まれ、チップキャリアは誘電層および誘電層上の端子を有する。チップは誘電層の表面上に置かれ、チップの前面または裏面は誘電層に対面している。誘電層上の端子は、パッケージの内部リードまたはワイヤによってチップ上のコンタクトへ接続される。典型的には、端子は、誘電層上のトレースと一体化された平坦な円盤状の要素として形成される。
そのようなパッケージは、通常、パッケージの端子がパッケージ上のコンタクトパッドと整列し、はんだボールが各々の端子とコンタクトパッドとの間に配置されるように、パッケージを回路パネル上に置くことによって、上面にコンタクトパッドが露出した回路パネルに取り付けられる。はんだボールは再溶融または「リフロー」され、端子とコンタクトパッドとの間で物理的および電気的相互接続を形成する。このタイプの取り付けは、多くのコンポーネントを回路バンプへ取り付けるために使用される通常の表面実装技法と両立する。通常、はんだボールは、パッケージ製造プロセスの一部としてパッケージされたチップの端子上に前もって置かれ、単に全体のユニットが、もし必要であればフラックスと一緒に、回路基板上に置かれてリフローされ、取り付けプロセスが完了する。
ボールグリッドアレーパッケージングは広く採用されてきたが、それでも更なる改善が望まれる。典型的には、ボールグリッドアレーパッケージは、回路パネル上のコンタクトパッドのパターンに対応するパターンのテストコンタクトを有するテスト取付具に係合され、はんだボールおよび端子を介してチップへ信号および電力を印加されることによってテストされる。はんだボールをコンタクトパッド上に取り付ける前に、ボールグリッドアレーパッケージをテストすることは困難である。はんだボールはパッケージから突き出て、テスト取付具、例えばソケットと容易に係合することができる。しかし、はんだは、テスト取付具が反復して使用されるため、テスト取付具を汚染する傾向がある。更に、標準のボールグリッドアレーパッケージ内で典型的に使用されるはんだは、高い鉛含有量を有する。部品が処分されるとき、この鉛について、埋立地および水道供給源を汚染させる懸念が増大している。これらおよび他の理由によって、更なる改善が望ましい。
本発明の１つの態様はチップキャリアを提供する。本発明のこの態様に従ったチップキャリアは、望ましくは、上方を向いた内面および下方を向いた外面を有する誘電層と、誘電層上の導電性トレースとを含む。本発明のこの態様に従ったチップキャリアは、望ましくは、トレースと一体的に形成された導電性バンプを含む。導電性バンプはトレースから下方へ突き出ており、回路パネル上のコンタクトパッドへ結合するのに適した下端を有する。以下で更に説明するように、一体的に形成されたバンプおよびトレースは、最も好ましくは、ただ一片の金属から形成され、誘電層は、望ましくは、後で担体が取り付けられるチップとは無関係に、バンプおよびトレースを支持および配置することができる密着性の自己支持構造体である。
最も好ましくは、チップキャリア上のバンプの幾つかまたは全部は、一般的に、好ましくは中空のカップ形構造体であり、カップ形の閉鎖端はバンプの下端を画定し、カップ形の開放端は上方を向いている。したがって、バンプは、望ましくは、カップ形の下端を画定する底壁部分、および底壁部分と連結してそこから上方へ延びる第１および第２の壁部分を有し、そのような壁部分の少なくとも１つはトレースの１つと連結する。望ましくは、バンプの幾つかもしくは全部は、ほぼ垂直な軸の周りの回転面の形態をした外面を有する。バンプは、望ましくは、バンプの下端に隣接して、バンプの全周辺の周りで上方および外方へ傾斜する導入面を画定する。１つの配列において、トレースは誘電層の内面に配置され、バンプは少なくとも部分的に誘電層を通って延びる。バンプは、その下端が誘電層の外面の下に配置されるように、誘電層を完全に通って延ばされてよい。
本発明の更なる態様はパッケージされたチップを提供する。このパッケージされたチップは、前面と、裏面と、そしてこの前面上のコンタクトとを有するチップを有し、また前述した特徴を含むチップキャリアを有する。誘電層は、望ましくは、チップの下に延び、チップキャリアの誘電層の内面はチップの方へと上方を向いている。望ましくは、バンプの少なくとも幾つかはチップの下に配置される。チップキャリアはトレースおよびバンプと一体的に形成されたリードを有してもよく、そのようなリードはチップのコンタクトへ結合される。代替的に、チップキャリアは、トレースへ電気的に接続されて望ましくはトレースと一体的に形成されたボンディングパッドと、トレースおよびボンディングパッドとは別個に形成されたボンドワイヤとを含んでよい。ボンドワイヤはボンディングパッドをコンタクトへ接続する。パッケージされたチップは、チップの前面またはコンタクト保有面がチップキャリアに面するような下向き方向のチップ、またはチップの裏面がチップキャリアの方へと下向きに面する上向き方向のチップを含んでよい。バンプの下端は、望ましくは、チップに関して移動可能である。以下で更に説明するように、バンプ下端の移動能力は、バンプ自身の変形に起因する移動能力を含む。パッケージされたチップは、更に、チップとチップキャリアの誘電層との間に配置されたスペーサ層を含んでよい。このスペーサ層は、任意的に、バンプ下端の移動能力に寄与する弾性の構造体であってよい。
本発明の更に他の態様は、超小型電子アセンブリを提供する。このアセンブリは、前述したパッケージされた半導体チップと回路パネルとの組み合わせを含んでよい。回路パネルは、上面および上面に露出されたコンタクトパッドを有する。チップキャリア上のバンプの下端は好ましくは、回路パネル上のコンタクトパッドへ結合される。以下で更に説明するように、バンプの下端を回路パネルのコンタクトパッドへ連結するためには、少量の導電性ボンディング材料を使用するだけでよい。例えば、導電性ボンディング材料は、バンプの望ましくは凸下面の一部または全部の上に延びる薄膜を含み、バンプの下端の上方で、コンタクトパッドからバンプの垂直延長壁面上のロケーションへ延びるフィレットを形成する。これらのフィレットは、個々のバンプをそれぞれ完全に取り巻いてよい。そのような構造体は、サービスまたは製造中に課される応力、例えば、回路パネルおよびチップパッケージの要素、例えばチップ自身の熱膨張差から生じる応力への良好な抵抗を有する強い節点を形成する。ある好ましい実施形態において、バンプは、その高さと同等の高さを有するはんだボールによって与えられる可撓性に類似した可撓性を提供する。しかし、アセンブリは、そのような大きなはんだボールを含むアセンブリよりも実質的に少ないはんだを含む。
本発明の更に他の態様は、超小型アセンブリを作る方法を提供する。本発明のこの態様に従ったアセンブリ方法は、前述したようなチップアセンブリをテスト取付具に係合させて、バンプの下端がテスト取付具上のテストコンタクトに係合するようにし、係合されたバンプおよびテストコンタクトの少なくとも幾つかの間で信号を送信することによって、チップアセンブリをテストするステップを含んでよい。テストの後、アセンブリは、望ましくは、テスト取付具から係合を解かれ、バンプの下端を回路パネル上のコンタクトパッドへ結合することによって回路パネル上に取り付けられる。一時的係合ステップの間、少なくとも幾つかのバンプの下端は、望ましくは、他のバンプの下端に対して垂直に変位される。ここで再び、バンプ下端の変位は、少なくとも部分的にバンプ自身の変形から生じてよい。
本発明の更なる態様は、前述したようなチップキャリアを作る方法を提供する。チップキャリアを作る方法は、望ましくは、内面および外面を有する誘電層と金属とを結合し、誘電層上に金属からトレースを形成し、金属を変形することによって金属バンプを形成するステップを含む。結合、バンプ形成、およびトレース形成のステップは、好ましくは、バンプがトレースと一体化され、トレースから下方へ突き出るように実行される。バンプ形成ステップは、例えば、誘電層内の開口を通して金属を変形する場合のように、金属と誘電層とを結合するステップの後で実行されてよい。変形ステップは、トレース形成ステップの前または後で実行されてよい。チップキャリアの製造は、他のステップ、例えば、トレースと一体化されたリードを形成するステップ、および誘電層自身の上でボンドウィンドウを形成するような作業を実行するステップを含んでよい。以下で説明するように、本発明のこの態様に従ったある好ましい方法は、平坦な端子を有し他の点では同等のチップキャリアを形成するときのコストを超えて、余分のコストをほとんどまたは全くかけないで、前述したようなバンプを有するチップキャリアを形成することができる。
以下で説明するように、ここで説明されるバンプおよびチップキャリアは、例えば、カップ形バンプの開放端が他の構造体を受け取るコンタクトとして働くソケットを提供する場合のように、他のアセンブリで使用することができる。本発明の更に他の態様に従ったソケットにおいて、バンプは、基板上に誘電要素を支持する「スタンドオフ」を提供し、誘電層の屈曲を可能にするので、バンプ自身から遠い他の導電性要素が、誘電要素へ取り付けられたソケットと係合することができる。更に、前述したようなパッケージされたチップは積層されることができる。１つのそのような配列において、１つのパッケージされたチップに組み込まれたバンプは、次に隣接したチップキャリアのバンプを受け取るソケットとして働く。
本発明のこれらおよび他の目的、特徴、および利点は、添付の図面に関連して以下で記述される好ましい実施形態の詳細な説明から、容易に明らかになるであろう。
本発明の１つの実施形態に従ってパッケージを作る方法は、誘電層２２を組み込まれた基板２０を利用する。図１の平面図には、誘電層の小さな部分のみが示される。層２２は、一般的に、平坦なプレート状またはシート状の構造体である。この構造体は、図１で示される内側２４および対向する外側２６（図２）を有する。例えば、層２２は、通常の材料、例えば、ＦＲ４、ＦＲ５、またはＢＴ樹脂補強合成物から形成された回路基板、または補強または非補強重合体材料、例えば、ポリイミドの比較的薄い層から形成された可撓性回路パネルであってよい。層２２は、内側から外側へ層を通って延びるボンドウィンドウ２８、および層を通って延びるバンプ開口３０（図２）を有する。更に、基板２０は、誘電層２２の内面２４の上に配置された金属層３２を含む。金属層３２は、多数のリードユニットを組み込まれている。各々のそのようなユニットは、ボンドウィンドウ２８の１つを横切って突き出るリード３６、リードと一体化されて内面の一部分を横切って延びるトレース３８、およびトレース３８およびリード３６と一体化されてバンプ開口３０の１つの上に配置されたバンプ形成要素４０を含む。関連するトレース３８から遠いリード３６の端部は、トレース３８から反対側のボンドウィンドウ上に、アンカー４２によって誘電層へ固定される。各々のアンカーは、比較的弱くて脆い要素４４によって、関連するリードへ接続される。要素４４は、リード３６の引っ張り強度よりも実質的に小さな引っ張り強度を有する。例えば、各々の脆い要素は、リードよりも小さな断面積のセクションであってよい。図示された特定の配列において、ボンドウィンドウは細長くてスロット状の構造であり、多数のリード３６が各々のボンドウィンドウを横切って突き出ている。しかし、リードおよびボンドウィンドウの任意の配列を使用することができる。リードおよびボンドウィンドウの構造は、例えば、米国特許第５，９１５，７５２号および第５，４８９，７４９号で示されるようなものであってよい。
図１および図２で示された状態の基板は通常のプロセスによって製造され得、例えば、金属の連続層を誘電層と結びつけ、金属層を選択的にエッチングしてリードユニットを形成したり、誘電層の表面に金属層を選択的に堆積させることによって金属と誘電体とを結びつけ、リードユニットを形成することも可能である。ボンドウィンドウ２８およびバンプ開口３０は、誘電層を金属層と結びつける前または後で、誘電層をアブレーションするか、エッチングするか、または機械的にパンチすることによって形成されてよい。前述したように、図１および図２では、基板のほんの小さな部分が示されている。基板は、多数のチップと関連づけられる多数のチップキャリアを形成するのに適した大きな連続テープまたはシートとして提供されるか、単一チップのチップキャリアを形成するのに適した基板へ分割された小さなユニットとして提供されてよい。
プロセスの次の段階で、金属層３２および特にバンプ形成要素４０は、突起４８を有するパンチ４６と金属層とを係合し、図３の矢印５０によって示される方向でパンチを下方へ移動させることによって変形される。突起の先端は、金属層のバンプ形成要素４０と係合し、それらのバンプ形成要素をバンプ５２へ変形する。バンプ５２は、一般的に、突起の先端を取り巻くカップ形の中空殻である。バンプ５２は、バンプ開口３０を通って下方へ延び、したがってバンプ５２は誘電層の下面または外面２６を越えて突き出る。
バンプ５２は、トレース３８と一体的に形成される。即ち、単一の金属が、トレースの少なくとも一部分および下方延長バンプの少なくとも一部分を形成し、この単一の金属は、溶接部または節点を有しない連続体としてバンプおよびトレースの中へ伸びる。バンプおよびトレースのいずれか、または両方は、追加の金属を含むことができる。この追加の金属は、同じであるか異なることができ、相互に連続するか、連続しなくてよい。バンプは、所望の導電および結合可能特性を有する本質的に任意の金属から形成されてよい。最も普通には、バンプおよびトレースは、金または他の酸化抵抗結合可能金属の層を有するか有しない銅または銅合金から形成される。そのような追加の金属は、通常のめっきプロセスによって加えられてよい。バンプは、近接して配置されるか、隣接するバンプ間に小さなスペース、例えば、中心間の距離が約１ｍｍ未満のスペースを有するアレーとして配置されてよい。バンプは、典型的には、約１０〜約１５０ミクロンだけ誘電層外面から突き出る。
この状態において、基板２０の各々のチップキャリア形成部分は、その部分にあるトレース３８、リード３６、およびバンプ５２と一緒に密着性の自己支持構造体を形成する。即ち、基板はトレースおよびバンプを支持し、少なくとも実質的に、これらの要素を相互に対して定位置に保持し、同時にチップキャリアは、後の製造段階で取り付けられるチップとは別の要素として存在する。言い換えれば、密着性自己支持チップキャリアは、チップまたは他の構造体へ取り付けられる前に、その構造および構成を保持することができる要素である。密着性自己支持チップキャリアは、例えば、チップ面へ連続コーティングを適用することによって、チップ表面に構築される構造体とは区別される。
更なるプロセス・ステップにおいて、チップキャリアはチップ６０（図４）とアセンブルされる。チップ６０は、電気コンタクト６４を含む前面６２を有し、また反対側の裏面６６を有する。図４で示される特定の実施形態において、チップは誘電層の内面２４の上に配置され、チップの前面６２は誘電層の内面へ向けて下方に面する。更に以下で説明するように、他の配列を使用することができる。リード３６は、例えば、脆い要素４４（図１）を破壊してアンカーからリードを切り離すプロセスで、音波ボンディングツールを使用してリードをコンタクトへ強制的に係合することによって、チップ上のコンタクト６４へ結合される。リードボンディングプロセスの間、チップ６０はチップキャリアの誘電層および金属層から少し間隔を空けられる。例えば、複数の小さな誘電支持体または「小塊」６８を、チップの前面とチップキャリアとの間に介在させてよい。代替的に、図９との関連で後で説明するダイ取り付け材料の１つまたは少数のプリフォームパッドが、チップまたはチップキャリアの上に配置されるか、チップキャリアの一部分として製造され、パッドがチップ表面のかなりの部分または全部をカバーし、チップキャリア上にチップを支持する。更なる配列において、チップをチップキャリアへ係合する前に、チップの表面またはチップキャリアへ適用された流動可能ダイ取り付け材料から、ダイ取り付け材料の単体パッドを作ることができる。
リードボンディングの後で、ボンドウィンドウ２８はカバー層７０によって閉じられる。カバー層７０は、はんだマスクとして普通に使用されるタイプの非常に薄い誘電層であってよい。カバー層７０は、誘電層の全外面２６の上に提供されるか、代替的に、ボンドウィンドウの上だけに提供されてよい。カバー層の適用に続いて、封止材７２がチップと誘電層との間および小塊の周りの空間へ導入され、封止材７２および小塊６８を含む合成スペーサ層７３を形成する。封止材および小塊は、任意的に、比較的柔らかい材料、例えば、ゲル、エラストマ、エポキシ、または他のポリマーから形成されるか、比較的堅い材料、または比較的柔らかい材料と比較的堅い材料との組み合わせから形成されてよい。小塊６８がダイ取り付け材料の大きなパッドによって置換される実施形態では、パッドはスペーサ層７３の一部または全部を形成する。カバー層７０は、このプロセスの間、封止材がボンドウィンドウ２８を通って漏れるのを防止する働きをする。バンプ５２は、バンプ開口３０を効果的に封止する。この一般的性質の封止プロセスは、米国特許第５，７６６，９８７号、第５，６５９，９５２号、第６，１３０，１１６号、および第６，３２９，２２４号で説明されている。これらの特許は、ここで参照してここに組み込まれる。図示された実施形態において、カバー層７０は最終製品の一部分としてそこに残される。この実施形態において、カバー層は誘電層２２と効果的に同化し、最終製品の誘電層の一部分を形成する。このプロセスの変形では、封止材が注入およびキュアされた後でカバー層が除去される。
結果のパッケージされた半導体チップは、ほぼカップ形をした自己支持バンプ５２を有し、バンプ５２はチップのコンタクト６４へ電気的に接続される。バンプ５２は、下方（図４で示される図面の下部へ向かう方向）および誘電層の外面２６を越えて（また、カバー層７０を越えて）外側へ突き出る。支持層の一部分を形成する封止材７２は、カップ形バンプ５２の内部を充填してもよい。各々のバンプ５２は、その下部で誘電層とチップから離れた丸い凸の下端７４を画定する。図７で詳細に示されるように、バンプの下端の外面は、底面の中央から外側へ離れる方向で上方へ傾斜する。言い換えれば、バンプの外面と１点で接する線７５は、バンプの下端を通って延びる垂直軸７７から外側へ離れる方向で上方へ傾斜する。望ましくは、この特性は、少なくとも、バンプの周辺に近く、即ち軸７７から遠く、誘電層の下面２６の下に位置するバンプ表面の点について真である。したがって、バンプは、バンプの周辺部の周りに存在してバンプの下端に隣接した傾斜導入面を画定する。バンプの外面は、軸７７に関する回転面の形態であってよく、バンプの下端は、球または球セクタの形態であってよい。この実施形態において、バンプ５２の外面は、バンプの下端から誘電層の外面２６まで軸７７を完全に取り巻く連続面であり、誘電層の外面の下でバンプの内部へ通じる孔または開口を有しない。更に、バンプは軸７７の全ての側でバンプの全周辺の周りを誘電層へ接続される。
もし、これまでのステップが、多数のチップを収容するのに十分大きなチップキャリアまたは基板を使用して実行されるならば、このプロセス段階で、または以下で説明するテスト段階の後で、誘電層を切断することによって個々のパッケージを分離することができる。
プロセスの次の段階において、パッケージされたチップは、テスト取付具８０へ係合することによってテストされる。テスト取付具８０は、その上面に露出された導電性要素８２を有する。導電性要素は、はんだボールを受け取るソケットで通常使用されるタイプの開口８４を組み込まれてよい。そのようなソケットの例は、米国特許第５，８０２，６９９号、第５，９８０，２７０号、および第６，０８６，３８６号で開示される。これらの特許の開示は、ここで参照して組み込まれる。例として、ソケット導電性要素８２は、局所区域で高い接触圧力を提供するため開口８４の中または上へ延びる叉または隆起（図示されず）のような要素を含んでよい。バンプ５２は、誘電層の下で下方へ突き出ているので、バンプは、はんだボールと実質的に同じように、そのような開口と係合することができる。テストプロセスの間、例えば、パッケージされたチップの上面をプラテン８６と係合し、プラテンとテスト取付具８２との間でパッケージされたチップを締め付けることによって、パッケージされたチップを下方へ強制してソケットに係合させることができる。テスト手順の間に、パッケージされたチップは、バンプ５２および関連リードを介して電力、信号、または両方をチップへ送ることによって電気的にテストされる。バンプ上の傾斜導入面は、バンプとテスト取付具の開口８４との係合を容易にし、また係合の間に開口および関連特徴のエッジをこする。
テストプロセスにおいて、個々のバンプ５２の下端７４は、望ましくは、相互から独立に、チップ６０へ近づくか離れるように垂直方向を上下に変位させられる。本発明は、如何なる作業理論によっても限定されないが、下端の垂直変位能力は、例えば凸面下端７４の平坦化のような個々のバンプ５２の変形、、バンプの一般的変形、誘電層２２の局所的変形、スペーサ層７３の局所的変形によってバンプ全体を垂直移動するか、例えば矢印１０２によって示された方向へ個々のバンプを傾斜させるか、またはこれら要因のある組み合わせによって提供できるものと思われる。これら要因の各々の相対的重要性は、特定の構造によって変わるであろう。しかし、垂直変位能力が提供されるメカニズムがどのようなものであれ、バンプ下端の垂直変位能力は、バンプ下端７４、ソケット導電性要素８２、または両方が少し平面度に欠けていても、ソケットまたはテスト取付具８０の導電性要素８２に対するバンプの信頼できる係合を容易にする。バンプ下端を変位することが可能であるから、ソケットまたはテスト取付具８０の導電性要素８２が、固定された比較的に堅い構造体である場合でも、信頼性のある係合を達成することができる。固定された堅い導電性要素を有するテスト取付具は、簡単で比較的安価であってよい。しかし、もし望まれるのであれば、弾性の導電性要素を有するテスト取付具を使用することができる。
更に、実質的に平坦で、図５を参照して説明したコンタクト内開口８４を含まないテスト取付具上のコンタクトへ、バンプを係合することができる。例えば、コンタクトは、以下で説明する回路パネルのコンタクトパッド９２と類似した平坦な構造体であってよい。ここで再び、本発明は如何なる作業理論によっても限定されないが、バンプ下端の垂直変位能力、バンプ５２の傾斜能力、およびバンプ下端の局所的変形は、平坦なコンタクトパッドと信頼性のある接触を行うバンプの能力に寄与するものと思われる。したがって、これら要因の幾つかまたは全てが、バンプ表面とコンタクトパッド表面との間の「こすり」または相対移動を提供するものと思われる。
テストの後、パッケージされたチップを回路パネル９０の上に取り付けることができる。回路パネル９０は、その上面に露出されたパッド９２を有する。図６および図７から最も良く分かるように、回路パネルは、上面の上に置かれたはんだマスク層９４およびはんだマスク層内の開口９６を有し、パッドは、このはんだマスク層内の開口を介して露出される。更に、回路パネルは、パッドへ接続されたトレース９８を有する。トレースは、回路パネルの中またはいずれかの側へ延びてよく、また任意のパターンで提供されてよい。
バンプ５２の下端７４は、はんだまたは他の溶融可能な導電性ボンディング材料の薄い層によって、コンタクトパッド９２へ結合される。ボンディング材料またははんだは、バンプ５２の金属およびコンタクトパッドの金属を湿らせる。したがって、はんだまたは他のボンディング材料１００は、バンプの全周辺の周りでバンプの外部まで延びるフィレットを形成する。各々の節点に存在するボンディング材料の量、ボンディング材料の湿り特性、およびバンプ５２の高さに依存して、フィレットは、誘電層２２の外面２６、または誘電層の外面２６の一部分を効果的に形成するはんだマスク層７０の外面７１まで延長されるかも知れない。バンプの下端７４におけるボンディング材料層の最小の厚さｔは、全く小さいかゼロであるかも知れない。即ち、凸面ドーム形バンプは、１つ以上の点でコンタクトパッド９２と接触してよい。最も好ましくは、ボンディング材料層の最小の厚さｔは、５０ミクロンよりも小さく、好ましくは、２５ミクロンよりも小さい。したがって、節点内のボンディング材料は、いわゆる「ランドグリッドアレー」に匹敵する厚さを有することができる。
前述したように、個々のバンプの下端は、相互から独立してチップへ近づくか離れるように上方および下方へ少し変位されることができ、また加えられた垂直力によって少し平坦化されることができる。したがって、バンプの下端、コンタクトパッド、または両方が、平面度を少し欠くときでも、ボンディング中にパッケージされたチップを回路パネルの方へ強制することによって、全てのバンプの下端７４をコンタクトパッド９２と係合させることができる。更に、バンプ上の傾斜導入面は、バンプがはんだマスク層内の開口９６の中へ導かれるのを助ける。類似の開口層を有するテスト取付具と係合する間でも、類似のアクションを提供することができる。
電子コンポーネントの通常の表面実装で使用される技法と類似の技法を使用して、バンプ自身または回路パネル上のコンタクトパッドへ、はんだまたは他のボンディング材料を適用することができる。通常のフラックスが使用されてよい。代替的に、通常のフラックスレスボンディング技術を使用することができる。はんだまたは他のボンディング材料が液体状態にされ、バンプおよびコンタクトパッドを湿らせるとき、はんだの表面張力は、各々のバンプを、関連コンタクトパッドの中央へ引っ張る傾向を有する。
最終アセンブリにおいて、はんだ節点は、サービスおよび製造の間、コンポーネントの熱膨張差から生じる応力に対して良好な抵抗を提供する。チップ４６と回路パネル９０との間の膨張差は、チップ上のコンタクト６４に対してコンタクトパッド９２を移動させる傾向を有する。バンプの下端は、チップに対して移動することができる。バンプ自身の屈曲によって、幾らかの移動能力が与えられる。更に、本発明は、如何なる作業理論によっても限定されないが、バンプは、例えば、図６の矢印１０２によって示された方向へある角度で傾斜し、曲がることができるものと思われる。バンプの傾斜は、誘電層２２の局所的変形、および封止材７２および小塊６８によって提供される合成支持層の変形によって達成されてよい。はんだの非常に薄い層が存在するだけであるが、バンプは、その高さと等しい高さを有する通常のはんだボールによって達成されるひずみ軽減動作と同じ動作を提供する。言い換えれば、はんだ付けされたバンプは、ランドグリッドアレーで見出される小さなはんだ量を有するボールグリッドアレーのひずみ軽減に匹敵する軽減を提供する。小さなはんだ量は、アセンブリが最終的に処分されるとき、はんだの環境への影響を最小にする。例えば、はんだの鉛の割合が大きい場合でも、アセンブリ内のはんだ量の減少は、環境の鉛汚染を減少させる。鉛の割合が比較的に低いはんだの使用は、更なる減少を達成することができる。
更なる変形において、はんだは、他のボンディング材料によって置換することができる。例えば、はんだに代えて、導電性ポリマー合成物、例えば金属積載ポリマー、例えば銀充填エポキシを使用することができる。更なる変形において、異方性ボンディング材料の層（図示されず）が、回路パネルのコンタクトパッド９２の上に提供され、バンプはコンタクトパッドと係合されて、各々のバンプの下端の少なくとも一部分と、隣接するコンタクトパッドとの間に、異方性ボンディング材料の薄い層が存在する。異方性ボンディング材料は、層を貫く方向では導通するが、層に沿った方向では実質的に導通しない。典型的には、そのような材料は誘電材料の中に散在する導電材料の粒子を含む。リード３６の曲げおよびバンプから遠い区域内の支持層および誘電層の変形によって、追加のひずみ軽減を提供することができる。
図８で示されるパッケージされたチップ１０４は、前述したパッケージされたチップと類似している。パッケージされたチップ１０４はチップキャリアを組み込まれており、チップキャリアは、トレース１３８およびトレースと一体化された下方突き出しバンプ１５４と一緒に誘電層１２２を有する。しかし、トレースおよびバンプは、内面１２４ではなく誘電層の外面１２６の上に配置される。更に、トレース１３８は、ボンディングパッド１３６と一体的に形成される。ボンディングパッド１３６は、誘電層を通って延びる中央ボンドウィンドウ１２８に隣接している誘電層の外面１２６上で下方または外側に面する。チップ１６０は前面を下向きに配置され、コンタクト１６４は、ボンドウィンドウと整列したチップ前面１６２の中央に隣接して配置される。チップは、ダイ取り付け材料、例えばエポキシ１６８の薄い支持層によって、誘電層の内面１２４へ固定される。コンタクト１６４は、通常のワイヤボンディングプロセスによって適用されたボンディングワイヤ１３７によって、ボンドパッド１３６へ接続される。封止材１７２は、ボンドウィンドウ１２８およびボンディングワイヤ１３７をカバーする。はんだマスク層１７０は、トレース１３８をカバーするが、ボンディングパッド１３６まで達しないで終端する。バンプ１５４は、はんだマスク層を通って下方へ突き出る。図８から明らかであるように、誘電層からのバンプ１５４の下方突き出しは、ボンディングワイヤ１３７および封止材１７２の突き出しよりも大きく、バンプは、ボンディングワイヤおよび封止材によって干渉されることなく、回路パネル１９０上のパッド１９２へ結合され、テスト取付具（図示されず）と係合することができる。
バンプ１５４は、前述したものと類似している。しかし、バンプ１５４を形成するとき、パンチは誘電層の内面１２４と係合し、誘電層および金属層はバンプ形成プロセス中に変形され、誘電層が各々のバンプの中に残される。代替的に、金属層のバンプ形成要素の上の誘電層に孔を設け、これらの孔を介してパンチを進め、金属層と係合させることができる。
更なる変形（図１９）において、金属層８３２、誘電層８２２、およびダイ取り付け材料の層８０２が積層として提供され、パンチ８４６によって係合され、これら層の全てがパンチ上の突起８４８によって変形される。誘電層８２２およびダイ取り付け層８０２の変形部分は、バンプ８５２の内部で、図１９で示される位置に残る。代替的に、これら材料の弾力性に依存して、誘電層およびダイ取り付け層の１つまたは両方が、図２０の８２２’および８０２’で示される平坦状態へ部分的または全面的に跳ね返り、中空の未充填バンプ８５２’が残される。
図９で示されるパッケージされたチップは、誘電層の内面または上面２２４の上にトレース２３８を有し、図１〜図７を参照して前に説明したバンプと類似したバンプ２５４が、誘電層内の孔を通って突き出され、トレース２３８と一体的に形成される。上方に面するボンディングパッド２３６も、トレースと一体的に形成される。パッケージの中央に隣接したボンドパッド２５４ａおよび２５４ｂに関連づけられたトレースは図示されない。これらのトレースも、誘電層のエッジに隣接して配置されたボンドパッドへ延長される。はんだマスク層２７０およびダイ取り付け層２７２を含む合成スペーサ層は、チップ２６０からバンプおよびトレースを分離する。チップは、誘電層の内面２２４の上で上向けに取り付けられ、前面２６２およびコンタクト２６４は誘電層から離れて上方へ面し、チップの裏面２６６は下方の誘電層に面する。ここで再び、チップ上のコンタクト２６４は、ワイヤボンド２３７によってボンドパッドへ接続される。オーバーモールディング２０５、例えば、比較的に堅いエポキシオーバーモールディングが、チップおよび支持層の上面をカバーする。このタイプのパッケージされたチップは、前述した方法と同じ方法で処理および取り付けられる。
図１０の部分図で分かるように、バンプ３５４は、ほぼＵ字形の構造体として形成されてよい。この構造体は、Ｕ字形の基部を画定する閉鎖端を有し、Ｕ字形の開放端３７７を画定する一対の上方延長脚３７５を有する。脚の１つまたは両方は、バンプと一体的に形成されたトレース３３８と結合する。トレースと結合しない脚はアンカー３３９と結合されてよい。アンカー３３９は電気的に機能しないが、バンプを誘電層へ固定するように働く。このタイプのバンプは、前述したほぼカップ形のバンプに代えて使用することができる。バンプは、トレース３３８およびアンカー３３９で誘電層へ機械的に接続され、したがってバンプの下端３７４を通って延びる垂直軸３９７の対向する側で、誘電層へ２つ以上の点で機械的に接続される。他のバンプ形状、例えば、直交平面で延びてバンプの下端で相互に交差する２つのＵ字形によって形成されたほぼ十字形を有するバンプを使用することができる。そのようなバンプは４つの点で誘電層へ機械的に接続され、前記４つの点は、バンプの下端を通る垂直軸の周りで間隔を空けられる。更なる実施形態（図１１）において、バンプ４５４は、単一の下方延長脚を有する単一の突起として形成されてよい。前記下方延長脚は、対応するトレース４３８のレベルよりも低いレベルの下部４７４で終端する。下部４７４は、回路パネル上のコンタクトパッドへ同じ方法ではんだ付けされる。そのようなバンプは、バンプの下端４７４を通る垂直軸４９７の１つの側で、例えばトレース４３８によって誘電層４２２へ接続される。所与のバンプの高さおよび金属の厚さにおいて、このように接続されるバンプは、典型的には、例えば図１〜図７を参照して説明された閉鎖バンプ、または図１０のＵ字形バンプのように多数の点で接続されたバンプよりも、曲げやすいであろう。
図１２および図１３で示されるアセンブリは、複数のユニット５０４を積層配列で含む。各々のユニット５０４はチップキャリアを含む。チップキャリアは、誘電層５２２およびバンプ５５４を有する。バンプ５５４は、トレースと一体的に形成され、トレースから下方へ、および誘電層から下方へ突き出ており、バンプは誘電層内のバンプ開口５３０を通って延びる。しかし、この配列において、チップ５６０は、誘電層の外側５２６に取り付けられ、内部のリード５２６によって、誘電層内のボンドウィンドウ５２８を通ってチップ上のコンタクトへ延長されるトレース（図１２）と接続されるか、ワイヤボンド（図示されず）によって接続される。バンプ５５４は一般的にカップ形であり、図１〜図７を参照して前に説明したバンプと類似する。しかし、各々のユニットのバンプ５５４は、誘電層５２２を越えて下方へ突き出されると共にチップ５６０を越えて下方へ突き出され、下方のユニット（図１２および図１３の下部にあるユニット）は回路パネル５９０上に取り付けられ、バンプは、図１〜図７を参照して前に説明した方法と同じ方法で、コンタクトパッド５９２へ結合される。各々のユニット５０４は、ユニットのトレース５３８の上に重なるはんだマスク層５７０を有する。
はんだマスク層は、バンプと整列した開口５３９を有し、バンプの開放上端５５５は、ユニットの上面で露出されて残される。ユニットは、望ましくは、相互とほぼ同じであり、それらのバンプは同じロケーションで同じように配置される。したがって、ユニットは、図１２および図１３で示されるように相互に積層される。第２のユニット５０４ｂ上のバンプ５５４の下端５７４は、第１または下部ユニット５０４ａ内のバンプ５５４の開放上端５５５内に受け取られる。同様に、ユニット５０４ｃのバンプはユニット５０４ｂ内のバンプの開放上端内に受け取られ、上部ユニット５０４ｄ内のバンプはユニット５０４ｃ内のバンプの開放上端内に受け取られる。このようにして、任意数のユニットを積層することができる。積層ユニットは、例えば、はんだ５０６によって、はんだ付けすることができる。更に、各々のユニットは、次に高いユニットのテストソケットとして働くことができる。例えば、回路パネル５９０および下部ユニット５０４ａのアセンブリは、ユニット５０４ｂまたは類似のバンプレイアウトを有する他のデバイスのテストソケットとして使用される。テストされるユニット内のバンプの閉鎖下端は、テストソケット上のバンプの開放上端５５５の内部と良好に接触する。もしテストが成功すれば、ユニットを相互から分離することができ、はんだを導入してユニットを相互に結合することができる。代替的に、回路パネルとチップキャリア、例えばユニット５０４ａのチップキャリアとのアセンブリは、他のデバイスをテストするためのパーマネントテストソケットとして使用することができる。積層アセンブリの全体的レイアウトは、概して、本発明の譲受人に譲渡された同時係属ＰＣＴ国際出願第ＰＣＴ／ＵＳ０２／３２２５１で説明されるとおりであり、該同時係属共通譲渡ＰＣＴ国際出願の開示は、参照してここに組み込まれる。そこで説明されているように、積層ユニットの導電性要素は、垂直バスを形成する。図１２および図１３で示されるアセンブリにおいて、垂直バスは、積層および相互接続されたバンプ５５４によって形成される。更に、’３５１国際出願で説明されるように、各々のユニット内で垂直バスとチップ上のチップ選択コンタクトとの間に選択的相互接続が提供されることを除いて、全てのユニットを相互にほぼ同一にすることができる。典型的には、異なったユニットは、異なったバスへ接続されたチップ選択コンタクトを有する。
図１２で示されるユニット構成の１つの変形において、チップを誘電層の下に配置し、チップの裏面を、誘電層の外面へ向けて上方に対面させることができる。更に他の変形において、個々のユニットの各々が誘電層の内面または上面に取り付けられたチップを有する積層構造体を作ることができる。そのような構造体において、各々のユニット上のバンプは、次に低いユニット上のチップを過ぎて下方へ延びる。バンプの幾つかまたは全部がチップ周辺の外側に配置され、積層ユニット上のバンプが相互に係合可能であることを除いて、各々のユニットの構造は図１〜図９で示されるパッケージされたチップと類似したものであってよい。
本発明の更に他の実施形態に従ったテストソケットは、回路パネルのような基板６９０、および下方へ突き出るバンプ６５４を有する可撓性誘電要素６２２を含む。バンプは、誘電要素上でトレース６３８と一体的に形成される。トレースは、ソケット開口６３９内で終端する。バンプ６５４は、基板６９０上で誘電要素６２２を支持し、テストソケット６３９を、基板のコンタクトパッド６９２および基板内のリード（図示されず）へ電気的に相互接続する。望ましくは、バンプ６５４は、ソケット開口６３９と同じように、グリッドパターンで提供される。ソケット開口６３９のグリッドはバンプ６５４のグリッドと一緒に散在し、各々のソケット開口６３９は複数のバンプ６５４によって取り囲まれる。バンプ６５４は支持柱として働き、米国特許第６，０８６，３８６号で説明される支持柱の機能を実行する。この特許の開示は、ここで参照してここに組み込まれる。テストソケットは、突起要素６０６を有する超小型電子ユニット６０４をテストするために使用可能である。突起要素６０６は、バンプ、はんだボール、または他の突起要素であってよい。’３８６特許で説明されるようにして、テストされるユニット６０４は、下方へ押されてテストソケットと係合し、ユニット上の突起６０６はソケット開口６３９と係合し、そこからトレース６３８およびバンプ６５４へ電気的に接続され、そこから基板へ接続される。誘電要素６２２およびトレース６３８は、破線６２２’および６３８’で示されるように変形することができる。この動作は、’３８６特許で説明される可撓性ソケットの動作と同じである。しかし、トレース６３８と一体的に形成されたバンプの使用は、ソケットの構成を大きく単純化する。代替的に、図１２および図１３を参照して前に説明したように、テストされるユニットの突起を受け取る開口として、バンプの開放端６５５を使用することができる。
前述した特徴の多数の変形および組み合わせは、本発明から逸脱することなく利用され得る。例えば、複数のチップを一つのチップキャリアの上に取り付けることができる。多数のチップを、チップキャリアの対向する側に取り付けることができ、チップキャリアの１つの側に積層することができ、または１つまたは両方の側に配列し、チップを並ばせて配置することができる。更なる配列において、米国特許第６，１２１，６７６号および本発明の譲受人に譲渡された同時係属米国仮出願第６０／４０１，３９１号および６０／４０３，９３９号で説明されるように、折り畳まれたチップキャリアまたはアセンブリ内の端子パッドおよびはんだボールの代わりに、バンプを使用することができる。これらの特許および特許出願の開示は、ここで参照して組み込まれる。
更に他の配列において、金属層が誘電層と結合される前に、例えば、前述したようにパンチとダイとの間に金属層を係合させて、金属層、例えば、金属の連続シートを変形してバンプを形成することができる。次に、通常のフォトレジストをエッチングマスクとして使用して金属層をエッチングし、トレースおよび他の特徴、例えばボンディングパッドおよびリードを形成することができる。更なる変形において、バンプを形成するプロセスは、米国特許第６，０８３，８３７号に示されるタイプのトレースおよび他の特徴を形成するプロセスと統合されてよい。この特許の開示は、ここで参照してここに組み込まれる。ほぼ均一の厚さを有する金属層７０２（図１５）は、７５０および７５４（図１６）のようなツールの間に係合され、バンプ７５２が形成され、更にトレース、リード、および他の特徴が形成される区域に比較的厚い領域７０４が形成され、またシートの他の部分に比較的薄い領域７０６が形成される。この変形または「圧印加工」プロセスに続いて、金属層は誘電層７２２（図１７）と結合され、次に、薄い領域７０６の金属を完全に除去するのに十分であるが厚い領域７０４およびバンプ７５２内の金属を完全に除去するには不十分な時間の間エッチングされる。これは、バンプ７５２、トレース７３８、および他の金属特徴７０８を残す。誘電層は、金属層のいずれの側にあってもよく、プリフォーム誘電層または金属層コーティングとして適用されてよい。コーティングは、金属をエッチングする前にキュアされて、密着性の誘電層が形成される。更なる変形において、金属層の薄い領域および厚い領域を形成するために使用された圧印加工ステップは、バンプを作るために使用される変形ステップとは別個の作業で実行されてよい。図１５〜図１７の実施形態において、ダイ７５４（図１６）は所望のバンプ形状をしたキャビティを有し、したがってバンプの少なくとも下端は、ダイとの接触によって形成される。そのようなダイは、ここで説明された他の実施形態で使用され得る。更に、ダイは、浮き出し特徴、例えばバンプの下端の上にある顕微鏡的突起７５７、またはバンプの底壁または側壁に沿って延びる浮き出し隆起（図示されず）を形成するような１つまたは複数の小さな刻み目または溝を設けられてよい。そのような浮き出し特徴は鋭いコーナーまたはエッジを有してよく、テスト取付具および／またはコンタクトパッドとの良好な接触を容易にする。
更なる変形において、電気メッキのようなプロセスを使用して、バンプを形成することができる。例えば、形成されるバンプに対応する突起を有するオスのマンドレル、または形成されるバンプに対応する窪みを有するメスの鋳型の上に、金属層を電気メッキすることによって、金属層にバンプを形成することができる。バンプが機械的変形によって形成される場合、図３を参照して説明したような突起付きパンチが、ダイの代わりとなる比較的固い弾性材料のクッションと一緒に使用されてよい。更に、バンプの形成方法がどのようなものであれ、バンプは、中身の詰まった金属充填構造体、例えば図２１で説明されたバンプ９５２であってよい。このタイプのバンプは、金属層の上部に窪みを付けることなく形成可能であり、したがって平坦なツールと対向して所望のバンプ形状のキャビティを有するダイによって形成可能である。バンプ９５２は下端９７４を有する。下端９７４は、中央垂直軸９７７のすぐ近くで平坦および水平であるが、軸から遠い下端のマージンを画定する傾斜または屈曲エッジ面９０２を有する。この傾斜または屈曲エッジ面９０２は、図１〜図７を参照して前に説明したバンプの屈曲底面７４によって提供される導入面と類似した導入面を提供する。更なる変形において、平坦な下端はバンプのエッジまで延長され、該エッジでバンプの垂直延長壁と接合してもよい。平坦な下端は、中空バンプおよび中実バンプ上に設けられてよい。バンプの平坦下端は、更に、下端を回路パネルのコンタクトパッドへ接合するために必要なはんだまたは他のボンディング材料の量を最小にする。
更なる変形（図２２）において、バンプ１０５２はトレース１０３８から下方へ突き出るが、誘電層１０２２の底面１０２６を越えて突き出ることはない。バンプは開口１０３０内で底面１０２６から凹んでいるが、それでも底面で露出され、接続するため底面からアクセス可能である。この開示で使用されるように、金属特徴は、もしコンタクトまたは誘電層表面へ適用されるボンディング材料へアクセス可能であれば、誘電層表面へ「露出」すると考えることができる。したがって、誘電層の表面から突き出る金属特徴（例えば図１〜図７のバンプ５２）、または誘電層の表面と同じ高さの金属特徴も、そのような表面へ「露出」される。
図２２のパッケージされたチップが回路パネルへ取り付けられるとき、はんだまたは他のボンディング材料１０１０はパッド１０９２からバンプの下端１０７４へ上方へ延び、誘電層のバンプ開口１０３０内でバンプへ結合される。ここで再び、節点を形成するために必要なボンディング材料の量は、上面１０２４で平坦パッドに必要とされる量よりも相当少ない。誘電層は、ボンディング中にボンディング材料を制約し、したがって必要なボンディング材料の量を制限する。更に、この実施形態で下方へ突き出るバンプは、ボンディング材料上の応力を最小にする傾向がある。
これまで説明した特徴の、これらおよび他の変形および組み合わせは、請求項によって定義される本発明から逸脱することなく利用可能であり、好ましい実施形態のこれまでの説明は、本発明の限定ではなく、例として解釈されるべきである。
本発明は、エレクトロニクス産業で使用することができる。
チップキャリアを形成するプロセス中のチップキャリアのある要素を示す概略平面図である。 図１の線２−２に沿って取られた断面図である。 図２と同様の図であるが、プロセス中の後の段階における要素を示す図である。 図１〜図３のチップキャリアを組み込まれたパッケージされたチップを示す概略断面図である。 テストおよびアセンブリプロセスの１つの段階における図４のパッケージされたチップを示す略図である。 回路パネルと組み合わせて、図４および図５のパッケージされたチップを組み込まれた超小型電子アセンブリを示す概略断面図である。 図６に示されるアセンブリの一部分を拡大して示す部分図である。 図６と同様な概略断面図であるが、本発明の更なる実施形態に従ったアセンブリを示す図である。 本発明の更なる実施形態に従ったパッケージされたチップを示す概略断面図である。 本発明の更なる実施形態に従ったチップキャリアおよびアセンブリのある一部分を示す概略部分斜視図である。 本発明の更に他の実施形態に従ったアセンブリの一部分を示す概略部分斜視図である。 本発明の更に他の実施形態に従ったアセンブリを示す概略立面図である。 図１２で示されるアセンブリの一部分を示す概略部分断面図である。 本発明の更なる実施形態に従ったソケットの一部分を示す概略断面図である。 チップキャリアの、次々と進行する製造段階における本発明の更なる実施形態に従ったチップキャリアの一部分を示す概略断面図である。 製造プロセスの１つの段階における本発明の１つの実施形態に従ったチップキャリアの一部分を示す概略断面図である。 本発明の更に他の実施形態に従ったチップキャリアの一部分を示す概略断面図である。 本発明の更なる実施形態に従った他のチップキャリアの一部分を示す概略部分断面図である。 本発明の更なる実施形態に従ったアセンブリの一部分を示す概略部分断面図である。
符号の説明
２２ 誘電層
２４ 内側
２６ 外側
２８ ボンドウィンドウ
３０ バンプ開口
３２ 金属層
３６ リード
３８ トレース
４０ バンプ形成要素

Claims (68)

  1. （ａ）前面と、裏面、さらに該前面上のコンタクトを有するチップと、
    （ｂ）前記チップに取り付けられたチップキャリアであって、該チップキャリアが前記チップの１つの表面を横切って延びる誘電層と、上方を向いた内面と、下方を向いた外面とを有し、前記チップキャリアがその上に前記コンタクトへ電気的に接続された導電性トレースを有すると共に前記トレースと一体的に形成された導電性バンプを有し、該導電性バンプは、前記トレースから下方へ突き出ている下端であって、回路パネル上のコンタクトパッドへ結合するための前記誘電層の外面に露出した下端を有する、チップキャリアと
    を含むパッケージされたチップ。
  2. 前記バンプの少なくとも１つが、
    前記トレースの１つから下方へ延びる第１の壁部分と、
    バンプの下端に隣接して前記第１の壁部分と連結する底壁部分と、
    前記底壁部分から前記誘電層へ上方に延びる第２の壁部分と
    を有する請求項１に記載のパッケージされたチップ。
  3. 前記バンプの少なくとも１つがほぼＵ字形であり、Ｕ字形の閉鎖端がバンプの下端を画定し、Ｕ字形の開放端が上方を向いている請求項１に記載のパッケージされたチップ。
  4. 前記バンプの少なくとも１つがほぼカップ形であり、カップ形の閉鎖端がバンプの下端を画定し、カップ形の開放端が上方を向いている請求項１に記載のパッケージされたチップ。
  5. 前記ほぼカップ形のバンプの少なくとも１つが、バンプの下端から前記誘電層へ上方に延びる無孔の側壁を有する請求項１に記載のパッケージされたチップ。
  6. 前記バンプの少なくとも１つが実質的に中実である請求項１に記載のパッケージされたチップ。
  7. 前記バンプの少なくとも１つが、垂直軸の周りの回転面の形態をした外面を有する請求項１に記載のパッケージされたチップ。
  8. 前記バンプの少なくとも１つが、バンプの下端に隣接してバンプの全周辺の周りに上方および外方へ傾斜する導入面を有する請求項１に記載のパッケージされたチップ。
  9. 前記バンプの少なくとも幾つかが、１ｍｍ以下のピッチで１つまたは複数の行として配置される請求項１に記載のパッケージされたチップ。
  10. 前記誘電層が前記チップの下に延び、前記誘電層の内面が前記チップへ向けて上方に面する請求項１に記載のパッケージされたチップ。
  11. 前記バンプの少なくとも幾つかが前記チップの下に配置される請求項１０に記載のパッケージされたチップ。
  12. 前記バンプの全てが前記チップの下に配置される請求項１１に記載のパッケージされたチップ。
  13. 前記トレースが前記誘電層の外側の上に配置され、前記バンプが前記誘電層を少なくとも部分的に通って延びる請求項１に記載のパッケージされたチップ。
  14. 前記トレースが前記誘電層の内側に配置され、前記バンプが前記誘電層を少なくとも部分的に通って延びる請求項１３に記載のパッケージされたチップ。
  15. 前記トレースが前記誘電層の外側に配置される請求項１に記載のパッケージされたチップ。
  16. 前記チップの前記前面が前記チップキャリアへ向けて下方へ面する請求項１０に記載のパッケージされたチップ。
  17. 前記チップキャリアが前記トレースと一体的に形成されたリードを有し、前記リードが前記チップの前記コンタクトへ結合される請求項１６に記載のパッケージされたチップ。
  18. 前記チップキャリア上で前記トレースへ電気的に接続されて下方へ面するボンディングパッドと、
    前記ボンディングパッドを前記コンタクトへ接続するボンドワイヤと
    を更に含む請求項１６に記載のパッケージされたチップ。
  19. 前記ボンドワイヤが前記バンプの下端の下へ延びない請求項１８に記載のパッケージされたチップ。
  20. 前記チップの前記裏面が前記チップキャリアの方へ下方に向いている請求項１０に記載のパッケージされたチップ。
  21. 前記チップキャリア上で前記トレースへ電気的に接続されて上方に面するボンディングパッドと、
    前記ボンディングパッドを前記コンタクトへ接続するボンドワイヤと
    を更に含む請求項２０に記載のパッケージされたチップ。
  22. 前記導電性バンプの下端が前記チップに関して移動可能である請求項１に記載のパッケージされたチップ。
  23. 前記導電性バンプの下端が、前記チップへ近づくか離れるように垂直方向で移動可能である請求項２２に記載のパッケージされたチップ。
  24. 前記導電性バンプの下端が、前記チップの前記表面と平行に水平方向で移動可能である請求項２３に記載のパッケージされたチップ。
  25. 前記チップと前記誘電層との間に配置されたスペーサ層を更に含む請求項１に記載のパッケージされたチップ。
  26. 前記スペーサ層は弾性がある請求項２３に記載のパッケージされたチップ。
  27. 前記チップが前記誘電層の下に配置され、前記バンプが前記チップを越えて前記誘電層から下方へ突き出る請求項１に記載のパッケージされたチップ。
  28. 前記チップの前記前面が前記誘電層の前記外面へ面している請求項２５に記載のパッケージされたチップ。
  29. 前記バンプの前記下端が前記チップキャリアの前記外面の下に配置される請求項１に記載のパッケージされたチップ。
  30. 前記誘電層がバンプ開口を有し、前記バンプが前記バンプ開口の中で前記トレースから下方へ突き出ており、前記バンプの前記下端が前記バンプ開口の中で前記誘電層の前記外面の上に配置される請求項１に記載のパッケージされたチップ。
  31. （ａ）上方に面する内面および下方に面する外面を有する誘電層と、
    （ｂ）前記誘電層の上の導電性トレースと、
    （ｃ）前記トレースと一体的に形成された導電性バンプであって、前記トレースから下方へ突き出ており、回路パネル上のコンタクトパッドへ結合するように構成された下端を有する導電性バンプと
    を含む密着性自己支持チップキャリア。
  32. 前記バンプの少なくとも１つが、
    前記トレースの１つから下方へ延びる第１の壁部分と、
    バンプの下端に隣接して前記第１の壁部分と連結する底壁部分と、
    前記底壁部分から前記誘電層へ上方に延びる第２の壁部分と
    を有する請求項３１に記載のチップキャリア。
  33. 前記バンプの少なくとも１つがほぼＵ字形であり、Ｕ字形の閉鎖端がバンプの下端を画定し、Ｕ字形の開放端が上方に面する請求項３１に記載のチップキャリア。
  34. 前記バンプの少なくとも１つがほぼカップ形であり、カップ形の閉鎖端がバンプの下端を画定し、カップ形の開放端が上方に面する請求項３１に記載のチップキャリア。
  35. 前記ほぼカップ形バンプの少なくとも１つが、バンプの下端から前記誘電層へ上方に延びる無孔の側壁を有する請求項３４に記載のチップキャリア。
  36. 少なくとも１つの前記カップ形バンプの開放上端が、前記誘電層の内面に露出される請求項３４に記載のチップキャリア。
  37. 前記バンプの少なくとも１つが実質的に中実である請求項３１に記載のチップキャリア。
  38. 前記バンプの少なくとも１つが、垂直軸の周りの回転面の形態をした外面を有する請求項３１に記載のチップキャリア。
  39. 前記バンプの少なくとも１つが、バンプの下端に隣接してバンプの全周辺の周りで上方および外方へ傾斜する導入面を有する請求項３１に記載のチップキャリア。
  40. 前記バンプの少なくとも幾つかが、１ｍｍ以下のピッチで１つまたは複数の行として配置される請求項３１に記載のチップキャリア。
  41. 前記トレースが前記誘電層の外側の上に配置され、前記バンプが前記誘電層を少なくとも部分的に通って延びる請求項３１に記載のチップキャリア。
  42. 前記トレースが前記誘電層の内側に配置され、前記バンプが前記誘電層を少なくとも部分的に通って延びる請求項４１に記載のチップキャリア。
  43. 前記バンプが前記誘電層を完全に通って延び、バンプの下端が誘電層の外面の下に配置される請求項４２に記載のチップキャリア。
  44. 前記トレースが前記誘電層の外側に配置される請求項３１に記載のチップキャリア。
  45. 前記バンプが開放上端を有する中空カップ形バンプを含み、前記誘電層が少なくとも幾つかの前記バンプの開放上端を横切って延びる請求項４４に記載のチップキャリア。
  46. 中空バンプが内部空間を画定し、前記誘電層が少なくとも幾つかの前記バンプの内部空間の中へ伸びる請求項４５に記載のチップキャリア。
  47. （ａ）（ｉ）前面と、裏面、さらに該前面上のコンタクトを有するチップと、
    （ｉｉ）誘電層を含むチップキャリアであって、該誘電層がその上に前記コンタクトへ電気的に接続されたトレースを有し、バンプが前記トレースと一体化されており、前記誘電層が、前記チップの方へ上方に面する内面および前記チップから離れて下方に面する外面を有し、前記バンプが前記トレースから下方へ突き出ると共に下端を有する、チップキャリアと
    を含むパッケージされた半導体チップと、
    （ｂ）上面、および前記上面で露出されたコンタクトパッドを有する回路パネルであって、前記チップキャリア上の前記バンプの前記下端が前記回路パネル上の前記コンタクトパッドへ結合されている、回路パネルと
    を含む超小型電子アセンブリ。
  48. 前記チップキャリアの底面が、前記バンプによって前記コンタクトパッドから垂直方向に間隔を空けられている請求項４７に記載のアセンブリ。
  49. 前記バンプを前記コンタクトパッドへ固定する導電性ボンディング材料を更に含む請求項４７に記載のアセンブリ。
  50. 前記導電性ボンディング材料が５０μｍ未満の最小の厚さを有する請求項４９に記載のアセンブリ。
  51. 前記バンプの少なくとも幾つかがバンプの下端から上方に延びる垂直延長壁面を画定し、前記ボンディング材料がフィレットを形成し、前記フィレットが、前記コンタクトパッドから前記壁面を画定するバンプの下端の上にある前記壁面上のロケーションへ延びる請求項５０に記載のアセンブリ。
  52. 前記壁面および前記フィレットが前記バンプの少なくとも幾つかの周りを完全に取り巻く請求項５１に記載のアセンブリ。
  53. 前記バンプの下端が凸面であって、前記壁面と滑らかに合体する底面を画定し、前記コンタクトパッドがほぼ平坦である請求項５２に記載のアセンブリ。
  54. （ａ）チップと、チップ上のコンタクトへ電気的に接続されたトレースを有する誘電層を含むチップキャリアと、トレースと一体化したバンプとを含むチップアセンブリをテスト取付具へ一時的に係合して、トレースから下方へ突き出ると共に誘電層を越えて下方へ突き出るバンプの下端を前記取付具上のテストコンタクトと係合させるステップと、
    （ｂ）係合されたバンプおよびテストコンタクトの少なくとも幾つかの間で信号を送信することによってチップアセンブリをテストするステップと、
    （ｃ）テスト取付具からチップアセンブリの係合を解くステップと、
    （ｄ）バンプの下端を回路パネル上のコンタクトパッドへ結合することによって、テストされたチップアセンブリを回路パネル上に取り付けるステップと
    を含む超小型電子アセンブリを作る方法。
  55. 一時的に係合する前記ステップの間、少なくとも幾つかの前記バンプの下端が他の前記バンプの下端に対して垂直方向に変位される請求項５４に記載の方法。
  56. 一時的に係合する前記ステップの間、前記バンプの少なくとも幾つかが変形される請求項５５に記載の方法。
  57. （ａ）内面および外面を有する誘電層と金属とを結合するステップと、
    （ｂ）前記金属から前記誘電層上にトレースを形成するステップと、
    （ｃ）前記金属を変形することによって金属バンプを形成するステップと
    を含み、前記バンプが前記トレースと一体化されて、前記トレースから下方へ突き出るように前記結合ステップと、バンプ形成ステップと、トレース形成ステップとを実行するチップキャリアを作る方法。
  58. 前記バンプ形成ステップが前記結合ステップの後で実行される請求項５７に記載の方法。
  59. 前記誘電層が開口を有し、前記バンプ形成ステップが前記開口の少なくとも幾つかを介して金属を変形するように実行される請求項５８に記載の方法。
  60. 前記変形ステップが前記トレース形成ステップの後で実行される請求項５９に記載の方法。
  61. 前記バンプ形成ステップが突起を有するツールへ金属を係合し、前記突起の周りで金属を成形するように金属に対してツールを下方へ移動することを含む請求項５８に記載の方法。
  62. 前記バンプ形成ステップが前記誘電層および前記金属をツールへ係合し、前記誘電層および前記金属の両方を変形するように前記ツールを移動することを含む請求項５８に記載の方法。
  63. 前記誘電層が内面および外面を有し、前記結合ステップが前記誘電層の前記内面から遠くに前記金属を提供するように実行され、更に前記バンプ形成ステップの前に前記誘電層の前記内面上にスペーサ層を提供し、前記スペーサ層が前記バンプ形成ステップの間に変形される請求項６２に記載の方法。
  64. 前記スペーサ層が接着剤を含む請求項６３に記載の方法。
  65. 前記金属が、最初、ほぼ均一の厚さの金属層の形態であり、前記トレース形成ステップが、前記バンプを形成するため金属変形ステップの間に金属を変形して比較的厚い領域および比較的薄い領域を形成し、続いて前記比較的薄い領域を除去して、前記比較的厚い領域の金属を前記トレースとして残すことを含む請求項５８に記載の方法。
  66. （ａ）誘電層と、
    （ｂ）前記誘電層の上に取り付けられて、少なくとも部分的に閉鎖された下端および開放された上端を有する複数の一体的中空金属バンプと、
    （ｃ）上面と、該上面上に露出されたコンタクトパッドとを有する基板であって、前記バンプの下端が前記コンタクトパッドへ結合されて、前記バンプが前記基板の上で前記誘電層を支持し、前記バンプの上端がテストされる超小型電子要素の端子を受け取るように構成されている基板と
    を含むソケット。
  67. 前記中空バンプがほぼカップ形である請求項６６に記載のソケット。
  68. （ａ）基板と、
    （ｂ）テストコンタクトと、トレースと、該トレースと一体的に形成されたバンプとを有する誘電層であって、前記バンプが前記トレースおよび前記誘電層から下方へ突き出ており、前記バンプが前記誘電層の下に配置された下端を有し、前記テストコンタクトが前記バンプから水平方向にオフセットされるように、前記バンプが前記テストコンタクトと一緒に散在する、誘電層と、
    （ｃ）コンタクトパッドを有する基板であって、前記バンプが該コンタクトパッドへ結合されると共に前記基板の上で前記誘電層を支持し、テストされるデバイスの端子が前記テストコンタクトと係合されるときに、前記誘電層の屈曲によって前記テストコンタクトが下方へ変位される、基板と
    を含むソケット。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054965A (ja) * 2009-08-31 2011-03-17 Samsung Electro-Mechanics Co Ltd バンプを備えた印刷回路基板及びその製造方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
US7132851B2 (en) * 2003-07-11 2006-11-07 Xilinx, Inc. Columnar floorplan
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
WO2006009772A2 (en) * 2004-06-18 2006-01-26 Tessera, Inc. Multi-frequency noise suppression capacitor set
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
KR101267651B1 (ko) 2005-02-25 2013-05-23 테세라, 인코포레이티드 유연성을 갖는 마이크로 전자회로 조립체
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP2007250702A (ja) * 2006-03-15 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法並びに配線基板
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7767497B2 (en) * 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
US20090115047A1 (en) * 2007-10-10 2009-05-07 Tessera, Inc. Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
US8042405B2 (en) * 2008-07-23 2011-10-25 University Of Kentucky Research Foundation Method and apparatus for characterizing microscale formability of thin sheet materials
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
JP5801685B2 (ja) * 2011-10-24 2015-10-28 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
GB2500380A (en) 2012-03-18 2013-09-25 Effect Photonics B V Arrangement and method of making electrical connections
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465435A (en) * 1967-05-08 1969-09-09 Ibm Method of forming an interconnecting multilayer circuitry
US4001870A (en) * 1972-08-18 1977-01-04 Hitachi, Ltd. Isolating protective film for semiconductor devices and method for making the same
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS5321771A (en) * 1976-08-11 1978-02-28 Sharp Kk Electronic parts mounting structure
US4067104A (en) * 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4284563A (en) * 1978-02-08 1981-08-18 Research Corporation 9,10,11,12,12-Pentachloro 4,6-dioxa-5-thia-1-aza-tricyclo[7.2.1.02,8 ]d
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4381602A (en) * 1980-12-29 1983-05-03 Honeywell Information Systems Inc. Method of mounting an I.C. chip on a substrate
US4466184A (en) * 1981-04-21 1984-08-21 General Dynamics, Pomona Division Method of making pressure point contact system
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
US4642889A (en) * 1985-04-29 1987-02-17 Amp Incorporated Compliant interconnection and method therefor
US4671849A (en) * 1985-05-06 1987-06-09 International Business Machines Corporation Method for control of etch profile
US6043563A (en) * 1997-05-06 2000-03-28 Formfactor, Inc. Electronic components with terminals and spring contact elements extending from areas which are remote from the terminals
US4902606A (en) * 1985-12-20 1990-02-20 Hughes Aircraft Company Compressive pedestal for microminiature connections
US4924353A (en) * 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
US4695870A (en) * 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4955523A (en) * 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
US4813129A (en) * 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
JPH01129431A (ja) * 1987-11-16 1989-05-22 Sharp Corp 半導体チップ実装方式
JPH0715087B2 (ja) * 1988-07-21 1995-02-22 リンテック株式会社 粘接着テープおよびその使用方法
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
US5077598A (en) * 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
US5121299A (en) * 1989-12-29 1992-06-09 International Business Machines Corporation Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein
US4989069A (en) * 1990-01-29 1991-01-29 Motorola, Inc. Semiconductor package having leads that break-away from supports
US5082811A (en) * 1990-02-28 1992-01-21 E. I. Du Pont De Nemours And Company Ceramic dielectric compositions and method for enhancing dielectric properties
US5656862A (en) * 1990-03-14 1997-08-12 International Business Machines Corporation Solder interconnection structure
US5187020A (en) * 1990-07-31 1993-02-16 Texas Instruments Incorporated Compliant contact pad
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5140404A (en) * 1990-10-24 1992-08-18 Micron Technology, Inc. Semiconductor device manufactured by a method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
US5180311A (en) * 1991-01-22 1993-01-19 Hughes Aircraft Company Resilient interconnection bridge
JP2593965B2 (ja) * 1991-01-29 1997-03-26 三菱電機株式会社 半導体装置
US5225966A (en) * 1991-07-24 1993-07-06 At&T Bell Laboratories Conductive adhesive film techniques
US5316788A (en) * 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
WO1993004375A1 (en) * 1991-08-23 1993-03-04 Nchip, Inc. Burn-in technologies for unpackaged integrated circuits
US5194930A (en) * 1991-09-16 1993-03-16 International Business Machines Dielectric composition and solder interconnection structure for its use
JP2927081B2 (ja) * 1991-10-30 1999-07-28 株式会社デンソー 樹脂封止型半導体装置
US5203076A (en) * 1991-12-23 1993-04-20 Motorola, Inc. Vacuum infiltration of underfill material for flip-chip devices
US5213676A (en) * 1992-05-11 1993-05-25 Eastman Kodak Company Method of generating a substrate electrode for flip chip and other applications
US5249101A (en) * 1992-07-06 1993-09-28 International Business Machines Corporation Chip carrier with protective coating for circuitized surface
JP3151219B2 (ja) * 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
JP3445641B2 (ja) * 1993-07-30 2003-09-08 株式会社デンソー 半導体装置
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
JPH07115096A (ja) * 1993-10-18 1995-05-02 Fujitsu Ltd バンプ電極
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5431571A (en) * 1993-11-22 1995-07-11 W. L. Gore & Associates, Inc. Electrical conductive polymer matrix
KR0154994B1 (ko) * 1993-11-22 1998-12-01 세끼자와 다다시 반도체장치 및 그 제조방법
CA2135241C (en) * 1993-12-17 1998-08-04 Mohi Sobhani Cavity and bump interconnection structure for electronic packages
US5508228A (en) * 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5431328A (en) * 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
US5802699A (en) * 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
US6177636B1 (en) * 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
US5929517A (en) * 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US5734547A (en) * 1995-02-13 1998-03-31 Iversen; Arthur H. Power switchgear
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
US5766987A (en) * 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US6376921B1 (en) * 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US5749997A (en) * 1995-12-27 1998-05-12 Industrial Technology Research Institute Composite bump tape automated bonding method and bonded structure
US5731709A (en) * 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
EP0901695A4 (en) * 1996-05-24 2000-04-12 Tessera Inc CONNECTORS FOR MICROELECTRONIC ELEMENTS
US6030856A (en) * 1996-06-10 2000-02-29 Tessera, Inc. Bondable compliant pads for packaging of a semiconductor chip and method therefor
US6255738B1 (en) * 1996-09-30 2001-07-03 Tessera, Inc. Encapsulant for microelectronic devices
US6083837A (en) * 1996-12-13 2000-07-04 Tessera, Inc. Fabrication of components by coining
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6313402B1 (en) * 1997-10-29 2001-11-06 Packard Hughes Interconnect Company Stress relief bend useful in an integrated circuit redistribution patch
US5937758A (en) * 1997-11-26 1999-08-17 Motorola, Inc. Micro-contact printing stamp
US6337445B1 (en) * 1998-03-16 2002-01-08 Texas Instruments Incorporated Composite connection structure and method of manufacturing
US6184576B1 (en) * 1998-09-21 2001-02-06 Advantest Corp. Packaging and interconnection of contact structure
JP3914654B2 (ja) * 1999-03-17 2007-05-16 株式会社ルネサステクノロジ 半導体装置
US6197613B1 (en) * 1999-03-23 2001-03-06 Industrial Technology Research Institute Wafer level packaging method and devices formed
WO2000059033A1 (en) * 1999-03-25 2000-10-05 Seiko Epson Corporation Wiring board, connection board, semiconductor device, method of manufacture thereof, circuit board, and electronic device
US6258625B1 (en) * 1999-05-18 2001-07-10 International Business Machines Corporation Method of interconnecting electronic components using a plurality of conductive studs
JP2003502866A (ja) * 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6578754B1 (en) * 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6462575B1 (en) * 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
US6710456B1 (en) * 2000-08-31 2004-03-23 Micron Technology, Inc. Composite interposer for BGA packages
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
US7148566B2 (en) * 2001-03-26 2006-12-12 International Business Machines Corporation Method and structure for an organic package with improved BGA life
US6550666B2 (en) * 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
TW517360B (en) * 2001-12-19 2003-01-11 Ind Tech Res Inst Enhanced type wafer level package structure and its manufacture method
US6593224B1 (en) * 2002-03-05 2003-07-15 Bridge Semiconductor Corporation Method of manufacturing a multilayer interconnect substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054965A (ja) * 2009-08-31 2011-03-17 Samsung Electro-Mechanics Co Ltd バンプを備えた印刷回路基板及びその製造方法

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