JP5306224B2 - コンプライアンスを有するマイクロ電子アセンブリ及びそのための方法 - Google Patents

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Description

［関連出願の相互参照］
本出願は、その開示内容を引用することにより本明細書の一部をなすものとするＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＡＳＳＥＭＢＬＩＥＳ ＨＡＶＩＮＧ ＣＯＭＰＬＩＡＮＣＹ ＡＮＤ ＭＥＴＨＯＤＳ ＴＨＥＲＥＦＯＲと題される２００６年１２月２０日に出願された出願第１１／６４３，０２１号の利益を主張する。本出願は、その開示内容を引用することにより本明細書の一部をなすものとする２００６年２月２３日に出願された米国特許出願第１１／３６０，２３０号に関連する。
［発明の分野］
本発明は、ウエハレベル半導体チップパッケージングに関する。特に、本発明は、改良されたコンプライアントウエハおよびコンプライアント半導体パッケージ構造と、該構造を形成するための方法とに関する。
半導体チップなどのマイクロ電子デバイスは、一般に、他の電子部品に対する多くの入力接続部および出力接続部を必要とする。半導体チップまたは他の同等のデバイスの入力接点および出力接点は、一般に、デバイスの表面をほぼ覆うグリッド状のパターンで配置され（一般に、エリアアレイと称される）、あるいは、デバイスの前面の各縁部と平行にこれに隣接して或いは前面の中心で延在してもよい細長い列を成して配置される。一般に、チップなどのデバイスは、プリント回路基板などの基板上に物理的に実装されなければならず、また、デバイスの接点は、回路ボードの導電機能部に対して電気的に接続されなければならない。
半導体チップは、一般に、製造中および回路ボードまたは他の回路パネルなどの外部基板に対するチップの実装中に、チップの取り扱いを容易にするパッケージ内に設けられる。例えば、多くの半導体チップは、表面実装に適したパッケージ内に設けられる。この一般的なタイプの多数のパッケージが様々な用途のために提案されてきた。最も一般的には、そのようなパッケージは、誘電体上にメッキされ或いはエッチングされた金属構造体として端子が形成されて成る一般に「チップキャリア」と称される誘電要素を含む。これらの端子は、一般に、チップキャリア自体に沿って延在する薄いトレースなどの機能部によって、また、チップの接点と端子またはトレースとの間で延在する細いリード線またはワイヤによって、チップ自体の接点に対して接続される。表面実装工程において、パケージは、パッケージ上の各端子が回路ボード上の対応する接点パッドと位置合わせされるように回路ボード上に配置される。半田または他の結合材料が端子と接点パッドとの間に設けられる。パッケージは、半田を溶解させ或いは「リフローする」ように或いは結合材料を活性化させるようにアセンブリを加熱することによって、取り外し不能に所定位置に結合させることができる。
多くのパッケージは、パッケージの端子に取り付けられる直径が一般に約０．１ｍｍ〜約０．８ｍｍ（５〜３０ミル）の半田球の形態を成す半田塊を含む。半田球の配列がその下面から突出するパッケージは、一般に、ボールグリッドアレイすなわち「ＢＧＡ」パッケージと称される。ランドグリッドアレイすなわち「ＬＧＡ」パッケージと称される他のパッケージは、半田から形成される薄い層またはランドによって基板に対して固定される。このタイプのパッケージは非常にコンパクトになり得る。一般に「チップスケールパッケージ」と称される特定のパッケージは、パッケージ内に組み込まれるデバイスの面積に等しい或いは該面積よりも僅かだけ大きい回路ボード面積を占める。これは、それがアセンブリの全体のサイズを減少させかつ基板上の様々なデバイス間の短い相互接続の使用を可能にし、それにより、デバイス間の信号伝播時間が制限されるとともに、アセンブリの高速での動作が容易になるという点で有利である。
パッケージを含むアセンブリは、デバイスおよび基板の熱膨張差および収縮により課される応力を被り得る。動作中および製造中、半導体チップは、回路ボードの膨張および収縮の大きさとは異なる大きさで膨張および収縮する傾向がある。パッケージの端子が例えば半田を使用することによってチップまたは他のデバイスに対して固定される場合、これらの効果は、端子を回路ボード上の接点パッドに対して移動させる傾向がある。これは、回路ボード上の接点パッドに対して端子を接続する半田に応力を課す。その開示内容を引用することにより本明細書の一部をなすものとする米国特許第５，６７９，９７７号明細書、第５，１４８，２６６号明細書、第５，１４８，２６５号明細書、第５，４５５，３９０号明細書、および、第５，５１８，９６４号明細書の特定の好ましい実施形態に開示されるように、半導体チップパッケージは、パッケージ内に組み込まれるチップまたは他のデバイスに対して移動できる端子を有することができる。そのような移動は、かなりの程度の膨張差および収縮差を補償できる。
パッケージ化されたデバイスの検査は、他の厄介な問題を引き起こす。幾つかの製造プロセスでは、パッケージデバイスの端子と検査装置との間で一時的な接続を形成する必要があるとともに、デバイスが完全に機能するようにすべくこれらの接続によってデバイスを作動させる必要がある。通常、これらの一時的な接続は、パッケージの端子を検査装置に対して結合させることなく行なわれなければならない。端子の全てが検査装置の導電要素に対して確実に接続されるようにすることが重要である。しかしながら、平坦な接点パッドを有する普通の回路ボードなどの簡単な検査装置に対してパッケージを押し付けることによって接続を行なうことは難しい。パッケージの端子が同一平面上にない場合、あるいは、検査装置の導電要素が同一平面上にない場合には、端子の一部が検査装置上のそれらの対応する接点パッドと接触しない。例えば、ＢＧＡパッケージでは、端子に取り付けられる半田球の直径の違い、および、チップキャリアの非平面性により、半田球の一部が異なる高さに位置する場合がある。
これらの問題は、非平面性を補償するようになっている特徴を有する特別に構成された検査装置を使用することによって軽減することができる。しかしながら、そのような特徴は、検査装置のコストを増大させ、また、場合によっては、何らかの信頼性の欠如を検査装置自体にもたらす。これは、意味のある検査を行なうために、検査装置および検査装置とデバイスとの係合をパッケージデバイス自体よりも信頼性のあるものにしなければならないため、特に望ましくない。また、高周波作動するようになっているデバイスは、一般に、高周波信号を印加することによって検査されなければならない。この要件は、検査装置における信号経路の電気特性に対して制約を与え、それにより、検査装置の構造が更に複雑になる。
また、半田球が端子と接続されるパッケージデバイスおよびウエハを検査する場合、半田は、半田球と係合する検査装置の部品上に蓄積する傾向がある。半田残渣のこの蓄積は、検査装置の寿命を短くして、その信頼性を損なう可能性がある。
前述した問題に対処するために様々な解決策が提案されてきた。前述した特許に開示される特定のパッケージは、マイクロ電子デバイスに対して移動できる端子を有する。そのような移動は、検査中の端子の非平面性をある程度補償できる。
いずれもＮｉｓｈｉｇｕｃｈ．ｅｔ．ａｌに対して発行された第５，１９６，７２６号明細書および第５，２１４，３０８号明細書は、チップの表面上のバンプリードが基板上のカップ状ソケット内に受けられて低融点材料によってソケット内に結合される、ＢＧＡタイプの手法を開示している。Ｂｅａｍａｎ．ｅｔ．ａｌに対して発行された米国特許第４，９７５，０７９号明細書は、検査基板上のドーム形状接点が円錐ガイド内に配置されるチップ用検査ソケットを開示している。チップは、半田球が円錐ガイド内に入って基板上のドーム形状ピンと係合するように、基板に対して押し付けられる。ドーム形状ピンがチップの半田球を実際に変形させるように十分な力が加えられる。
ＢＧＡソケットの更なる例は、その開示内容を引用することにより本明細書の一部をなすものとする１９９８年９月８日に発行された同一出願人による米国特許第５，８０２，６９９号明細書において見出すことができる。この’６９９特許は、複数の穴を有するシート状コネクタを開示している。各穴には、１つの穴にわたって内側に広がる少なくとも１つの弾性薄層接点が設けられている。ＢＧＡデバイスのバンプリードは、バンプリードが接点と係合されるように穴内へ押し込められる。アセンブリを検査することができ、また、許容できると考えられる場合には、バンプリードを接点に対して取り外し不能に結合することができる。
その開示内容を引用することにより本明細書の一部をなすものとする２００１年３月２０日に発行された同一出願人による米国特許第６，２０２，２９７号明細書は、バンプリードを有するマイクロ電子デバイス用のコネクタ、および、コネクタを製造して使用するための方法を開示している。’２９７特許の１つの実施形態において、誘電基板は、前面から上方へ延在する複数のポストを有する。ポストは、ポストグループの配列を成して配置されてもよく、その場合、各ポストグループはそれらの間に隙間を画定する。略薄層状の接点は、各ポストの上端から延在している。デバイスを検査するため、デバイスのバンプリードはそれぞれ、対応する隙間内に挿入され、それにより、それが挿入され続けるにつれてバンプリードに抗して拭き取る接点と係合する。一般に、接点の先端部は、バンプリードが隙間内へ挿入されるにつれて、基板へ向けて下方へかつ隙間の中心から外側へ離れるように偏向する。
その開示内容を引用することにより本明細書の一部をなすものとする同一出願人による米国特許第６，１７７，６３６号明細書は、マイクロ電子デバイスと支持基板との間で相互接続を行なうための方法および装置を開示している。’６３６特許の１つの好ましい実施形態において、マイクロ電子デバイスのための相互接続部品を形成する方法は、第１および第２の表面を有する柔軟なチップキャリアを設け、チップキャリアの第１の表面に対して導電シートを結合することを含む。導電シートは、その後、複数のほぼ硬質なポストを形成するように選択的にエッチングされる。支持構造体の第２の表面上にコンプライアント層が設けられ、また、半導体チップなどのマイクロ電子デバイスがコンプライアント層と係合され、それにより、コンプライアント層がマイクロ電子デバイスとチップキャリアとの間に位置し、また、ポストがチップキャリアの露出面から突出したままとなる。ポストは、マイクロ電子デバイスに対して電気的に接続される。ポストは、ソケット内に係合され或いは例えば回路パネルのような基板の機能部に対して半田結合され得る、突出パッケージ端子を形成する。ポストはマイクロ電子デバイスに対して移動できるため、そのようなパッケージは、デバイスの使用時にデバイスと支持基板との間の膨張不整合の熱係数を実質的に調整する。また、ポストのチップを同一平面上または略同一平面上にすることができる。
最近、数ＧＨｚを上回る周波数で動作するＤＲＡＭパッケージが開発されてきており、これは、長いワイヤの高いインピーダンスに起因して、ワイヤボンディング相互接続を利用することを困難にする場合がある。従来のフリップチップパッケージの場合、プリント回路基板（ＣＴＥ１４−１６）とシリコーン（ＣＴＥ３−４）との間の熱的不整合が周囲のＢＧＡの層間剥離を引き起こす場合がある。したがって、熱サイクル中に生じる機械的応力を補償するため、アンダーボールパッケージング層が十分にコンプライアントである（例えば、弾性率および厚さが低い）ことが好ましい。
リソグラフィ法は多くの欠点を有する。第１の欠点は、コンプライアント層が非常に低いｒｐｍを必要とするスピンコーティングプロセスによって形成される約４０ミクロンの厚さを有するという点である。そのようなコンプライアント層は、低いｒｐｍに起因して不均一になる傾向がある。第２の問題は、リソグラフィプロセスが直線状の壁または逆アングルの壁を有する構造体をもたらし、それにより、上端および下端のバンプたわみで高応力メタライゼーションが生じるという点である。スクリーン印刷法は、１）高分子のためのスクリーン印刷プロセスの精度が低く、そのため、結果として得られるバンプの厚さ変動が５０〜６０ミクロンとなり、また、２）多量の変形バンプに起因して、スクリーン印刷プロセスが低い歩留まりをもたらすこと、を含む多くの欠点を有する。
前記進展にもかかわらず、マイクロ電子パッケージを形成する改良された方法の必要性、および、コンプライアントアンダーボールバンプを有するマイクロ電子パッケージ、例えばコンプライアントアンダーボールバンプを有するＤＤＲパッケージの必要性が依然としてある。
本発明は、シリコン・アンダー・ボールバンプ（ＳＵＢ）などのコンプライアントアンダーボールバンプを有するマイクロ電子パッケージを形成するための改良された方法を提供する。１つの実施形態において、本発明は平坦化ステップを使用し、この平坦化ステップ中に、スクリーン印刷されたバンプが従来の研削機を使用して研削される。バンプを研削した後、光画像化可能シリコーンなどの光画像化可能層を堆積させることによってバンプ上の鋭いエッジが平滑化されてもよい。したがって、１つの実施形態では、ウエハ上にコンプライアントバンプをスクリーン印刷し、スクリーン印刷されたコンプライアントバンプ上にわたって保護コーティングを塗布し、研削方法を使用してスクリーン印刷されたバンプを平坦化し、更なる光画像化可能コンプライアント層を加えて研削されたコンプライアントバンプを平滑化することによって、アンダーボールバンプが少なくとも部分的に形成される。
本発明の１つの好ましい実施形態において、マイクロ電子アセンブリを形成する方法は、第１の表面と該第１の表面でアクセスできる接点とを有するマイクロ電子素子を設けることを含む。マイクロ電子素子としては、半導体ウエハ、１つ以上のメモリチップを有するウエハ、または、ＤＤＲ３またはＤＤＲ４チップなどの１つ以上のダブルデータレート（ＤＤＲ）チップを有するウエハを挙げることができる。１つの実施形態において、マイクロ電子素子は、シングルメモリチップなどの単一のチップを含んでいてもよい。この方法は、マイクロ電子素子の第１の表面上にわたってコンプライアントバンプを設け、コンプライアントバンプ上およびマイクロ電子素子の第１の表面上にわたって犠牲層を堆積させせることを含み、その場合、犠牲層はコンプライアントバンプを覆う。犠牲層は光画像化可能層であってもよい。犠牲層はシリコーンを含んでいてもよい。
１つの実施形態では、シリコーン系材料（３−２０００ＭＰａ）がアンダーボール誘電材料またはコンプライアント層にとって良好な候補である。これらの材料に関しては、少なくとも２つのタイプの塗布方法が存在することが好ましい。第１の方法は、Ｄｏｗ Ｃｏｒｎｉｎｇによって販売されるＷＬ−６９１０などのシリコーン材料を印刷することを伴う。第２の方法は、光画像化可能材料を使用することを伴う。これらの２つの方法は、単独で使用されてもよく、あるいは、組み合わせて使用されてもよい。
方法は、望ましくは、犠牲層およびコンプライアントバンプを研削して、コンプライアントバンプの上面を平坦化することを含み、それにより、コンプライアントバンプの平坦化された上面は犠牲層を通じてアクセスできる。１つの実施形態では、平坦化された上面がほぼ平らであることが好ましい。コンプライアントバンプは、平坦化された上面を取り囲む傾斜した側面を有することが望ましく、それにより、犠牲層を除去するステップ中に、傾斜した側面が露出される。研削ステップ後、平坦化された上面を取り囲むコンプライアントバンプの部分および接点を露出させるために、犠牲層が除去される。接点と電気的に接続される第１の端部とコンプライアントバンプの平坦化された上面に位置する第２の端部とを有する、導電トレースが設けられることが好ましい。導電トレースは、銅、金、ニッケル、および、合金、これらの組み合わせ、および、その複合体などの導電材料から形成されるのが望ましい。半田球、導電ポスト、および、導電ピンなどの導電要素が、導電トレースの第２の端部と接触して設けられてもよい。導電要素は、銅、銅合金、金、および、これらの組み合わせなどの導電材料から形成されてもよい。また、この方法は、少なくとも１つのチップを有する個々のチップパッケージを設けるためにマイクロ電子素子をダイスカットすることを含んでいてもよい。
１つの好ましい実施形態では、犠牲層を除去した後、マイクロ電子素子の第１の表面上およびコンプライアントバンプ上にわたってシリコーン層が堆積される。シリコーン層は、マイクロ電子素子の第１の表面でアクセスできる接点を露出させるために選択的に除去されてもよい。
１つの実施形態において、方法は、導電トレースの第２の端部と接触する導電ポストを設けることを含み、導電ポストは、コンプライアントバンプ上に位置するとともに、マイクロ電子素子の第１の表面から離れて突出し、それにより、導電ポストがマイクロ電子素子の接点と電気的に相互接続される。導電ポストは、マイクロ電子アセンブリにおける最も高いポイントを規定するチップを有することが好ましい。
１つの実施形態において、コンプライアントバンプは、３−２０００ＭＰａの範囲の弾性率を有する材料の層を堆積させるとともに、コンプライアントバンプを形成するために低弾性率材料の前記層の一部を選択的に除去することによって設けられる。他の実施形態において、コンプライアントバンプは、硬化可能な材料から成るバンプをマイクロ電子素子の第１の表面上にスクリーン印刷するとともに、コンプライアントバンプを形成するように硬化可能な材料を硬化させることによって設けられる。コンプライアントバンプは、シリコーン、シリコーンポリイミド共重合体、軟化エポキシ、ポリイミド、熱硬化性高分子、フッ素重合体、および、熱可塑性高分子から成るグループから選択される材料によって形成されるのが望ましい。
１つの実施形態において、導電ポストは、コンプライアントバンプのうちの１つに隣接するベースと、コンプライアントバンプから離れたチップとを有する。導電ポストは約１０〜５００ミクロンの高さを有することが望ましい。他の実施形態において、少なくとも１つの導電ポストは、約３０〜６００ミクロンの直径を有するベースと約１０〜２００ミクロンの直径を有するチップとを有する円錐台形状を成す。
本発明の他の好ましい実施形態において、マイクロ電子アセンブリを形成する方法は、第１の表面と該第１の表面でアクセスできる接点とを有する半導体ウエハまたはＤＤＲチップなどのマイクロ電子素子を設け、マイクロ電子素子の第１の表面上にわたって誘電バンプを設け、誘電バンプ上にわたって犠牲層を堆積させることを含む。誘電バンプは、シリコーン、シリコーンポリイミド共重合体またはハイブリッドポリマー、軟化エポキシ、ポリイミド、熱硬化性高分子、フッ素重合体、および、熱可塑性高分子などの材料から形成されてもよい。方法は、犠牲層および誘電バンプを研削して、誘電バンプの上面を平坦化することを含んでもよく、これにより、平坦化された上面が犠牲層を通じてアクセスできる。研削ステップ後、犠牲層を除去して、誘電バンプを更に露出させるとともに、接点を露出させてもよい。マイクロ電子素子の第１の表面上および誘電バンプ上にわたって誘電層が堆積されてもよい。誘電層は、マイクロ電子素子の第１の表面でアクセスできる接点を露出させるために選択的に除去されてもよい。接点と電気的に接続される第１の端部と誘電バンプの平坦化された上面に位置する第２の端部とを有する導電トレースが形成されてもよい。半田球、導電ポスト、および、導電ピンなどの導電要素が、導電トレースの第２の端部と接触して設けられてもよい。
導電トレースは、銅、金、ニッケル、および、合金、これらの組み合わせ、および、これらの複合体などの導電材料から形成されてもよい。導電要素は、誘電バンプ上に配置される導電ポストであってもよく、その場合、各導電ポストは約５０〜３００ミクロンの高さを有する。導電要素は、銅、銅合金、金、および、これらの組み合わせなどの導電材料から形成されることが好ましい。
本発明の他の好ましい実施形態において、マイクロ電子アセンブリを形成する方法は、第１の表面と該第１の表面でアクセスできる接点とを有する半導体ウエハを形成し、半導体ウエハの第１の表面上にわたってコンプライアントバンプを設け、コンプライアントバンプ上にわたって犠牲層を堆積させ、犠牲層およびコンプライアントバンプを研削して、コンプライアントバンプの上面を平坦化し、それにより、コンプライアントバンプの平坦化された上面が犠牲層を通じてアクセスできるようにすることを含む。方法は、研削ステップ後に、犠牲層を除去して、コンプライアントバンプおよび接点を露出させ、マイクロ電子素子の第１の表面上およびコンプライアントバンプ上にわたってシリコーン層を堆積させ、半導体ウエハの第１の表面でアクセスできる接点を露出させるためにシリコーン層を選択的に除去することを含んでいてもよい。接点と電気的に接続される第１の端部とコンプライアントバンプの平坦化された上面に位置する第２の端部とを有する、導電トレースが設けられる。導電トレースの第２の端部と接触して導電要素が設けられることが好ましい。複数の個々のチップパッケージを設けるためにマイクロ電子素子がダイスカットされてもよい。
導電要素は導電ポストであってもよい。導電要素または導電ポストは、導電要素／ポストがコンプライアントバンプ上に位置するように導電トレースの第２の端部上にメッキされてもよい。
マイクロ電子アセンブリは、第１の表面と該第１の表面でアクセスできる接点とを有する半導体ウエハと、半導体ウエハの第１の表面上に位置するコンプライアントバンプであって、各コンプライアントバンプが平面などの平坦な上面を有する、コンプライアントバンプとを含む。アセンブリは、半導体ウエハの第１の表面上およびコンプライアントバンプ上に位置するシリコーン層を含むことが望ましく、その場合、コンプライアントバンプの平坦な上面および接点がシリコーン層を通じてアクセスできる。アセンブリは、接点と電気的に接続される第１の端部とコンプライアントバンプの平坦化された上面に位置する第２の端部とを有する導電トレースと、導電トレースの第２の端部と接触する導電要素とを含むことが好ましい。導電要素は、半田球、導電ポスト、または導電ピンであってもよい。半導体ウエハは１つ以上のメモリチップを含んでいてもよい。ウエハはまた、ＤＤＲ３またはＤＤＲ４チップなどの１つ以上のダブルデータレート（ＤＤＲ）チップを含んでいてもよい。
好ましい実施形態において、コンプライアントバンプまたはコンプライアント層は、弾性率が低い材料から形成されることが好ましい。コンプライアント層は、シリコーン、軟化エポキシ、ポリイミド、熱硬化性高分子、フッ素重合体、および、熱可塑性高分子などの材料から形成されてもよい。
マイクロ電子アセンブリは、導電要素（例えば導電ポスト）とマイクロ電子素子の接点とを電気的に相互接続するために細長い導電要素を含むことが望ましい。細長い導電要素は、銅、金、ニッケル、および、合金、これらの組み合わせ、および、これらの複合体などの材料を含んでもよい。好ましい実施形態では、細長い導電要素がボンドリボンまたは導電トレースであってもよい。細長い導電要素は、コンプライアントバンプ上または誘電バンプ上にわたって延在していることが好ましい。
１つの実施形態では、導電ポストのうちの少なくとも１つがコンプライアントバンプのうちの少なくとも１つの上に配置されてもよい。他の好ましい実施形態では、各導電ポストがコンプライアントバンプのうちの１つの上に配置される。更なる他の好ましい実施形態では、２つ以上の導電ポストが単一のコンプライアントバンプ上に配置されてもよい。各導電ポストは、コンプライアントバンプまたはコンプライアント層に隣接するベースと、コンプライアントバンプまたはコンプライアント層から離れるチップとを有することが望ましい。導電ポストは、該ポストがマイクロ電子アセンブリ上の最も高い／最も丈のある構造体となるように、半田マスクの厚さよりも高い高さを有することが好ましい。結果として、マイクロ電子アセンブリの検査中、導電ポストのチップは、検査ボード上の導電パッドと係合するための第１の要素である。１つの好ましい実施形態において、導電ポストは約５０〜３００ミクロンの高さを有することが望ましい。１つの好ましい実施形態において、導電ポストのうちの少なくとも１つは、約１００〜６００ミクロンの直径を有するベースと約４０〜２００ミクロンの直径を有するチップとを有する、円錐台形状を成す。導電ポストは、銅、銅合金、金、および、これらの組み合わせなどの導電材料から形成されてもよい。
コンプライアントバンプは、マイクロ電子素子の第１の表面から離間される上面と、コンプライアントバンプの上面とマイクロ電子素子の第１の表面との間で延在する傾斜面とを有することが好ましい。導電トレースはコンプライアントバンプの傾斜面上にわたって延在することが望ましい。
以下、本発明のこれらの好ましい実施形態および他の好ましい実施形態について更に詳しく説明する。
本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の他の好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の他の好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の他の好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の更なる好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の更なる好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 本発明の１つの好ましい実施形態に係るマイクロ電子アセンブリを形成する方法を示している。 検査ボードに当接される図１４Ｊのマイクロ電子アセンブリを示している。
本発明の好ましい実施形態に係る図１を参照すると、ウエハ２０は上面２２を含んでおり、上面２２は、該上面でアクセスできる接点（図示せず）を有する。ウエハ２０は、上面２２と反対側の下面２４も含む。１つの実施形態において、ウエハは、複数の半導体チップを有する半導体ウエハである。他の実施形態において、ウエハは、ＤＲＡＭチップまたはＤＤＲチップなどの複数のメモリチップを有する。非常に好ましい実施形態では、ウエハが１つ以上のＤＤＲ３チップまたはＤＤＲ４チップを有する。
図２を参照すると、開口２８を有するステンシルまたはスクリーン２６がウエハ２０の上面２２と並置されている。シリコーンなどの硬化可能な材料３０が、ステンシルの開口２８を通じて、ウエハ２０の上面２２上にスクリーン印刷される。スクリーン印刷された材料３０は、ウエハ２０の第１の表面２２上にわたって位置する硬化可能材料の複数のバンプ３２を形成することが好ましい。複数の硬化可能バンプ３２は、ウエハ２０の第１の表面２２でアクセスできる接点（図示せず）を覆わないことが好ましい。バンプがウエハ上にステンシル印刷された後、バンプ３２が硬化されて、コンプライアントバンプが設けられる。
１つの実施形態において、ウエハは、メモリチップなどの単一のマイクロ電子チップと置き換えられてもよい。ウエハ２０の上面２２に誘電不動態層（図示せず）が堆積または付着されてもよい。不動態層は、半導体チップの接点支持面上に一般に見出されるＳｉＯ２不動態層であってもよい。他の実施形態では、エポキシ樹脂、ポリイミド樹脂、光画像化可能な誘電体などの別個の誘電不動態層が使用されてもよい。別個の不動態層が使用される場合、該不動態層は、当業者により一般に知られて使用される電子グレードの接着剤のうちの任意の１つを使用して、上面でスピンされて平面的なシート状形態へと作り上げられてもよく、または誘電シートが上面に積層されてもよい。不動態層は、ウエハ２０の上面２２を覆うとともに、細長いトレースまたはボンドリボンなどの導電要素を接点に対して取り付ける（例えば、メッキによって）ことができるように接点（図示せず）を露出させたままとすることが好ましい。
１つの実施形態では、コンプライアントバンプが不動態層（図示せず）の露出表面上に堆積され或いは積層されることが好ましい。コンプライアントバンプは、その開示内容を引用することにより本明細書の一部をなすものとする同一出願人による米国特許第６，２１１，５７２号明細書、第６，２８４，５６３号明細書、第６，４６５，８７８号明細書、第６，８４７，１０１号明細書、および、第６，８４７，１０７号明細書、並びに、同時係属の米国出願第０９／０２０，６４７号および第１０／８７３，８８３号に開示されるように形成され及び／又はこれらに開示されるような形状を有してもよい［ＴＥＳＳＥＲＡ ０７８ケースライン］。コンプライアントバンプは、硬化されるときに不動態層に付着される硬化可能な液体を使用して、不動態層上にステンシル印刷され、スクリーン印刷され、あるいは、トランスファー成形されてもよい。あるいは、コンプライアントバンプは、電子グレードの接着剤を使用して、硬化されたコンプライアントパッドの形態で不動態層の露出表面に対して付着されてもよい。コンプライアントバンプは、低弾性率の弾性材料などの多種多様な材料から形成されてもよい。コンプライアントバンプは、シリコーン、軟化エポキシ、ポリイミド、および、他の熱硬化性の高分子、フッ素重合体、および、熱可塑性高分子などの高分子材料および他の材料から作成されてもよい。
メッキシード層（図示せず）が、例えばスパッタリング工程を使用することによって前述したアセンブリ上に堆積されてもよい。典型的なメッキシード層材料としては、パラジウム（無電解メッキにおいて）、チタン、タングステンニッケル、および、クロムが挙げられる。しかしながら、他の好ましい実施形態では、主に銅から形成されるシード層が使用されてもよい。
導電トレースは、該導電トレースの第１の端部の近傍の接点を電気的に相互に接続するとともに、コンプライアントバンプのうちの１つの上に位置する第２の端部へと延在することが好ましい。導電トレースは、接点上に直接にメッキされてもよい。好ましい導電トレース材料としては、銅、金、ニッケル、および、合金、これらの組み合わせ、並びに、これらの複合体が挙げられる。
導電トレースの第２の端部だけが露出されるように、アセンブリの上端にわたって半田マスク層が堆積され或いは積層されてもよい。マスク層が誘電体材料であってもよい。半田マスクは、スクリーン印刷されて、露光され、および、現像され或いは積層されたシート、フォトレジスト材料を備えていてもよく、あるいは、アセンブリ上に堆積され或いは積層されるパラリンエポキシ樹脂、ポリイミド樹脂、フッ素重合体などを備えていてもよい。
図３を参照すると、コンプライアントバンプ３２上に犠牲保護コーティング３４が設けられることが好ましい。犠牲保護コーティング３４は、コンプライアントバンプ、ウエハ２０の第１の表面２２、および、ウエハの第１の表面でアクセスできる接点（図示せず）を覆う。以下で更に詳しく説明するように、犠牲保護層３４は、コンプライアントバンプ３２のための支持マトリクスを設けるとともに、更なる処理ステップ中にわたってウエハ２０の第１の表面２２を保護する。
図４を参照すると、犠牲保護層３４およびコンプライアントバンプ３２は、バンプ上に平坦な平面を形成するように平坦化されることが好ましい。１つの実施形態において、コンプライアントバンプは、コンプライアントバンプおよび犠牲保護層の一部を除去するために研削され或いは研磨される。図４に示されるように、犠牲保護層３４の一部は、コンプライアントバンプ３２の一部（すなわち、平坦な上面）を露出させるように除去される。コンプライアントバンプは、コンプライアントバンプ３２上に略平坦な平面３６を形成するように研削され或いは研磨される。平坦面３６は、アクセス可能であり、及び／又は、犠牲保護層３４を通じて露出される。犠牲保護層３４は、コンプライアントバンプ３２が研削プロセス中に移動するのを防止する支持マトリクスを設ける。また、犠牲層３４は、ウエハ２０の第１の表面２２でアクセスできる１つ以上の接点３８を保護する。したがって、犠牲保護層３４は、ウエハの第１の表面を保護するとともに、研削されたコンプライアントバンプ３２からの残渣によって引き起こされ得る第１の表面の汚染を防止する。
図５を参照すると、コンプライアントバンプを研削した後、犠牲層が除去され、ウエハ２０の第１の表面２２、第１の表面２２でアクセスできる１つ以上の接点３８、および、コンプライアントバンプ３２の側面が露出される。
図６を参照すると、ウエハの第１の表面２２上、研削されたコンプライアントバンプ３２上、および、１つ以上の接点（図示せず）上には、一般にランパント（ｒａｍｐａｎｔ）層とも称される光画像化可能層４０が堆積される。好ましい実施形態において、光画像化可能層４０は、ウエハ上およびコンプライアントバンプ上にスピンコーティングされる。１つの好ましい実施形態において、層４０は、識別子Ｄｏｗ Ｃｏｒｎｉｎｇ ＷＬ−５１５０またはＷＬ−６９１０の下で一般に販売されるシリコーンなどの光画像化可能シリコーン層である。光画像化可能層４０は、研削されたコンプライアントバンプ３２上に見出される任意の鋭いエッジを平滑化することが好ましい。エッジ上にわたって延在する任意の導電要素が熱サイクル中に過度の応力によって損傷されないように、鋭いエッジを除去して応力集中を回避することが好ましい。
図７を参照すると、ウエハ２０の上面でアクセスできる１つ以上の接点（図示せず）を露出させるために、光画像化可能層４０の一部が選択的に除去される。
図８を参照すると、導電トレース４２がウエハ２０の第１の表面上およびコンプライアントバンプ３２上に形成される。導電トレース４２は、ウエハの第１の表面上に見出される１つ以上の接点（図示せず）と電気的に相互に接続される第１の端部と、コンプライアントバンプ３２上に設けられる平坦面３６上に位置する第２の端部とを有することが好ましい。導電トレースは、例えば金属を堆積させた後に金属を除去して細長い導電要素を形成するなどの方法によって形成されてもよい。導電トレース４２が形成された後、導電トレース４２上、コンプライアントバンプ３２上、および、ウエハ２０の第１の表面上に半田マスク層４４が堆積されてもよい。半田マスク層４４の一部は、コンプライアントバンプ３２の上端平面３６上にわたって位置する導電トレース４２の第２の端部を露出させるために除去されてもよい。プリント回路基板などの外部要素との電気的な相互接続を形成するため、半田球などの導電要素４６が半田マスク層４４の開口内に堆積されてもよい。半田球などの導電要素４６は、導電トレース４２の第２の端部と電気的に相互に接続されることが好ましい。導電要素４６は、コンプライアントバンプ３６上に載置する導電バンプを形成するようにリフローされてもよい。導電要素４６は、導電トレース４２を介してウエハ２０上の１つ以上の接点と接触することが好ましい。
図８を参照すると、導電要素４６は、導電トレースのそれぞれの第２の端部上に形成される。導電要素４６は、それらが半導体ウエハまたはチップの上面よりも上側に突出するようにメッキされ或いは堆積されてもよい。１つの好ましい実施形態において、各導電要素は、導電トレースの第２の端部に対して接続されることが好ましい。
１つの実施形態において、導電要素４６は、プリント回路基板などの外部基板とマイクロ電子アセンブリとを取り外し不可能に接続するために使用されてもよい。導電要素は、半田などの可溶性材料を含んでもよい。導電要素４６は、マイクロ電子アセンブリと回路基板とを取り外し不可能に接続するためにリフローされてもよい。
本発明の他の実施形態に係る図９を参照すると、図１から図７に関して前述したステップのうちの１つ以上を使用してマイクロ電子アセンブリが形成される。マイクロ電子アセンブリは、平坦化された上面を有する研削されたコンプライアントバンプ１３２上に堆積される光画像化可能層１４０を含む。
図１０を参照すると、コンプライアントバンプ１３２上の平坦面１３６を露出させるために、光画像化可能層１４０の一部が選択的に除去される。光画像化可能層１４０の除去は、ウエハ１２０の第１の表面でアクセスできる１つ以上の接点１３８も露出させる。光画像化可能層１４０は、コンプライアントバンプ１３２の領域で各バンプ上に現れる。
図１１を参照すると、光画像化可能層１４０上に導電トレース１４２が形成されることが好ましい。導電トレース１４２は、コンプライアントバンプ１３２の上端平面１３６からウエハ１２０の第１の表面でアクセスできる１つ以上の接点（図示せず）へと延在することが好ましい。導電トレース１４２は、ウエハ上に導電金属の層を堆積させるとともに、導電トレースを形成するために該金属を選択的に除去することによって形成されてもよい。導電トレース１４２上に半田レジスト材料１４４の層が堆積されるのが好ましい。半田レジスト層１４４は、コンプライアントバンプ１３２の平坦面上に導電トレースの第２の端部を露出させるために選択的に除去されてもよい。半田球、導電ポスト、または導電ピンなどの導電要素１４６が、導電トレース１４２の露出された第２の端部上に堆積されてもよい。
図１２は、図１０に示されるアセンブリに類似するマイクロ電子アセンブリを示している。マイクロ電子アセンブリは第１の表面を有する半導体ウエハ２２０を含み、１つ以上の接点２３８が第１の表面でアクセスできる。マイクロ電子アセンブリは、平坦面２３６を有するコンプライアントバンプ２３２も含む。
図１３を参照すると、平坦面を有するコンプライアントバンプ２３２上に導電トレース２４２が形成される。導電トレースは、ウエハ２２０の第１の表面でアクセスできる１つ以上の接点と電気的に相互接続される第１の端部と、コンプライアントバンプ２３２の平坦面２３６上にわたって位置する第２の端部とを有する。半田マスク層２４４が導電トレース２４２上に堆積されてもよい。半田マスク層２４４は、コンプライアントバンプ２３２の平坦面上に導電トレース２４２の第２の端部を露出させるために選択的に除去されてもよい。細長い導電ポスト２３６またはピンがコンプライアントバンプ２３２の平坦面上に設けられてもよい。１つの好ましい実施形態では、導電ポスト２４６がコンプライアントバンプ２３２上にメッキされる。他の好ましい実施形態では、モールドを使用して導電ポスト２４６がコンプライアントバンプ上に堆積される。更なる他の好ましい実施形態において、導電ポスト２４６は、マイクロ電子アセンブリから離れて予備成形された後、コンプライアントバンプ２３２上の平坦面に取り付けられる。導電ポスト２４６は、導電トレース２４４を介して、ウエハ上の１つ以上の接点と電気的に相互接続されることが好ましい。１つの好ましい実施形態において、導電ポスト２４６は略平坦なチップを有する。導電ポスト２４６の略平坦なチップ２５０は共通平面内に位置してもよい。
ポストの寸法は、かなり大きな範囲にわたって変化してもよい。好ましい実施形態において、ポストは、約５０〜３００ミクロンのコンプライアント層の上面を超える高さを有する。各ポスト２４６は、コンプライアントバンプに隣接するベースと、コンプライアント層から離れたチップ２５０とを有する。導電ポスト２４６は、任意の導電材料から形成されてもよいが、銅、銅合金、金、および、これらの組み合わせなどの金属材料から形成されるのが望ましい。例えば、導電ポスト２４６が銅から形成されてもよく、その場合、ポストの表面に金の層が設けられる。
図１４Ａを参照すると、１つの好ましい実施形態において、ＤＲＡＭウエハなどの半導体ウエハ３２０は、上面３２２と、該上面から離れた下面３２４とを有する。ウエハ３２０は、その上面でアクセスできる接点３３８を含む。ウエハ３２０の上面３２２上にコンプライアントバンプ３３２が設けられることが好ましい。１つの実施形態において、コンプライアントバンプ３３２は、硬化可能な材料の塊をウエハ３２０上にステンシル印刷またはスクリーン印刷することによって形成される。硬化可能材料の塊は、硬化された後に、略平坦な上端平面３３６を有するコンプライアントバンプ３３２を設けるために研磨され或いは研削されることが好ましい。
図１４Ｂを参照すると、ウエハ３２０の上面、１つ以上の接点３３８上、および、コンプライアントバンプ３３２上にわたって、シード層３４０が堆積されるのが望ましい。１つの好ましい実施形態では、シード層がウエハの上面にわたってスパッタリングされる。シード層３４０は、チタンなどの導電金属を備えていてもよい。
図１４Ｃを参照すると、フォトレジスト層３４５がシード層３４０上に堆積される。１つの好ましい実施形態では、フォトレジスト層３４５が電気泳動フォトレジスト層である。その後、フォトレジスト層が露光されて、フォトレジスト層３４５の一部が選択的に除去されることにより、１つ以上の開口３５２が設けられる。
図１４Ｄを参照すると、導電リードまたはトレース３４２がフォトレジスト層３４５の開口上にメッキされることが好ましい。図１４Ｄに示されるように、導電トレース３４２は、ウエハ上の接点３３８と接触する第１の端部３５４と、コンプライアントパッド３３２の平坦面上に位置する第２の端部３５６とを有する。
図１４Ｅを参照すると、その後、フォトレジスト層３４５が剥ぎ取られ或いは除去される。図１４Ｆを参照すると、導電トレース３４２、接点３３８、および、コンプライアントバンプ３３２上にわたって、第２のフォトレジスト層３５８が堆積される。第２のフォトレジスト層３５８は電気泳動フォトレジスト層を含んでもよい。第２のレジスト層３５８は、導電トレース３４２の第２の端部３５６と位置合わせされる開口３６０を形成するために露光される。
図１４Ｇを参照すると、第２のフォトレジスト層３５８の開口内にピンを電気メッキすることによって、コンプライアントバンプ上に導電ピン３５０が形成されるのが好ましい。１つの実施形態では、導電ピンが銅から形成される。
導電ポスト３５０は、導電トレース３４２を介してウエハ上の接点３３８と電気的に相互接続されることが好ましい。
図１４Ｈを参照すると、導電ポスト３５０がメッキされた後、導電トレース３４２を露出させるために第２のフォトレジスト層が除去される。図１４Ｈおよび図１４Ｉを参照すると、シード層３４０がウエハ３２０の上面３２２から除去される。
図１４Ｊを参照すると、ウエハ３２０の上面にわたって誘電オーバーコート層３６２または半田マスク層が堆積される。誘電オーバーコート層３６２は、導電トレース３４２およびコンプライアントバンプ３３２の一部を覆う。誘電オーバーコート層３６２には開口３６４が形成され、この開口３６４を通じて導電ポスト３５０が突出する。
図１５を参照すると、プローブピン３７２などの導電要素を有する検査ボード３７０を用意することによって、図１４Ｊのウエハレベルアセンブリが検査されてもよい。プローブピン３７２は、マイクロ電子アセンブリをバーンインする及び／又は検査するためにマイクロ電子アセンブリ上の導電ポスト３５０に当接される。プローブピン３７２と導電ポスト３５０との間の任意の非平面性は、コンプライアントバンプ３３２のコンプライアンスによって補償される。
従来のダイレベルバーンイン（ＢＩ）技術は、個々のダイバーンインおよび検査のために仮のダイキャリアを利用する。個々のダイをそのような仮のキャリア上に装着する必要性は、大量生産技術でのバーンインのコストを大幅に増大させる。従来のウエハレベルバーンイン（ＷＬＢＩ）技術は、一般に、犠牲金属層法および直接接触法を含む。犠牲金属層法は、検査後に除去される一時的な再分配金属層の堆積を必要とし、したがって、製造プロセスの複雑さが高まる。他の問題は、パッケージング前にバーンインが行なわれ、また、剥き出しのダイがパッケージ化された製品と比べて環境にかなり影響され、したがって、取り扱い及び環境問題に起因して歩留まりが低下するという点である。直接接触ウエハレベルバーンイン法は、多くのデバイスの同時検査を可能にする。バーンインシステムとは無関係に全てのピンと接続するフルウエハ接触器は、マイクロスプリングまたはポゴピンによって実施される。しかしながら、非常に高いピンカウントおよび小さいピッチを伴うフル接触プローブカードはとても高価である。
本発明は、パッケージ内にコンプライアンスを組み入れる。それぞれの個々の入力／出力下に設けられるコンプライアントバンプは、インターポーザを伴うことなくウエハレベル検査を行なうことを可能にする。これは、コンプライアントバンプがウエハレベルプロービング中のそれらの変形による入力／出力の非平面性を補償するからである。また、好ましい実施形態では、必要なプロービング力および接触抵抗を小さくするために、銅ピンまたは導電ポストがＢＧＡ球に取って代わる。更に、本発明は、前述の問題のそれぞれに直面することなくウエハレベルバーンイン（ＷＬＢＩ）および検査を可能にする。
ポストの寸法は、かなり大きな範囲にわたって変化してもよい。１つの好ましい実施形態において、ポストは、約５０〜３００ミクロンのコンプライアント層の上面を超える高さを有する。各ポスト２４６は、コンプライアントバンプに隣接するベースと、コンプライアント層から離れたチップ２５０とを有する。導電ポスト２４６は、任意の導電材料から形成されてもよいが、銅、銅合金、金、および、これらの組み合わせなどの金属材料から形成されるのが望ましい。例えば、導電ポスト２４６が銅から形成されてもよく、その場合、ポストの表面に金の層が設けられる。
１つの好ましい実施形態では、メッキなどの従来のプロセスが導電トレースを形成してもよく、また、導電ポストは、その開示内容を引用することにより本明細書の一部をなすものとする同一出願人による米国特許第６，１７７，６３６号明細書に開示される方法を使用して形成されてもよい。更なる他の好ましい実施形態において、導電ポストは、個々の要素として製造されるとともに、導電ポストを導電トレースの第２の端部に対して接続する任意の適した態様でマイクロ電子アセンブリへと組み立てられてもよい。更に他の好ましい実施形態において、アセンブリは、シード層を堆積させ、マイクロ電子素子の接点と接続される第１の端部とコンプライアント層上に配置される第２の端部とを有する導電トレースをメッキし、コンプライアント層上に導電トレースと接触した状態で導電ポストをメッキし、シード層を除去することよって形成されてもよい。また、アセンブリは、導電ポストを無電解メッキすることによって形成されてもよい。導電ポストは、銅またはニッケルを使用してポストを無電解メッキすることによって形成されてもよい。他の実施形態では、本明細書中に記載された任意の方法を使用して、導電トレースの第２の端部上にわたって導電ピンまたは球などの導電要素が設けられてもよい。
マイクロ電子アセンブリを検査するために、導電ポスト２４６のチップ２５０が回路基板の導電パッドと並置される。チップ２５０は導電パッドに対して押し付けられてもよい。コンプライアントバンプ２３２により、導電ポストのチップがウエハ２２０上の接点に対して移動することができ、それにより、ポストと導電パットとの間の非平面性および熱的不整合が調整される。マイクロ電子アセンブリの検査が成功する場合、アセンブリは、半田または他の可溶性材料或いは導電材料を使用することによって、プリント回路基板などの基板に対して取り外し不可能に取り付けられてもよい。
本発明の１つの好ましい実施形態では、導電ポストが略円錐台形状であってもよく、それにより、各ポストのベースおよびチップが略円形となる。これらの特定の好ましい実施形態では、一般に、ポストのベースの直径が約１００〜６００ミクロンであり、一方、チップの直径が一般に約４０〜２００ミクロンである。導電ポストの外面は、随意的に、金、金／ニッケル、金／オスミウム、または、金／パラジウムなどの導電性が高い層でメッキされてもよく、あるいは、ポストが基板に対して半田付けされ或いはソケット嵌合されるときに良好な接続が成されるようにするために、オスミウムなどの耐摩耗性の導電コーティングでメッキされてもよい。
本発明の好ましい実施形態において、ポストは、各ポストのチップが対向する接点パッドと係合されるときに、チップに接点パッドを横切って拭き取らせる傾斜動作を容易にする形状を有していてもよい。この傾斜動作は確実な電気的接触を促す。その開示内容を引用することにより本明細書の一部をなすものとする「ＭＩＣＲＯ ＰＩＮ ＧＲＩＤ ＡＲＲＡＹ ＷＩＴＨ ＷＩＰＩＮＧ ＡＣＴＩＯＮ」と題される２００４年１１月１０日に出願された同時係属の同一出願人による米国特許出願第１０／９８５，１２６号において更に詳しく記載されるように、ポストには、そのような拭き取り動作を促進し、さもなければポストおよび接点の係合を容易にする機能が備えられていてもよい。拭き取り及び／又は良好な電気接触を促進する他の形状および構造を有する導電ポストは、その開示内容を引用することにより本明細書の一部をなすものとする「ＭＩＣＲＯ ＰＩＮ ＧＲＩＤ ＷＩＴＨ ＰＩＮ ＭＯＴＩＯＮ ＩＳＯＬＡＴＩＯＮ」と題される２００４年１１月１０日に出願された同時係属の同一出願人による米国特許出願第１０／９８５，１１９号、および、「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＰＡＣＫＡＧＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＴＨＥＲＥＦＯＲ」と題される２００４年１２月１６日に出願された同一出願人による米国特許出願第１１／０１４，４３９号に更に詳しく開示されている。
本発明の１つの好ましい実施形態では、マイクロ電子素子間の電気的な相互接続の形成を促すため、また、マイクロ電子パッケージの検査を容易にするため、その開示内容を引用することにより本明細書の一部をなすものとする米国特許第４，８０４，１３２号明細書および第５，０８３，６９７号明細書に開示されるような粒子コーティング材が、マイクロ電子パッケージの１つ以上の導電部品上に設けられてもよい。粒子コーティング材は、導電ポストの導電端子またはチップ端部などの導電部品上に設けられることが好ましい。１つの特に好ましい実施形態において、粒子コーティング材は、標準的なフォトレジスト技術を使用してマイクロ電子素子の導電部品上に選択的に電気メッキされる、金属化ダイヤモンド結晶コーティング材である。動作時、ダイヤモンド結晶コーティングを伴う導電部品は、接点パッドの外面に存在する酸化層を穿孔するために対向する接点パッド上に押し付けられてもよい。ダイヤモンド結晶コーティングは、従来の拭き取り動作に加えて、酸化物層の貫通により信頼性のある電気相互接続の形成を容易にする。
また、ポストは、その開示内容を引用することにより本明細書の一部をなすものとする「Ｆｏｒｍａｔｉｏｎ ｏｆ Ｃｉｒｃｕｉｔｒｙ Ｗｉｔｈ Ｍｏｄｉｆｉｃａｔｉｏｎ ｏｆ Ｆｅａｔｕｒｅ Ｈｅｉｇｈｔ」と題される２００４年１０月６日に出願された同時係属の同一出願人による米国特許出願第１０／９５９，４６５号に開示されるようなプロセスによって作成されてもよい。
本発明は任意の特定の動作理論によって限定されないが、本明細書中に開示されるようにコンプライアント材料上に導電要素を設けることが、熱的不整合性を調整して適切な電気的相互接続の形成を保証するコンプライアントウエハレベルまたはチップパッケージを提供するものと考えられる。また、導電ピンまたはポストの使用により、検査ソケットの使用を必要とすることなく、導電ポストのチップを検査ボード上の接点に直接に当接させることによって、マイクロ電子アセンブリ及び／又はウエハを検査することができる。
本開示は、本明細書中に記載されるマイクロ電子アセンブリおよびウエハを形成するための特定のシーケンスを提供するが、シーケンスの順序は、変えられてもよく、依然として本発明の範囲内に入る。
１つの好ましい実施形態において、本明細書中に開示される構造は、コンプライアント層および導電要素、コンプライアント層から突出する半田球、導電ポストまたは導電ピンを有する検査ボードを形成するために使用されてもよい。剥き出しのウエハまたはダイ上の接点は、ウエハまたはダイを検査するために導電ポストのチップと当接されてもよい。
ここでは特定の実施形態に関連して本発明を説明していたが、これらの実施形態が本発明の原理および用途の単なる例示であることを理解されたい。したがって、添付の特許請求の範囲によって規定される本発明の思想および範囲から逸脱することなく、例示の実施形態に対して多数の変更を成すことができるとともに、他の構成を想起できることもまた理解されたい。

Claims (40)

  1. マイクロ電子アセンブリを形成する方法であって、
    第１の表面と該第１の表面でアクセスできる接点とを有するマイクロ電子素子を設けるステップと、
    前記マイクロ電子素子の第１の表面上にわたってコンプライアント誘電バンプを設けるステップと、
    前記コンプライアント誘電バンプ上および前記マイクロ電子素子の第１の表面上にわたって犠牲層を堆積させ、前記犠牲層が前記コンプライアント誘電バンプを覆うようにするステップと、
    前記犠牲層および前記コンプライアント誘電バンプを研削して、前記コンプライアント誘電バンプの上面を平坦化し、前記コンプライアント誘電バンプの平坦化された上面を露出させるステップと、
    研削ステップ後に、前記犠牲層のうちの少なくとも一部を除去して、前記接点の少なくともいくつかを露出させるステップと、
    前記接点と電気的に接続される第１の端部と前記コンプライアント誘電バンプの平坦化された上面に位置する第２の端部とを有する導電トレースを形成するステップと
    を含む、マイクロ電子アセンブリを形成する方法。
  2. 前記導電トレースの第２の端部に接触する導電要素を設けるステップを更に含む、請求項１に記載の方法。
  3. 前記導電要素は、半田球と導電ポストと導電ピンとから成るグループから選択される請求項２に記載の方法。
  4. 前記犠牲層を除去するステップ中に前記ウエハ上の前記接点が露出されるものである請求項１に記載の方法。
  5. 前記コンプライアント誘電バンプは、平坦化された上面を取り囲む傾斜した側面を有し、前記犠牲層を除去するステップ中に傾斜した側面が露出されるものである請求項１に記載の方法。
  6. 前記犠牲層を除去するステップの後、前記マイクロ電子素子の第１の表面上および前記コンプライアント誘電バンプ上にわたってシリコーン層を堆積させるステップと、
    前記マイクロ電子素子の第１の表面に前記接点を露出させるために前記シリコーン層を選択的に除去するステップと
    を更に含む請求項１に記載の方法。
  7. 前記マイクロ電子素子が半導体ウエハを備えるものである請求項１に記載の方法。
  8. 前記マイクロ電子素子が少なくとも１つのメモリチップを備えるものである請求項１に記載の方法。
  9. 前記マイクロ電子素子が少なくとも１つのＤＤＲチップを備えるものである請求項１に記載の方法。
  10. 前記半導体ウエハをダイスカットすることを更に含む請求項７に記載の方法。
  11. 前記導電トレースの第２の端部に接触する導電ポストを設けるステップを更に含み、前記導電ポストは、前記コンプライアント誘電バンプ上に位置するとともに、前記マイクロ電子素子の第１の表面から離れて突出し、前記導電ポストが前記マイクロ電子素子の前記接点と電気的に相互接続されるものである請求項１に記載の方法。
  12. 前記導電ポストは、前記マイクロ電子アセンブリにおける最も高いポイントを規定するチップを有するものである請求項１１に記載の方法。
  13. 前記コンプライアント誘電バンプを設けるステップは、
    弾性率が低い材料の層を堆積させ、
    前記コンプライアント誘電バンプを形成するために低弾性率材料の前記層の一部を選択的に除去する、
    ことを含む、請求項１に記載の方法。
  14. 前記コンプライアント誘電バンプを設けるステップは、
    硬化可能な材料から成るバンプを前記マイクロ電子素子の第１の表面上にスクリーン印刷し、
    前記硬化可能な材料を硬化させて、前記コンプライアント誘電バンプを形成する、
    ことを含む、請求項１に記載の方法。
  15. 前記犠牲層が光画像化可能層を備えるものである請求項１に記載の方法。
  16. 前記犠牲層がシリコーンを備えるものである請求項１５に記載の方法。
  17. 前記コンプライアント誘電バンプは、シリコーンと、軟化エポキシと、ポリイミドと、熱硬化性高分子と、フッ素重合体と、熱可塑性高分子とから成るグループから選択される材料を備えるものである請求項１に記載の方法。
  18. 研削ステップの後、前記コンプライアント誘電バンプは略平坦な上面を有している請求項１に記載の方法。
  19. 前記導電トレースは、銅と金とニッケルと合金、および、これらの組み合わせ、並びに、これらの複合体から成るグループから選択される材料を備えるものである請求項１に記載の方法。
  20. 前記導電ポストのそれぞれは、前記コンプライアント誘電バンプのうちの１つに隣接するベースと、前記コンプライアント誘電バンプのうちの１つから離れたチップとを有するものである請求項１に記載の方法。
  21. 前記導電ポストのそれぞれが５０〜３００ミクロンの範囲内の高さを有するものである請求項１９に記載の方法。
  22. 前記導電ポストのうちの少なくとも１つは、１００〜６００ミクロンの直径を有するベースと４０〜２００ミクロンの直径を有するチップとを有する円錐台形状を成している請求項１９に記載の方法。
  23. 前記導電要素は、銅、銅合金、金、および、これらの組み合わせから成るグループから選択される材料を備える、請求項１に記載の方法。
  24. マイクロ電子アセンブリを形成する方法であって、
    第１の表面と該第１の表面でアクセスできる接点とを有するマイクロ電子素子を設けるステップと、
    前記マイクロ電子素子の第１の表面上にわたって誘電バンプを設けるステップと、
    前記誘電バンプ上にわたって犠牲層を堆積させるステップと、
    前記犠牲層および前記誘電バンプを研削して、前記誘電バンプの上面を平坦化し、平坦化された上面を露出させるステップと、
    研削ステップ後に、前記犠牲層のうちの少なくとも一部を除去して、前記誘電バンプおよび前記接点を露出させるステップと、
    前記マイクロ電子素子の第１の表面上および前記誘電バンプ上にわたって誘電層を堆積させるステップと、
    前記マイクロ電子素子の第１の表面に前記接点を露出させるために前記誘電層を選択的に除去するステップと、
    前記接点と電気的に接続される第１の端部と前記誘電バンプの平坦化された上面に位置する第２の端部とを有する導電トレースを形成するステップと、
    前記導電トレースの第２の端部と接触する導電要素を設けるステップと
    を含む、マイクロ電子アセンブリを形成する方法。
  25. 前記導電要素は、半田球と、導電ポストと、導電ピンとから成るグループから選択される、請求項２４に記載の方法。
  26. 前記マイクロ電子素子は、１つ以上のメモリチップを含む半導体ウエハを備えるものである請求項２５に記載の方法。
  27. 前記犠牲層が、光画像化可能であってシリコーンを備えるものである請求項２４に記載の方法。
  28. 前記誘電バンプは、シリコーンと軟化エポキシとポリイミドと熱硬化性高分子とフッ素重合体と熱可塑性高分子とから成るグループから選択される材料を備えるものである請求項２４に記載の方法。
  29. 研削ステップの後、前記誘電バンプが略平坦な上面を有するものである請求項２４に記載の方法。
  30. 前記導電トレースは、銅、金、ニッケルと合金、および、これらの組み合わせ、並びに、これらの複合体から成るグループから選択される材料を備えるものである請求項２４に記載の方法。
  31. 前記導電要素が前記誘電バンプ上に配置される導電ポストを備え、前記導電ポストのそれぞれが５０〜３００ミクロンの範囲内の高さを有するものである請求項２４に記載の方法。
  32. 前記導電要素は、銅、銅合金、金、および、これらの組み合わせから成るグループから選択される材料を備えるものである、請求項２４に記載の方法。
  33. マイクロ電子アセンブリを形成する方法であって、
    第１の表面と該第１の表面でアクセスできる接点とを有する半導体ウエハを設けるステップと、
    前記半導体ウエハの第１の表面上にわたってコンプライアント誘電バンプを形成するステップと、
    前記コンプライアント誘電バンプ上にわたって犠牲層を堆積させるステップと、
    前記犠牲層および前記コンプライアント誘電バンプを研削して、前記コンプライアント誘電バンプの上面を平坦化し、前記コンプライアント誘電バンプの平坦化された上面を露出させるステップと、
    研削ステップ後に、前記犠牲層を除去して、前記コンプライアント誘電バンプおよび前記接点を露出させるステップと、
    前記マイクロ電子素子の第１の表面上および前記コンプライアント誘電バンプ上にわたってシリコーン層を堆積させるステップと、
    前記半導体ウエハの第１の表面でアクセスできる前記接点を露出させるために前記シリコーン層を選択的に除去するステップと、
    前記接点と電気的に接続される第１の端部と前記コンプライアント誘電バンプの平坦化された上面に位置する第２の端部とを有する導電トレースを形成するステップと、
    前記導電トレースの第２の端部と接触する導電要素を設けるステップと
    ことを含む、マイクロ電子アセンブリを形成する方法。
  34. 前記導電要素が導電ポストを備えるものである請求項３３に記載の方法。
  35. 前記導電トレースの第２の端部上に前記コンプライアント誘電バンプ上に位置させて前記導電ポストをメッキするステップを更に含むものである請求項３４に記載の方法。
  36. 前記半導体ウエハをダイスカットして、複数の個々のチップパッケージを設けるステップを更に含む請求項３３に記載の方法。
  37. 第１の表面と該第１の表面でアクセスできる接点とを有する半導体ウエハと、
    前記半導体ウエハの第１の表面上に位置するコンプライアント誘電バンプであって、前記各コンプライアント誘電バンプが平坦な上面を有する、コンプライアント誘電バンプと、
    前記半導体ウエハの第１の表面上および前記コンプライアント誘電バンプ上の少なくとも端部に位置する誘電層であって、前記コンプライアント誘電バンプの平坦な上面および前記接点が前記誘電層を通じてアクセスできるものである、誘電層と、
    前記誘電層上に形成され、前記接点と電気的に接続される導電トレースであって、前記コンプライアント誘電バンプの平坦化された上面から前記接点に延びている、導電トレースと、
    前記平坦化された上面を覆い、前記導電トレースと接触する導電要素と
    を備えてなる、マイクロ電子アセンブリ。
  38. 前記導電要素は、半田球と導電ポストと導電ピンとから成るグループから選択される請求項３７に記載のアセンブリ。
  39. 前記半導体ウエハが１つ以上のメモリチップを備えるものである請求項３７に記載のアセンブリ。
  40. 前記ウエハが１つ以上のダブルデータレート（ＤＤＲ）チップを備えるものである請求項３９に記載のアセンブリ。
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