KR100368585B1 - 반도체장치의 제조방법 및 이를 위한 지그 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 절단분리된 상태의 각 LSI칩의 검사를 효율적으로 검사할 수 있는 반도체장치의 제조방법과 검사방법 및 그의 지그(jig)를 제공하는 데에 목적을 두고 이루어진 것으로, 구체적으로는, 1장의 반도체웨이퍼로부터 다수의 LSI칩을 절단분리시킨 후에 이들을 검사하는 공정에 있어서, 칩과 열팽창계수가 비슷한 재료로 형성되고, 또한 소정 수(N)의 절단 LSI칩을 재배치하기 위한 수납부를 형성한 일체화를 위한 지그를 이용함으로써 재배치하여 일체화시키고, 이 일체화된 소정 수(N)의 칩을 일체로서 그 후의 검사공정에서의 소정의 검사처리를 실시함으로써 검사의 효율을 향상시키고 검사에 드는 비용을 절감시키는 기술이 제시된다.

Description

반도체장치의 제조방법 및 이를 위한 지그{A METHOD FOR FABRICATING SEMICONDUCTOR EQUIPMENT AND JIG THEREOF}

본 발명은, 제조된 반도체장치의 회로소자의 검사공정을 포함하는 반도체장치의 제조방법에 관한 것으로, 특히, 그 검사공정을 간략화 및 효율화하는 데에 적합한 반도체장치의 제조방법과 검사방법 및 그러한 방법에 이용되는 지그(jig)에 관한 것이다.

우선, 종래의 반도체장치의 제조방법을 첨부한 도 13 및 도 14를 참조하여 설명하기로 한다. 또한, 도 13은 종래의 대표적인 반도체장치의 제조방법 중에서 특히 본 발명과 관련된 검사공정을 포함하는 제조공정부분의 개략을 나타내는 순서도이며, 도 14(a)∼(c)는 상기 반도체 제조공정의 각종 공정에서 제조된 반도체장치의 여러 형태를 나타내는 것이다.

종래, 반도체장치는 일반적으로 그 제조방법에 있어서 대충 다음과 같은 공정에 의해 제조되어지며, 그들 공정의 순서는 다음에 열거하는 순서와 일치하고 있다.

(1) 전공정

즉, 반도체웨이퍼(1a) 상에 다수의 회로소자를 집적시켜 형성한(대규모집적회로) LSI칩(1b)을 다수 형성하는 공정이다.

(2) 프로빙(probing) 검사공정

즉, 상기 (1)의 공정에서 형성된 반도체웨이퍼(1a) 상에 다수형성된 LSI의불량정도를 프로브를 이용하여 칩(1b)단위로 이른바 초기판별을 수행하는 공정이다.

(3) 절단공정

즉, 상기 (1)의 공정에서 형성된 LSI를, 예를들어 통상적으로 레이저빛이나 다이서(dicer) 등을 이용하여 반도체웨이퍼를 절단하여, 각 칩(1b) 단위로 잘라버리는 공정이다.

(4) 마운트, 혹은 팩키징공정

즉, 상기 (3)의 공정에서 얻은 각 칩(1b)을 후공정(검사공정)에 적합하도록 이른바 소켓(2)에 마운트하고, 혹은 리드프레임에 칩모양의 각 전극패드를 독립적으로 도통시킨 후, 이것을 수지 등으로 팩키징함으로써 후의 검사공정에 있어서의 피검체로서 형성하는 공정이다.

(5) 번인(burn in)공정

즉, 상기(4)의 공정에서 얻은 피검체에 대하여 전기적 혹은 열적스트레스를 여러가지로 동시에 장시간 부여하고, 이렇게 함으로써 제조된 LSI칩(1b) 내에 잠재하는 불량을 가속하여 선별하는 공정이다.

(6) 선별검사공정

즉, 상기 (1)∼(5)의 공정이 끝난 후에 이루어지며, 반도체장치의 신뢰성에 관한 최종적인 검사공정이다.

또한, 상기의 공정 중에서 프로빙검사, 번인, 선별검사의 각 공정에서는, 반도체웨이퍼(1a) 상, 혹은 칩(1b) 상에 형성된 소정의 전극패드(1c)군에 대하여 그위치와 치수를 대응시켜 배치한 프로브를 각각 접촉시킴으로써 각 전극패드를 독립적으로 검사시스템(도시생략)과 도통시켜 소정의 검사를 수행한다.

그렇지만, 상기 기재한 내용에서 알 수 있듯이, 상기의 공정 중에서 특히, 초기의 프로빙검사는 도 14(a)에 나타낸 바와 같이 그 위에 다수의 LSI칩(1b)을 형성한 반도체웨이퍼(1a) 상태로 이루어진다. 한편, 이에 대해 그 후의 번인을 포함하는 각 검사공정은 도 14(b)에 나타낸 바와 같이 각 LSI를 상기 반도체웨이퍼(1a)로부터 칩모양으로 절단된 LSI칩(1b)의 상태에서 이루어지는 것이 보통이다.

보다 구체적으로 설명하면, 반도체웨이퍼(1a)로부터 각 LSI칩(1b)으로 절단된 후의 각 검사공정에 있어서는, 각 칩(1b)을 도 14(c)와 같이 개별소켓 (2)에 장착하고, 또한 소켓(2)을 그 핀(2a)을 통해 검사공정에서의 각 공정의 규정과 합치하는 기판(도시생략)에 그 때마다 하나씩 탑재시키고, 동시에 LSI칩이 탑재된 그 기판을 검사시스템에 장착함으로써 소정의 전기적인 접속이 이루어져 소정의 검사가 이루어지도록 되어 있다.

또한, 상기에 설명한 공정과는 달리, 절단분리한 후의 복수칩(1b)을 상기와 같은 소켓(2)를 이용하지 않고 직접 검사용 기판에 장착하는 예가, 예를들어 일본특허공개(평)3-131048호 공보에 제시되어 있다. 또한, 웨이퍼를 절단하지 않고 그대로 번인하는 예가, 예를들어 일본특허공개(소)63-204621호 공보에 제시되어 있다.

그러나, 상기와 같은 종래기술에는 다음과 같은 문제점이 있다.

우선, 상기 도 13 및 14를 참조하여 설명한 종래기술인 반도체장치의 제조방법에서는, 반도체웨이퍼(1a)로부터 절단된 후의 각 칩(1b)을 각각의 소켓(2)에 즉, 하나의 소켓에는 하나의 피검칩을 장착할 필요가 생긴다.

이 때문에, 절단분리한 피검칩을 소켓에 탈착시키기 위한 시간이나 수고가 많이들게 되며, 또한, 피검칩과 소켓간의 도통을 수행하기 위해서는 소정의 작업과 비용이 필요하게 된다. 따라서, 초기불량칩에 대해 필요한 도통을 위한 작업과 비용이 들지않게 하여 반도체장치의 검사비용을 절감시키기 위해서는, 상기 도 13의 순서도에도 나타낸 바와 같이 피검칩을 소켓에 장착하기 전에 미리 프로빙검사를 실시함으로써 절단공정 이전에 초기불량칩을 배제시킬 필요가 있다. 그러나, 그 결과 검사를 위한 공정이 늘어나고 검사를 위한 비용이 커지게 된다는 문제점이 있다.

또한, 상기 일본특허공개(평)3-131048호 공보에도 제시되어 있는 바와 같이, 검사용 기판에 피검칩을 직접 칩단위로 장착하여 검사하는 경우에는 그 기판자체에 작은 피검칩표면상의 미세한 전극패드의 배치에 대응하여 복수의 프로브를 설치한 미세프로브군을 준비해야 한다. 그러나, 이와 같은 미세한 프로브군은 작성하는 데에 있어 비용이 비싸며, 더구나 피검칩의 종류(형상, 규격)가 다양한 경우에는 이들 각종 피검칩에 대응하여 다수의 고가 미세프로브군을 각각 준비해야 하므로 설비적으로 막대한 비용이 들게될 뿐 아니라 검사비용도 올라가게 된다.

또한, 상기 일본특허공개(소)63-204621호 공보에 제시된 바와 같이, 제조한 LSI칩을 웨이퍼 상태에서 번인하는 방법에서는, 특히 최근의 구경이 큰 웨이퍼에서는 형성되는 LSI의 수가 많아져 일괄적으로 검사시스템에 전기적으로 도통시켜야 할 전극수가 매우 많아지게 된다. 따라서, 웨이퍼 상태에서 번인을 실시하기 위해 검사용 기판에 접속하기 위해 필요한 미세프로브군은, 그 실현이 어려울 뿐 아니라 예를들어 실현되어도 매우 비싸게 되므로 설비면에서 막대한 비용이 필요하게 되어 역시 검사비용이 높아지게 된다. 그리고, 많은 수의 전극이 접속되어도 검사시스템측의 처리능력을 넘어서는 경우가 있다. 특히, 웨이퍼의 외주부에 있어서는 그 열팽창에 기인하는 접촉자(프로브)와 웨이퍼상의 전극패드간의 상대위치가 크게 어긋나게 되어 이들 양자가 물리적으로 접촉할 수 없게 되는 경우도 발생하는 문제가 있다.

그래서, 본 발명은 상기 종래기술에서의 문제점에 감안하여 즉, 상술한 종래기술의 문제점들을 해소하고, 결과적으로 저렴하게 실현시킬 수 있을 뿐 아니라 높은 신뢰성을 보장할 수 있는 반도체장치의 제조방법과 그 검사방법을 제공하며, 나아가 제조방법에 의해 제조되는 반도체장치를, 그리고 이와 같은 제조방법 또는 검사방법에서 이용되는 지그를 제공하는 것을 그 목적으로 한다.

본 발명에 의하면, 상기의 목적을 달성하기 위해 우선, 복수의 회로소자로 이루어지는 LSI를 한장의 반도체웨이퍼상에 복수형성시키는 공정과, 상기 형성된 복수의 대규모집적회로를 단위로 하여 각 LSI칩으로 절단하는 공정과, 상기 절단된 LSI칩을 검사하는 공정과, 상기 검사공정에서의 검사결과를 바탕으로 원하는 기준을 충족시키는 LSI칩을 선별하는 공정으로 이루어진 반도체장치의 제조방법에 있어서, 또한, 소정의 수(N)의 상기 절단된 LSI칩을 재배치하여 일체화하는 공정을 포함하고, 동시에 상기 일체화공정에 의해 일체화된 소정의 수(N)의 절단 LSI칩을 일체로 하여 적어도 상기 검사공정에서의 소정의 검사처리를 수행하도록 한 반도체장치의 제조방법이 제공된다.

또한, 본 발명에 의하면 상기 기재한 반도체장치의 제조방법에 있어서, 상기 일체화된 소정 수(N)의 절단 LSI칩을 일체로 하여 상기 선별공정에서의 소정의 처리를 수행하도록 하였다.

또한, 본 발명에 의하면, 상기에 기재된 반도체장치의 제조방법에 있어서 상기 절단 LSI칩의 일체화공정은 상기 LSI칩의 절단공정 직후에 이루어진다.

또한, 본 발명에 의하면, 상기에 기재된 반도체장치의 제조방법에 있어서, 상기 절단 LSI칩의 일체화공정에 있어서 일체화되는 LSI칩의 소정 수(N)는, 2 이상이면서 상기 한장의 웨이퍼로부터 절단되는 LSI칩의 전체 수보다는 적은 수이다.

또한, 본 발명에 의하면, 상기에 기재된 반도체장치의 제조방법에 있어서 상기 검사공정은 번인공정을 포함할 수도 있다.

그리고, 본 발명에 의하면, 상기에 기재된 반도체장치의 제조방법에 있어서, 상기 소정 수(N)의 절단 LSI칩을 재배치하여 일체로서 일체화시키는 일체화공정을 일체화를 위한 지그를 이용하여 실시하는 것이다.

또한, 상기의 목적을 달성하기 위해 본 발명에 의하면, 특히 반도체장치의 검사방법으로서 복수의 회로소자로 이루어지는 대규모집적회로를 한장의 반도체웨이퍼 상에 복수형성하고, 형성된 복수의 대규모집적회로를 단위로 하여 각 LSI칩으로 절단된 칩모양의 반도체장치의 검사방법에 있어서, 상기 각 LSI칩으로 절단된칩모양의 반도체장치를 재배치하여 소정 수(N)의 LSI칩을 일체화시키는 공정과, 상기 일체화공정에 의해 일체화된 소정 수(N)의 절단 LSI칩을 일체로 하여 소정의 검사처리를 수행하는 검사공정과, 상기 검사공정에서의 검사결과를 바탕으로 원하는 기준을 충족시키는 LSI칩을 선별하는 선별공정을 갖춘 반도체장치의 검사방법이 제공된다.

또한, 본 발명에서는 상기에 기재된 반도체장치의 검사방법에 있어서, 상기 일체화된 소정 수(N)의 절단 LSI칩을 일체로 하여 상기 검사처리에서의 소정의 처리를 수행하도록 하였다.

또한, 본 발명에서는 상기에 기재된 반도체장치의 검사방법에 있어서, 상기 절단 LSI칩의 일체화공정에 있어서 일체화되는 LSI칩의 소정 수(N)는 2 이상이면서 상기 한장의 웨이퍼로부터 절단되는 LSI칩의 전체 수 보다는 적은 수이다.

또한, 본 발명에서는 상기에 기재된 반도체장치의 검사방법에 있어서 상기 검사공정은 번인공정을 포함할 수도 있다.

또한, 본 발명에서는 상기 기재된 반도체장치의 검사방법에 있어서, 상기 소정 수(N)의 절단 LSI칩을 재배치하여 일체로서 일체화시키는 일체화공정을 일체화를 위한 지그를 이용하여 수행한다.

또한, 본 발명에 의하면 이 반도체장치의 제조방법 또는 그 검사방법에 서 사용하는 일체화를 위한 지그는 상기 LSI칩과 열팽창계수가 거의 동일한 재료로 형성되어 있으며, 동시에 그 일부에는 상기 소정 수(N)의 절단 LSI칩을 재배치하기 위한 수납부를 형성하여 이루어지는 지그이다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그는, 상기 LSI칩과 열팽창계수가 거의 동일한 재료로 형성된 판상의 베이스와, 상기 베이스상에 배치되는 상기 LSI칩과 열팽창계수가 거의 동일한 재료로 형성된 트레이로 구성되어 있으며, 또한, 상기 트레이에는 상기 소정 수(N)의 절단 LSI칩을 재배치하기 위한 구멍부가 상기 소정 수(N)만큼 형성된다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그에 있어서, 상기 베이스와 상기 트레이 중 적어도 한쪽은 실리콘으로 형성된다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그에 있어서, 상기 베이스와 상기 트레이 중 적어도 한쪽은 질화알루미늄으로 형성되어 있다.

그리고, 보다 구체적으로는 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그는, 상기 트레이상에 배치되는 판상의 콘택터를 갖추고 있으며, 또한 그 콘택터의 한쪽 표면에는 상기 지그내에 재배치된 소정 수(N)의 LSI칩의 전극부와 각각 전기적으로 접속되는 프로브부가 설치되어 있고, 동시에 그 콘택터의 다른 한쪽 표면에는 상기 프로브부와 각각 전기적으로 접속되는 2차전극이 설치되어 있다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그의 상기 콘택터는 실리콘으로 형성되어 있는 것이 바람직하다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그의 상기 콘택트는 질화알루미늄으로 형성되어 있는 것이 바람직하다.

또한, 상기에 기재된 반도체장치의 제조방법 또는 그 검사방법에 이용되는 지그의 상기 콘택터의 한쪽 표면에 설치된 소정 수(N)의 2차전극은 0.5mm∼1.5mm의 피치로 형성되는 것이 바람직하다.

도 1은 본 발명의 한 실시예인 반도체장치의 제조방법의 개략공정을 나타내는 순서도이다.

도 2는 본 발명의 반도체장치의 제조방법의 공정에 있어서, 반도체장치의 형태, 즉 웨이퍼의 상태와 이것을 분리절단시킨 칩상태를 나타내는 사시도이다.

도 3은 본 발명의 반도체장치의 제조방법에 있어서 사용되는 일체화구조체의 구체적인 구성을 나타내는 분해사시도이다.

도 4는 상기 일체화구조체의, 특히 그 콘택터의 안쪽면의 구조를 나타내는 사시도이다.

도 5는 상기 일체화구조체에 의해 복수의 칩을 일체화시킨 후의 상태를 나타내는 사시도이다.

도 6은 상기 일체화구조체와, 그 내부에 있어서 재배치되는 복수의 칩을 분해한 상태를 나타내는 단면도이다.

도 7은 상기 일체화구조체에 의해 그 내부에 있어서 재배치되어 일체화된 후의 복수의 칩상태를 나타내는 단면도이다.

도 8은 상기 일체화구조체에 의해 일체화된 복수의 칩을, 번인(burn in)공정에 있어서 프린트기판에 접속시킨 상태를 나타내는 단면도이다.

도 9는 본 발명이 되는 상기와는 다른 또 하나의 일체화구조체와, 그에 의해 재배치된 복수의 칩상태를 나타내는 단면도이다.

도 10은 상기 다른 일체화구조체에 의해 복수의 칩을 재배치하여 일체화시켜 프린트기판에 접속시키기 직전의 상태를 나타내는 단면도이다.

도 11은 상기 다른 일체화구조체에 의해 복수의 칩을 재배치하여 일체화시켜 프린트기판에 접속시킨 후의 상태를 나타내는 단면도이다.

도 12는 본 발명이 되는 또다른 일체화구조체와, 그에 의해 재배치된 복수의 칩상태를 나타내는 단면도이다.

도 13은 종래기술에 있어서 반도체장치의 제조방법에 대한 개략공정의 한 예를 나타내는 순서도이다.

도 14는 상기 종래기술의 반도체장치의 제조방법에 대한 공정에 있어서, 반도체장치의 복수형태를 나타내는 사시도이다.

< 부호의 설명 >

1a : 반도체웨이퍼 1b : LSI칩

1c : 전극패드 2 : 소켓

3 : 베이스 4 : 트레이

4a : 개구부 5, 5' : 콘택터

5a, 5'a : 프로브부 5b, 5'b : 배선

5c, 5'c : 2차전극 6, 8 : 프린트기판

6a : 콘택터프로브 7 : 보강체

이하, 본 발명의 실시예에 대하여 첨부된 도면을 참조로 상세하게 설명하기로 한다.

우선, 첨부된 도 1은 본 발명의 한 실시예가 되는 반도체장치의 제조방법(그 일부에는 반도체장치의 검사방법도 포함한다)에 있어서의 개략공정을 나타내는 순서도이다. 또한, 도 2(a) 및 (b)는 상기 제조방법 중의 공정에 있어서 반도체장치의 형태를 나타내고 있다. 또한, 본 발명의 반도체장치의 제조방법에서는 다음 각 공정을 아래의 순서로 실시한다.

(1) 전공정

(2) 절단공정

(3) 일체화공정

(4) 번인공정

(5) 선별검사공정

또한, 상기 제조방법에서의 각 공정에 대한 상세한 설명은 각 공정마다 다음과 같다.

(1) 전공정

여기서 말하는 전공정이란, 상기와 마찬가지로 반도체웨이퍼(1a)(도 2(a)를 참조)상에 다수의 회로소자를 집적하여 형성한(대규모집적회로)LSI칩(1b)을 다수형성하는 공정이며, 기존 확산장치, 사진촉각장치, 에피택시얼(epitaxial)성장장치 등을 갖춘 웨이퍼프로세스장치에 의해 구성된다.

그리고, 이 전공정에서의 LSI(1b)의 형성은, 단결정실리콘(Si)의 잉곳을 얇게 슬라이스로 잘라낸 표면을 경면(鏡面)연마한 웨이퍼(1a)에 대하여 제조하는 LSI(대규모집적회로)의 규정에 따라 많은 단위공정을 거쳐 이루어진다. 또한, 여기서는 본 발명에 직접 관련이 없으므로 상세한 설명은 생략하겠지만, 예를들어 일반적인 C-MOS(Complementary Metal Oxide Semiconductor)의 경우, 크게 나누어 웨이퍼(1a)기판의 p형 및 n형의 형성공정(장치), 소자분리공정(장치), 게이트형성공정(장치), 소스/드레인형성공정(장치), 배선공정(장치), 보호막형성공정(장치) 등을 거쳐 형성된다.

더욱 구체적으로 설명하면, 상기 웨이퍼(1a)기판의 p형 및 n형의 형성공정에서는, 웨이퍼(1a)의 표면에 붕소(B)나 인(P)의 이온주입을 실시한 후 확산을 통해 표면상에서 확대시킨다.

또한, 소자분리공정에서는 상기 웨이퍼(1a)의 표면에 Si산화막을 형성하고, 영역선택을 위한 질화막패터닝을 실시하여, 이 패터닝이 되지않은 부분의 산화막을 선택적으로 성장시킴으로써 개개의 미세소자로 분리하는 작업이 이루어진다.

또한, 게이트형성공정에서는 상기 각 소자간에 두께가 수 nm정도인 게이트산화막을 형성하고, 나아가 그 상부에 폴리실리콘(폴리Si)층을 CVD(Chemical VaporDeposition)법으로 퇴적시킨다. 그 후 이 퇴적층을 소정의 규격으로 가공함으로써 이른바 게이트전극을 형성한다.

또한, 소스/드레인형성공정에서는 상기 게이트전극을 형성한 후에 상기 P나 B와 같은 불순물을 이온주입하고, 나아가 활성화아닐에 의해 소스/드레인확산층을 형성한다.

배선공정에서는, 알루미늄(Al)배선이나 층간절연막 등을 적층함으로써 상기에서 분리한 각 소자를 전기적으로 연결시킨다.

또한, 보호막형성공정에서는, 상기와 같이 하여 웨이퍼(1a)상에 형성된 미세소자로 외부의 불순물이나 수분이 침입하는 것을 방지하고, 나중에 칩의 회로를 팩키징할 때의 기계적 스트레스로부터 LSI를 보호하기 위한 보호막을 그 회로표면에 형성한다.

상기 공정에서 사용되는 한장의 웨이퍼(1a)는, 두께가 수백 ㎛, 직경이 6∼12인치 정도인 규격을 가지며, 상기 제조공정을 거쳐 이 한장의 웨이퍼(1a)의 표면에는 예를들어 DRAM(Dynamic Random Access Memory)일 경우에는 400∼800개 정도인 LSI칩이 형성되게 된다.

또한, 이 상태에서 상기 웨이퍼(1a)는 도 2(a)에 나타낸 형태를 띠게된다. 그리고, 형성되는 LSI(1b)의 하나의 크기는 예를들어 그 한변이 수 mm∼수십 mm정도이며, 각각에는 수십∼수백개의 전극패드(1c)가 설치되어 있다. 또한, 각 전극패드(1c)의 표면은 그 한변이 수십 ㎛인 사변형으로서 형성되어 있다.

여기서는, 상기에 상세하게 설명한 (1) 전공정에 이어 종래의 초기 프로빙검사(도 13을 참조)를 실시하지 않고 LSI를 형성한 웨이퍼(1a)의 절단공정이 이루어진다.

(2) 절단공정

즉, 상기 (1)의 공정에서 형성된 LSI를 칩모양의 각 LSI칩(1b)단위로 절단하는 공정이다. 그 결과, 칩모양으로 절단된 LSI칩(1b)은 도 2(b)에 나타낸 형태를 띠게된다. 그리고, 본 발명에 의하면 상기 (2)의 절단공정에 이어서 아래에 상술할 일체화공정을 수행한다.

(3) 일체화공정

이 일체화공정은, 상기 (2)의 공정에서 절단 및 분리한 복수의 LSI칩(1b)을 그 후의 번인 혹은 선별검사의 각 공정에 있어서, 소정 수(N)만큼, 마치 실리콘웨이퍼를 취급하는 것과 마찬가지로 일체적으로 취급할 수 있도록 하기 위한 공정이다. 즉, 소정 수(N)의 LSI칩(1b)을 고정도로 재배치함과 동시에 그들의 상대위치를 구속하는 것이다. 그리고, 이 소정 수(N)이란, 2 이상의 자연수이면서 한장의 실리콘웨이퍼(1a)로부터 잘라낸 LSI칩(1b)의 수보다는 적다.

이 일체화공정의 구체적인 형태를 도 3∼도 6을 참조로 설명하기로 한다. 또한, 도 3은 상기 일체화수단(일체화를 위한 지그)인 일체화구조체의 한 예의 분해사시도를 나타내며, 도 4는 후술할 상기 일체화구조체의 콘택터의 안쪽면을 나타내고 있다.

우선, 도 3에 있어서 절단된 소정 수(본 예에서는 9개)의 LSI칩(1b)은 고정도로 재배치하기 위해 판상의 베이스(3) 상에 탑재된다. 또한, 이 LSI칩(1b)이 탑재되는 베이스(3)는 상기 LSI칩(1b)과 동일재질인 Si, 혹은 그 열팽창율이 유사한 금속이나 세라믹 등(예를들어 질화알루미늄 등)에 의해 형성된다.

또한, 이 베이스(3)의 윗면에는 상기 소정 수(9개)의 개구부(4a)가 형성된 트레이(4)가 배치된다. 이 트레이(4)도 역시 상기 LSI칩(1b)과 동일재질인 Si, 혹은 그 열팽창율이 유사한 금속이나 세라믹 등(예를들어 질화알루미늄 등)에 의해 형성되어 있으며, 개구부(4a)는 상기 소정 수(9개)의 LSI칩(1b)을 배치해야 할 위치에 LSI칩(1b)의 규격에 적합한 크기로 형성되어 있다. 즉, 이에 의해 절단분리된 LSI칩(1b)은 상기 트레이(4)의 개구부(4a)에 삽입함으로써 상기 소정 수(9개)의 LSI칩(1b)을 절단분리한 후, 고정도로 재배치할 수 있게된다.

이 때, 상기 트레이(4)를 상기와 같이, 특히 LSI칩(1b)과 동일재질인 Si에 의해 형성된다면 다음과 같은 이점을 얻을 수 있어 바람직하다.

① 상기 개구부(4a)의 가공에 이방성에칭법을 사용함으로써, 도 3(나아가 도 6 및 도 7)에 나타낸 바와 같이 개구부(4a)의 측면이 필연적으로 소정의 각도를 가져 비스듬하게 형성되기 때문에, 이 개구부(4a)에 대한 LSI칩(1b)의 탈착작업이 용이해진다.

② 또한, 마이크로머시닝(micromachining)법으로서 공지의 에칭기술을 이용함으로써 이 개구부(4a) 등의 형상가공을 매우 고정도로 실시할 수 있으며, 따라서 절단분리 후의 LSI칩(1b)의 고정도의 재배치를 실현할 수 있다.

③ 또한, 트레이(4)와 LSI칩(1b)을, 이들 양자의 선팽창계수를 동일화함으로써 특히, 이들 양자를 동일재질(Si)로 함으로써 그 값이 3×10-6/℃ 정도로 매우작아지며, 이들 양자의 온도가 변화하여도 개구부(4a)와 LSI칩(1b)의 규격차는 거의 변하지 않을 뿐 아니라 재배치된 LSI칩(1b)간의 상대위치의 변화도 매우 작게 유지된다.

여기서, 다시 상기 도 3으로 돌아가 절단분리된 LSI칩(1b)을 상기 트레이(4)의 개구부(4a)에 삽입함으로써 고정도로 재배치한 후, 그 위에서 판상의 콘택터(5)를 덮어 배치한다. 도 4에는 상기 콘택터(5)를 뒤집은 상태(혹은 그 안쪽에서 아래면을 본 상태)가 도시되어 있다.

도 4에서 명백히 알 수 있듯이, 이 콘택터(5)는, 그 안쪽면에 상기 트레이(4)의 개구부(4a)에 삽입되어 탑재된 각 칩의 전극패드(1c)에 대응하는(합치하는)위치에 돌기모양의 프로브부(5a)를 갖는다(그 상세한 그림은 도 6 및 도 7의 단면도를 참조). 또한, 이 콘택터(5)는 그 프로브부(5a)를 갖는 안쪽면을 상기 탑재한 칩의 LSI회로의 형성면측을 향해 소정의 하중을 가하면서 칩(1b)의 표면으로 밀어부친다. 이 때, 베이스(3)의 칩(1b)의 탑재위치에 예를들어 코일스프링, 탄성중합체 등의 탄성체를 배치함으로써 특히, 상기 트레이(4)의 개구부(4a) 내로 삽입되는 각 칩의 두께 등에 차이(불균일성)가 있는 경우에는 이 두께의 차이를 흡수하는 데에 유효하게 작용한다.

한편, 상기 콘택터(5)의 상기 프로브부(5a)의 형성면의 반대측면(즉, 윗표면:도 3에 나타낸 콘택터(5)를 참조)에는 콘택터내를 관통하여 형성된 미세배선(5b)에 의해 상기 각 브로브부(5a)와 전기적으로 도통한 2차전극(5c)가 배치되어 있다. 따라서, 이 콘택터(5)를 재배치한 칩(1b)상에서부터 덮어쓴 단계에서는 LSI칩(1b)상의 각 전극패드(1c)는 상기 덮어쓴 콘택터(5)의 윗면측의 각 2차전극(5c)과 도통하고, 동시에 동일 베이스(3) 상에 탑재한 복수의 칩(1b)은 그 상대위치가 고정도로 구속되게 된다.

상기 콘택터(5)의 구조에 있어서는, 서로 반대면에 위치하는 상기 프로브부(5a)(안쪽면)와 2차전극(5c)(표면)을 전기적으로 접속시키기 위해 상기 배선(5b)이 콘택터(5) 내를 관통해야 하는데, 본 실시예에서는 콘택터(5) 본체에 관통구멍을 뚫어 그 내부를 메탈라이즈하여 양면의 배선을 연결(쓰르우홀)함으로써 이루어져 있다. 그러나, 이와 같은 구조에 한정되는 것이 아니라, 그 밖에도 상기 콘택터(5)의 양면에 걸쳐있는 배선을 사용하여 이들 프로브부(5a)(안쪽면)와 2차전극(5c)(표면)를 전기적으로 접속시킬 수도 있다.

이 콘택터(5)는 상기 트레이(4) 등과 마찬가지로 상기 LSI칩(1b)과 동일재질인 Si, 혹은 그 열팽창율이 유사한 금속이나 세라믹 등(예를들어 질화알루미늄 등)에 의해 형성되는 것이 바람직하다. 특히, Si재료를 사용하면 다음과 같은 이점을 얻을 수 있다.

① LSI제조기술인 웨이퍼프로세스로서 공지된 배선기술을 사용함으로써, 매우 미세하면서 고정도인 배선 및 전극가공을 콘택터(5)에 실시할 수 있다.

② 특히, 마이크로머시닝법에 의하면 매우 고정도인 돌기 등을 콘택터(5)의 표면상에 형성할 수 있으며, 이것을 프로브부(5a)의 코어로 이용할 수 있다. 또한, 도시하지는 않았지만, 이 프로브부(5a)의 형성부 근방의 기재두께를 국소적으로 얇게 하는, 혹은 인접하는 프로브부(5a)간에 관통슬릿을 설치하는 등, 콘택터(5)에대한 각종 가공이 용이하게 이루어진다. 또한, 이와같은 콘택터(5)에 대한 가공은 특히, 상기 콘택터(5)를 상기 베이스(3)상에, 그리고 상기 트레이(4)의 개구부(4a) 내에 삽입되어 고정도로 재배치된 LSI칩(1b)의 위에서부터 눌러내릴 때, 각각의 프로브(5a)를 독립적으로 변위가능하게 하는 등의 작용에 효과적이며, 예를들어 상기 콘택터(5)의 안쪽면에 복수(다수)형성되는 프로브부(5a)의 높이가 서로 다르게(불균일하여)형성된 경우 등에도 그것을 흡수하는 효과를 가져올 수 있다.

③ 선팽창계수가 칩(1b) 및 전술한 트레이(4)와 동일화되기 위해, 이들 사이에 온도변화가 생겨도 상기 칩(1b)과 프로브부(5a)의 상대적인 면내위치에 있어서의 이동(엇갈림)을 방지할 수 있다.

단, 프로브부(5a)나 2차전극(5c), 그리고 배선(5b)에 대해서 현격한 정도를 얻을 수 없을 경우에는, 상기 외에 예를들어 유리에폭시, 세라믹, 혹은 폴리이미드 등의 유기박막을 이용하여 상기 콘택터(5)를 형성할 수도 있다. 또한, 상기한 일체화구조체의 구조에 있어서 그 베이스(3)와 트레이(4)는 미리 일체화되어 있는 구조의 것, 즉 베이스(3)표면의 소정위치에 대하여 상기 재배치되는 복수의 칩(1b)의 배치위치 및 규격에 합치시킨 스폿페이싱(spot facing)가공(오목부)을 실시한 것을 이용할 수도 있다.

계속해서, 상기 일체화구조체에 의해, 절단분리한 후 상기 소정 수(N)(본 예에서는 9개)의 LSI칩(1b)을 다시한번 고정도로 배열하여 일체화시킨 상태의 사시도를 도 5에 나타내었고, 이것을 분해한 상태에서의 단면도를 도 6에, 그리고 이들을 일체화시킨 상태에서의 단면도를 도 7에 나타내었다.

즉, 상기의 소정 수(N)의 LSI칩(1b)을 재배열하여 일체화시키는 본 발명의 일체화구조체에서는,

① 각 칩은 일체화구조체의 베이스(3), 트레이(4) 및 콘택터(5)에 의해 상호간의 상대위치가 정도높게 구속되어 있다(또한, 그러기 위해서는, 도시하지는 않았지만 특히 상기 베이스(3)와 콘택터(5)의 사이를 고정하기 위해 예를들어 나사를 이용하여 고정시키는 등의 기계적 하중에 의해 고정시키는 수단, 그 밖에도 자력이나 대기압력 등의 힘을 이용함으로써 서로 힘있게 눌러주는 기계가 설치되어 있다).

② 일체화구조체의 표면(특히, 콘택터(5)의 표면)에는 그 내부에 배치된 소정 수(N)의 LSI칩(1b)의 전극패드(1c)가 각각 2차전극(5c)으로서 노출되어 있다.

즉, 상기 ①, ②는, 본 일체화구조체가 그 후에 실시되는 번인 및 선별검사공정에 있어서의 기능상에는 상기 반도체웨이퍼(1a)와 다름이 없다는 것을 나타내는 것이다.

이에 대해, 상기 일체화구조체와 반도체웨이퍼(1a)의 차이점으로는 다음과 같은 것들을 들 수 있다.

① 절단분리후의 각 칩(1b)이 일정 간격을 가지고 일체화구조체 내에 재배치되어 있다.

② 웨이퍼(1a)에 비해 일체화구조체 내에 재배치되어 있는 LSI칩(1b)의 수가 적다(2 < 소정 수(N) < 웨이퍼(1a)의 모든 LSI칩수).

③ 일체화구조체의 외부(콘택터(5)의 표면)에 나타나 있는 2차전극(5c)의 규격 및 피치가 웨이퍼(1a)의 표면상의 전극패드(1c)의 규격 및 피치에 비해 커진다(크게할 수 있다).

그리고, 이와 같은 일체화구조체를 이용함으로써, 그 후의 번인 및 선별검사의 각 공정에 있어서 다음과 같은 효과를 가져온다.

① 특히, 일체화구조체 내에 재배치되는 LSI칩(1b)을 내부에 수납하는 개구부(4a)(즉, 상기 소정 수(N)의 개구부) 및, 수납된 칩의 전극패드(1c)를 외부로 반출하는 콘택트(5)를 적절한 수(예를들어, 10∼100개 정도의 범위)에 대응시켜 설정할 수 있다. 이로써, 그 후에 이루어지는 검사공정에서 사용되는 검사시스템의 처리능력에 적합한 수로 할 수 있으며, 따라서, 최적의 검사처리를 수행할 수 있게된다. 예를들어, 그 한 예로서 현재의 검사공정에 있어서 검사시스템의 처리능력이나 검사용 기판을 고려한 경우에는 상기 소정 수(N)을 예를들어 32 또는 64로 설정하는 것이 적당하다.

② 특히, 일체화구조체의 외부(콘택터(5)의 표면)에 나타나 있는 2차전극(5c)(즉, 전극패드(1c)의 규격 및 피치에 비해 훨씬 크다)을 이용함으로써 피검사대상인 각 LSI칩(1b)과 검사시스템과 전기적 도통 등의 작업을 용이하면서도 확실하게 수행할 수 있게 된다. 또한, 이 콘택터(5)의 표면에 나타나는 2차전극(5c)은 특히 0.5mm∼1.5mm인 범위의 피치로 형성되는 것이 바람직하다. 왜냐하면, 검사용으로서 일반적으로 사용되는 검사용 기판의 콘택터프로브로서는 인간에 의한 작업성과 함께 그 신뢰성도 우수하며, 또한 그 실적도 이미 확립되어 있는 피치의 콘택터프로브(예를들어 협피치:0.5mm 정도, 광피치:1.5mm 정도)가 많이사용되고 있어, 이와 같은 콘택터프로브에 대해 용이하면서도 확실하게 대응할 수 있게 하기 위해서이다.

그 밖에도, 상기 2차전극(5c)의 형성피치를 특히 0.5mm∼1.5mm인 피치로 함으로써 다음과 같은 효과도 볼 수 있다. 우선, 본 일체화구조체 내에 LSI칩을 가장 조밀하게 형성시키는 경우를 생각한다. 이것은, 각 LSI칩의 간격을 가능한 한 작게 하여 형성시키는 방법으로, 즉, 1칩분의 2차전극의 영역이 1칩의 영역(≒면적) 이하로 되는 것을 의미한다. 예를들어 현재의 DRAM의 현실적인 면적은 약 100㎟ 정도이며, 또한 전극패드수는 100개 정도이므로, 상기의 목적에 대하여 2차전극에 허용되는 피치는(100㎟/100개)^1/2=1mm가 된다. 즉, 상기의 2차전극(5c)의 형성피치를 0.5mm∼1.5mm인 피치로 하는 것은 본 일체화구조체를 가장 효율화할 수 있다는 효과로 이어지는 것이다.

또한, 이와 같이 상기 2차전극(5c)의 피치 및 규격을 크게 함으로써 예를들어 검사시스템측(특히, 2차전극(5c)과 전기적 접속을 실시하는 부분)에 피검사대상물인 칩(1b)(및 상기의 일체화구조체)의 재료(즉, Si)와는 선팽창계수가 크게 다른 유리에폭시기판을 이용하고 있는 경우에도, 양자의 온도차 등이 원인이 되어 양자의 위치가 어긋나게 되었다 하더라도 그것에 의해서 도통상태가 절단되지는 않으므로 확실하게 반도체장치의 검사를 실시할 수 있게된다.

③ 또한, 상기 일체화구조체의 콘택터(5)의 표면에 설치된 2차전극(5c)의 수, 및 그 배치레이아웃에 소정의 여유를 부여함으로써 상기 일체화구조체의 규격규정을 바꿔주기만 하면 종류가 다른 LSI칩(1b)의 검사에 대해서도 동일한 검사시스템측의 기판을 사용할 수 있어 검사비용을 삭감할 수 있게 된다.

(4) 번인공정

이 번인공정은, 상기 LSI칩(1b)을 100∼150℃정도로 가열(열스트레스를 부여)하면서 동시에 그 전극패드(1c)를 매개로 하여 형성된 LSI에 전기적 스트레스를 부여하고, 소정시간 방치함으로써 칩(1b)의 잠재불량을 가속선별 및 적출하는 신뢰성검사공정이다. 또한, 여기서는 그 구체적인 예로서 신뢰성검사공정으로서의 번인공정에 대하여 설명하지만, 그 밖에도 제조한 반도체장치를 검사하기 위해 다른 공정을 예로 들어도 좋다.

도 8에는, 상기 본 발명의 일체화구조체에 의해 일체화된 복수(소정 수(N))의 LSI칩(1b)이 이 번인공정에 있어서 그 프린트기판(6)(번인공정을 실시하기 위해 사용되는 기판)과 접속된 상태가 단면도로서 나타나 있다.

도 8에 있어서, 상기 프린트기판(6)에는 예를들어 광피치(예를들어, 1.5mm피치)의 콘택트프로브(6a)가 설치되어 있으며, 상기 일체화구조체의 콘택터(5)의 표면에 설치된 2차전극(5c)도 이와 동일한 피치로 형성되어 있다. 따라서, 상기 프린트기판(6)의 콘택트프로브(6a)를 각각 대응하는 2차전극(5c)에 합치되는 위치가 되도록 상기 일체화구조체의 위치를 결정함으로써 이들 사이를 전기적으로 접촉시킬 수 있다. 또한, 이 콘택터프로브(6a)는 상기 프린트기판(6) 내의 회로에 접속되어 있어 최종적으로는 도시하지 않은 검사시스템과 도통하고 있다. 이와 같이 상기 번인공정에서는 상기 일체화구조체와 검사용프린트기판(6)이 이와 같은 상태에서 서로 고정되며, 그리고, 상기 일체화구조체에 대하여 상술한 열적 및 전기적 스트레스가 부여된다. 상기 일체화구조체에 의해 소정 수(N)의 칩을 일체화함으로써 상기 종래의 1칩을 1소켓에 탑재시켜 실시하는 방법이 비해 그 구조에서 1칩당의 체적을 보다 작게할 수 있으며, 따라서 이 번인공정 중에 가열수단인 가열로 내에 삽입할 수 있는 칩수가 증대하여 검사효율을 더욱 향상시킬 수 있게된다.

(5) 선별검사공정

이 선별검사공정은 예를들어 25∼75℃ 정도의 온도하에서 이루어지는 최종적인 성능검사공정이며, 상기 검사공정인 번인공정에서의 결과를 바탕으로 통상적으로 핸들러라 불리는 검사시스템을 이용하여 이루어진다. 또한, 이 선별검사공정에서는, 도시하지는 않았지만, 그 사용되는 프린트기판 및 검사시스템의 규정은 다르지만 검사형태는 상기 (4)의 번인공정과 동일하며, 즉 피검사물인 LSI칩의 전극패드와 검사시스템의 사이의 전기적 도통을 확보함으로써 이루어진다. 따라서, 이 선별검사공정에 있어서도 상기 도 8에 나타낸 바와 같이 하여 상기 일체화구조체에 의해 재배치되어 일체화된 소정 수(N)의 LSI칩에 대하여 선별검사가 실시된다.

이와 같이, 상기에 상세하게 설명한 반도체장치의 제조방법에 의하면, 반도체웨이퍼로부터 절단분리된 다수의 LSI칩을 소정 수(N)만큼 일체화하는 상기 일체화공정 후에는 상기 선별검사공정의 종료시점까지 LSI칩은 일체화된 상태를 유지하고 있으며, 그로 인해 일체화구조체에서의 배치위치(어드레스)에 의해 각 칩마다의 검사성적을 관리할 수 있으며, 또한 반송할 때에도 일체화구조체의 판상의 형태로부터(이를 원반형상으로 한 경우에는 특히 현저하게), 종래 웨이퍼의 반송계와 기구적으로도 동일한 반송계에 의해 각 검사공정간을 라인반송할 수 있게 된다.

그리고, 상기 선별검사공정에서는 최종적으로 품질좋은 제품이라 판정된 LSI칩(1b)만이 상기 일체화구조체로부터 그 일체화가 해체된 단계에서 적출되어 예를들면 신뢰성이 보증된 칩(KGD:Known Good Die)으로서 팩키징을 거치지 않고 출하되어진다.

이와 같이, 상기 반도체장치의 제조방법에서는, 상기 종래기술에서 이미 설명한 개개의 소켓에 대한 마운트, 혹은 소켓 등에 대한 팩키징공정이 불필요하게 되며, 또한 그에 따른 비용이 생략되므로, 종래의 제조공정(상기 도 13을 참조)에 있어서의 전공정, 즉, 반도체웨이퍼상에 LSI의 회로소자를 형성하는 공정 후에 이루어졌던 예비적인 프로빙검사공정을 거칠 필요가 없어져 반도체 제조에 있어서의 공정수를 줄일 수가 있다. 그러나, 이 프로빙검사공정은, 예를들어 생산성이 좋지 못하여 프로빙검사를 실시하는 편이 효율적이라고 판단될 경우에는 그 실시를 방해하지는 않는다.

이와 같이, 본 발명의 일체화구조체에 의하면 전공정에 의해 다수의 LSI를 형성한 반도체웨이퍼(1a)로부터 각 LSI칩(1b)단위로 절단한 후, 이것을 소정 수(N)만큼 재배치하여 일체화하고, 그 후의 공정에서의 처리를 실시함으로써 종래기술인 검사방법, 특히 LSI칩을 1개씩 소켓에 장착하여 실시하는 방법 등에 비해 검사시스템의 처리수에 적합하여 적절한 수의 LSI칩을 마치 전처리 후의 반도체웨이퍼를 그대로(단, 그 형상 및 LSI칩의 수에 있어서는 다르지만), 즉 체계적이면서도 일괄적으로 검사처리를 실시할 수 있으며, 그로 인해 다수의 LSI칩을 효율적으로 검사할 수 있게 됨과 동시에 기존설비 등을 이용하는 경우에도 그 능력에 대응하여 효율적으로 반도체장치의 검사를 실시할 수 있는 우수한 검사시스템을 제공할 수 있다.

또한, 종래기술의 검사방법, 특히 LSI칩의 단체(單體)를 그대로 검사기판에 장착하는 방법 및, 웨이퍼인 상태에서 검사를 실시하는 등의 방법에 비해서도 본 발명의 일체화구조체에 의하면 반도체장치를 검사할 때 복수의 LSI칩을 일체적으로 취급할 수 있음과 동시에 그 2차전극(5c)(웨이퍼상태나 LSI칩의 단체인 상태에서의 전극패드에 비해 크다)을 이용함으로써 검사시스템에 대한 전기적인 도통을 간단하면서도 확실하게 실현할 수 있으므로, 고가인 미세프로브군 등을 사용하지 않아도 반도체장치의 검사를 비교적 저렴하게 실현시킬 수 있다.

또한, 이와 같이 본 발명의 일체화구조체에 의하면, 대량의 LSI칩을 효율적이면서 비교적 저렴하게 검사할 수 있게 함으로써, 상기 도 1에도 나타낸 바와 같이 특히 LSI칩을 1개씩 소켓에 장착하여 실시하는 종래의 검사방법에서 필요로 했던 전처리 후의 초기판별공정인 초기프로빙공정을 생략할 수 있게된다. 이것은, 상술한 바에서도 알 수 있듯이, 본 발명의 반도체장치의 검사방법에 의하면, 대량의 LSI칩을 효율적이면서 비교적 저렴하게 검사할 수 있게 함으로써, 이와 같은 전처리 후의 초기판별을 통해 미리 불량품을 배체시키는 과정을 거치지 않고 그 후의 선별검사까지 실시하여도 그 검사비용이 그다지 높아지지 않는다. 또한, 본 발명의 반도체장치의 검사방법에 의하면, 이와 같이 종래방법에서는 필요했던 전처리 후의 초기판별공정인 프로빙공정을 생략함으로써 저렴한 비용의 검사방법을 실현할 수 있다는 것은 상술한 바와 같다.

상기의 일체화구조체는 상기에 상세하게 설명한 실시예에 한정되지 않고, 상기에 설명한 각종 효과 및 이점들을 얻는 것을 목적으로 하는 것이므로, 상기 베이스(3)상에 배치되는 칩(1b)의 수나 간격 등은 콘택터(5) 표면의 2차전극(5c)의 규격이나 피치 및 그 수 등을 고려하여 상기 효과나 이점을 충족시키도록 배치할 수 있는 것을 조건으로 하여 결정되는 것이다.

또한, 상기의 일체화구조체의 베이스(3) 상에 배치되는 LSI칩(1b)의 수는 상기 베이스(3)을 포함하는 상기 일체화구조체의 외형규격 및 제약조건, 및/또는 검사시스템의 처리능력을 최대한 활용할 수 있는 것을 조건으로 하여 결정되는 것이 바람직하다. 따라서, 본 일체화구조체는 후에 이루어지는 검사를 용이하면서도 효율적이도록 규정을 변화시킨 의사(擬似)웨이퍼와 같은 구성을 얻는 것이며, 따라서 상기 도에서는 일체화구조체의 외형을 사변형으로 나타내었지만, 본 발명에 의하면 그것만으로 한정할 필요가 없으며, 상술한 바와 같이 이것을, 예를들어 웨이퍼와 동일한 원형으로 할 수도 있다.

이상의 설명에서는 상기 일체화구조체에 있어서의 콘택터(5)의 안쪽면에 형성되는 프로브부(5c)는 그 내부에 배치되는 LSI칩(1b)상의 전극패드(1c)와 접촉하는 예만을 나타냈지만, 이와 같은 구조는 피검체인 LSI칩(1b)과 검사시스템의 사이의 전기적인 도통을 목적으로 하는 것이며, 따라서 반드시 상술한 바와 같은 구성에 제한되지 않아도 되며, 예를들어 LSI칩(1b)상에 설치된 땜납볼 등에 접촉하는 것으로 할 수도 있다.

첨부된 도 9는 상기와는 다른 일체화구조체에 의해 LSI칩(1b)을 일체화시킨 상태를 나타내는 단면도이다. 이 다른 일체화구조를 이용한 예에 있어서는, 상기베이스(3), 트레이(4) 및 트레이에 형성된 개구부(4a)에 삽입되어 배치되는 LSI칩(1b)으로 이루어진 기본구조는 상기 도 6 및 도 7 등에 나타낸 예와 동일하지만, 이 다른 예에 있어서는 트레이(4)의 위에 덮어씌여진 상술한 콘택터(5)가 배제되어 있는 구조로 되어 있다. 또한, 그 후의 번인공정이나 선별검사공정에 있어서 칩의 전극의 전기적인 접속방법에 대한 설명은 다음과 같다.

도 10 및 도 11은, 특히 번인공정 중에 있어서 상기 도 9에 나타낸 다른 일체화구조체를 상기 번인공정용 프린트기판(8)과 접속하는 모습을 나타내는 단면도이다(즉, 도 10은 접속전의 모습을 나타내며, 도 11은 접속 후의 모습을 나타낸다).

이들 도에서도 알 수 있듯이, 이 경우에는 상기 프린트기판측에 있어서, 상기에서 설명한 일체화구조체의 콘택터(5)에 대응하는 기판측 콘택터(5')가 부착되어 있다. 그리고, 이 기판측 콘택터(5')는 상기 도 3 및 도 4에도 나타낸 것과 동일하게 구성되어 있으며, 즉, 그 칩과의 대향면(아래면)측에는 칩의 각 전극패드(1c)에 대응하는 위치에 복수의 프로브부(5'a)를 설치함과 동시에, 상기 프린트기판(윗면)측에는 프린트기판(6)에서 아래쪽으로 돌출되어 설치된 콘택터프로브(6a)에 대응하는 위치에는 상기 2차전극(5'a)이 설치되어 있다. 또한, 이 기판측 콘택터(5'a)는 상기 콘택터(5)와 동일재질의 부재에 의해 구성될 수 있다.

그리고, 이 기판측 콘택터(5')에 의해, 검사시스템(도시생략)은 상기 프린트기판(6)의 콘택트프로브(6a)에 의해서 기판측 콘택터(5')의 2차전극(5'c), 배선(5'b), 프로브부(5'a)를 매개로 상기 다른 일체화구조체에 재배치된 소정수(N)의 LSI칩(1b)과 전기적으로 접속되어, 도통상태가 됨으로써 소정의 검사처리가 이루어지게 된다. 즉, 상기 프로브부(5a)와 LSI칩(1b)의 전극패드(1c)가 접촉된 상태에서 상기 일체화구조체와 프린트기판(6)의 상대적 위치를 고정시키고 상술한 온도적 및 전기적 스트레스를 부여함으로써 번인공정이 실시된다.

도 12는, 상기와는 또 다른 일체화구조체에 의해 상기 피검물인 LSI칩(1b)을 일체화시킨 상태의 단면도이다. 또한, 본 예에 있어서는 LSI칩(1b)을 내부에 재배치하여 일체화하기 위한 베이스(3), 트레이(4) 및 콘택터(5)로 이루어지는 기본구조는 상기 도 6 및 도 7에 나타낸 것과 동일하다. 또한, 이 또 다른 일체화구조체에서는 도 12에서도 명백히 알 수 있듯이 상기 기본구조에 덧붙여 상기 일체화구조체의 주위를 보강체(7)로 보강하는 것이다. 또한, 이 보강체의 재질로서는 Si, 혹은 각종 금속 및 세라믹 등이 이용된다.

이와 같은 보강체(7)를 갖춘 일체화구조체는 상기 도 7 등에 의해 나타낸 바와 같은, 베이스(3), 트레이(4) 및 콘택터(5)만으로 구성된 것에 비해 일체화구조체의 보다 높은 기계적인 강도를 확보할 수 있게 된다. 또한, 이와 같은 보강체(7)에 의한 기계적 강도의 확보는 예를들어 그 내부에 재배치하는 LSI칩(1b)의 소정 수(N)가 비교적 크고, 그로 인해 일체화공정 후의 번인공정 등에 있어서 LSI칩(1b)에 압력을 가한 경우 등, 그 하중에 의해 일체화구조체에 커다란 굴곡이나 변형이 쉽게 생기는 경우, 혹은 후에 이루어지는 검사공정에서 상기 일체화구조체의 취급에 있어서 그들의 기계적 강도에 문제가 있는 경우 등에 적절히 채용될 수 있는 구조이다. 그리고, 이와 같은 보강체(7)는, 후에 이루어지는 검사공정에 있어서 일체화구조체의 외형규격 및 본 구조체 전체의 열용량 등에 장해가 되는 경우를 고려하여 가능한 한 얇게 형성되는 것이 바람직하다.

이상으로 상세하게 설명한 바와 같이, 본 발명에 의하면 일체화구조체를 이용함으로써 웨이퍼로부터 절단분리된 후의 다수 LSI칩을 적당하게 소정의 수만큼 재배치하여 일체화시켜, 일괄적이면서도 체계적으로 처리할 수 있게 하여, 그 후의 검사공정에서의 취급성, 특히 그 검사시스템 등에 대한 전기적인 접속의 확보를 종래 소켓 등을 사용하지 않고도 소정 수만큼 일괄적으로 처리할 수 있게 하며, 따라서 반도체장치의 제조방법에 있어서의 공정, 특히 그 검사공정을 간략화하여 그 효율을 대폭 향상시킴으로써 검사공정의 비용절감을 도모함과 동시에, 반도체장치의 제조비용을 보다 저렴하게 할 수 있게 된다는, 실용적으로도 매우 우수한 효과를 발휘하는 것이다.

Claims (22)

1. 반도체 웨이퍼상에 복수의 대규모 직접회로(LSI)를 형성하는 공정과;

   상기 반도체 웨이퍼를 표면상에 회로가 형성된 주면과 상기 주면과 대향하는 후면을 갖는 각 LSI 칩으로 절단하는 공정과;

   LSI칩의 크기와 상응하는 사이즈의 개구부를 갖는 지그에서 상기 절단 LSI칩들 중에서 소정수(N)의 절단 LSI칩들을 재배치 및 일체화하는 공정과;

   복수의 검사 과정을 통해 하나의 단위로서 상기 절단 LSI 칩들을 검사하는 공정과;

   상기 검사과정에서 얻은 검사결과를 기초로 선택 LSI칩들을 선별하는 공정을 포함하고;

   상기 절단 LSI칩들은 각 칩들의 그 후면은 상기 지그에 접속되고, 그 주면은 검사에 노출되도록 상기 지그에 일체화되어 있으며, 상기 개구부를 갖는 지그의 적어도 한 부분은 상기 LSI칩들과 거의 같은 열팽창계수를 갖는것을 특징으로 하는 반도체장치 제조방법.
2. 삭제
3. 청구항 1에 있어서,

   상기 절단 LSI칩의 일체화공정은,

   상기 LSI칩의 절단공정 직후에 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
4. 청구항 1에 있어서,

   상기 절단 LSI칩의 일체화공정에 있어서 일체화되는 LSI칩의 소정 수(N)는,

   2 이상이면서 동시에 상기 1장의 웨이퍼로부터 절단되는 LSI칩의 전체 수보다도 적은 수인 것을 특징으로 하는 반도체장치의 제조방법.
5. 청구항 1에 있어서,

   상기 검사공정은,

   번인공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
6. 청구항 1에 있어서,

   상기 소정 수(N)의 절단 LSI칩을 재배치하여 일체로서 일체화시키는 일체화공정을 일체화를 위한 지그를 이용하여 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
7. 상기 청구항 1에 기재된 반도체장치의 제조방법에 의해 제조된 것을 특징으로 하는 반도체장치.
8. 반도체 웨이퍼상에 복수의 대규모 직접회로(LSI)를 형성하고, 상기 반도체 웨이퍼를 면상에 복수의 회로를 가지는 주면과 상기 주면과 대향하는 후면을 갖는각 LSI 칩으로 절단하여 얻은 반도체장치 칩들을 검사하는 방법에 있어서,

   상기 절단 LSI칩들을 재배치하고, 상기 LSI칩의 크기와 상응하는 사이즈의 개구부를 갖는 지그에서 소정수(N)의 상기 절단 LSI칩을 일체화하는 공정과;

   복수의 검사 과정을 통해 하나의 단위로서 상기 소정수(N)의 절단 LSI 칩들을 검사하는 공정과;

   상기 검사과정에서 얻은 검사결과를 기초로 선택 LSI칩들을 선별하는 공정을 포함하고;

   상기 절단 LSI칩들은 각 칩들의 그 후면은 상기 지그에 접속되고, 그 주면은 검사에 노출되도록 상기 지그에 일체화되어 있으며, 상기 개구부를 갖는 지그의 적어도 한 부분은 상기 LSI칩들과 거의 같은 열팽창계수를 갖는 것을 특징으로 하는 반도체장치 제조방법.
9. 삭제
10. 청구항 8에 있어서,

    상기 절단 LSI칩의 일체화공정에 있어서 일체화되는 LSI칩의 소정 수(N)는,

    2 이상이면서 동시에 상기 1장의 웨이퍼로부터 절단되는 LSI칩의 전체 수보다도 적은 수인 것을 특징으로 하는 반도체장치의 검사방법.
11. 청구항 8에 있어서,

    상기 검사공정은 번인공정을 포함하는 것을 특징으로 하는 반도체장치의 검사방법.
12. 삭제
13. 반도체 웨이퍼상에 복수의 대규모 직접회로(LSI)를 형성하는 공정과, 상기 반도체 웨이퍼를 표면상에 회로가 형성된 주면과 상기 주면과 대향하는 후면을 갖는 각 LSI 칩으로 절단하는 공정과, LSI칩의 크기와 상응하는 사이즈의 개구부를 갖는 지그에서 상기 절단 LSI칩들 중에서 소정수(N)의 절단 LSI칩들을 재배치 및 일체화하는 공정과, 복수의 검사 과정을 통해 하나의 단위로서 상기 절단 LSI 칩들을 검사하는 공정과, 상기 검사과정에서 얻은 검사결과를 기초로 선택 LSI칩들을 선별하는 공정을 포함하는 반도체장치의 검사방법에 사용되는 지그에 있어서,

    상기 지그는 그 일부에 상기 소정 수(N)의 절단 LSI칩을 재배치하기 위한 수납부를 형성하고 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
14. 청구항 13에 있어서,

    상기 지그는 상기 LSI칩과 열팽창계수가 거의 동일한 재료로 형성된 판모양의 베이스와,

    상기 베이스상에 배치되는 상기 LSI칩과 열팽창계수가 거의 동일한 재료로 형성된 트레이로 구성되어 있으며, 또한,

    상기 트레이에는 상기 소정 수(N)의 절단 LSI칩을 재배치하기 위한 개구부가 상기 소정 수(N)만큼 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
15. 청구항 14에 있어서,

    상기 베이스와 상기 트레이의 적어도 한쪽은,

    실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
16. 청구항 14에 있어서,

    상기 베이스와 상기 트레이의 적어도 한쪽은,

    질화알루미늄으로 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
17. 청구항 14에 있어서,

    상기 트레이 상에 배치되는 판모양의 콘택터를 갖추고 있으며, 또한,

    그 콘택터의 한쪽 표면에는 상기 지그내에 재배치된 소정 수(N)의 LSI칩의 전극부와 각각 전기적으로 접속되는 프로브부가 설치되며, 동시에,

    그 콘택터의 다른 한쪽의 표면에는 상기 프로브부와 각각 전기적으로 접속되는 2차전극이 설치되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
18. 청구항 17에 있어서,

    상기 콘택터는,

    실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
19. 청구항 17에 있어서,

    상기 콘택터는,

    질화알루미늄으로 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
20. 청구항 17에 있어서,

    상기 콘택터의 한쪽 표면에 설치된 소정 수(N)의 2차전극은,

    0.5mm∼1.5mm의 피치로 형성되어 있는 것을 특징으로 하는 반도체장치의 검사방법에 이용되는 지그.
21. 반도체 웨이퍼상에 복수의 대규모 직접회로(LSI)를 형성하는 공정과;

    상기 반도체 웨이퍼를 표면상에 회로가 형성된 주면과 상기 주면과 대향하는 후면을 갖는 각 LSI 칩으로 절단하는 공정과;

    상기 LSI칩의 크기와 상응하는 사이즈의 개구부를 갖는 지그에서 상기 절단 LSI칩들 중에서 소정수(N)의 절단 LSI칩들을 재배치 및 일체화하는 공정과;

    복수의 검사 과정을 통해 하나의 단위로서 지그에서 상기 절단 LSI 칩들을 검사하는 공정과;

    상기 검사과정에서 얻은 검사결과를 기초로 선택 LSI칩들을 선별하는 공정을 포함하고;

    상기 절단 LSI칩들은 각 칩들의 그 후면은 상기 지그에 접속되고, 그 주면은 검사에 노출되도록 상기 지그에 일체화되어 있는 것을 특징으로 하는 반도체장치 제조방법.
22. 반도체 웨이퍼상에 복수의 대규모 직접회로(LSI)를 형성하는 공정과;

    상기 반도체 웨이퍼를 면상에 회로가 형성된 주면과 상기 주면과 대향하는 후면을 갖는 각 LSI 칩으로 절단하는 공정과;

    지그에서 일체화된 상기 LSI칩들 중에 소정수(N)의 절단 LSI칩들을 재배치 및 일체화하는 공정과;

    복수의 검사 과정을 통해 하나의 단위로서 지그에서 상기 절단 LSI 칩들을 검사하는 공정과;

    상기 검사과정에서 얻은 검사결과를 기초로 선택 LSI칩들을 선별하는 공정을 포함하고,

    상기 절단 LSI칩들은 각 칩들의 그 후면은 상기 지그에 접속되고, 그 주면은 검사에 노출되도록 상기 지그에 일체화되고, 상기 지그의 적어도 한 부분은 실리콘을 사용하는 것을 특징으로 하는 반도체장치 제조방법.