CN1207767C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1207767C
CN1207767C CNB991202171A CN99120217A CN1207767C CN 1207767 C CN1207767 C CN 1207767C CN B991202171 A CNB991202171 A CN B991202171A CN 99120217 A CN99120217 A CN 99120217A CN 1207767 C CN1207767 C CN 1207767C
Authority
CN
China
Prior art keywords
large scale
scale integrated
integrated chip
chip
anchor clamps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991202171A
Other languages
English (en)
Other versions
CN1248792A (zh
Inventor
河野龙治
有贺昭彦
三浦英生
太田裕之
远藤喜重
金丸昌敏
细金敦
田中伸司
伴直人
青木英之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1248792A publication Critical patent/CN1248792A/zh
Application granted granted Critical
Publication of CN1207767C publication Critical patent/CN1207767C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dicing (AREA)

Abstract

半导体器件的制造方法、有效检查由切割分离的分立LSI芯片的半导体器件的检查方法以及在所述方法中使用的夹具。从半导体晶片上切割大量的LSI芯片之后，在检查步骤中，使用由热膨胀系数近似等于LSI芯片的材料形成的所述夹具重新排列和集成预定数量的芯片，在随后的检查步骤中，对集成的预定数量的芯片进行预定的检查工艺，由此可以提高检查效率并减少检查成本。

Description

半导体器件及其制造方法
本发明涉及包括检查制造的半导体器件的电路元件的检查步骤的半导体器件的制造方法，特别涉及半导体器件的制造方法，或使检查步骤简单而有效的半导体器件的检查方法，并涉及这种方法中使用的夹具。
首先，下面参考附带的图13和14介绍常规的半导体器件制造方法。图13示意性地示出了典型的半导体器件制造方法的流程图，特别是部分制造工艺包括了本发明的检查步骤。图14(a)到14(c)示出了在半导体器件制造工艺的不同步骤中制造的各种形式的半导体器件。
通常，半导体器件通常由包括以下主要步骤的制造方法制造。步骤的顺序与下面介绍的顺序相同。
(1)以前的步骤
以前的步骤为通过在半导体晶片1a上集成大量的电路元件形成大量的LSI(大规模集成电路)芯片1b的步骤。
(2)探针检查步骤
探针检查步骤为使用探针在一个芯片接着一个芯片(chip-by-chip)的基础上对以上介绍的步骤(1)中在半导体晶片1a上形成的大量LSI进行通常所说的初始筛选的步骤，以确定每一个LSI是否有缺陷或无缺陷。
(3)切割步骤
通常使用例如激光束或切片机将以上介绍的步骤(1)中其上形成有LSI的半导体晶片1a切割并分离成分立的芯片。
(4)安装或封装步骤
安装或封装步骤是将以上介绍的步骤(1)中得到的每个芯片1b安装在通常所说的插槽2上，或使每个芯片形电极焊盘独立地与引线框架电导通，由此芯片1b可以进行随后的步骤(检查步骤)，然后用树脂或类似物封装它们，由此形成在随后的检查步骤中要检查的物体的步骤。
(5)老化步骤
老化步骤是将电或热应力施加到以上介绍的步骤(4)中得到的多个要检查的物体很长的时间，由此加速并筛选出制造的LSI芯片1b中的潜在缺陷的步骤。
(6)筛选检查步骤
筛选检查步骤是在以上介绍的步骤(1)到(5)之后对半导体器件的可靠性进行的最后的检查步骤。
在每一个以上介绍的探针检查、老化和筛选检查步骤中，位置上和尺寸上对应于形成在半导体晶片1a或芯片1b上预定的电极焊盘1c设置的探针接触电极焊盘1c，每个电极焊盘1c独立地电连接到未示出的检查系统，由此进行预定的检查。
然而，从以上的说明可以显然看出，以上介绍的步骤初始探针检查步骤是对其上形成有大量的LSI芯片1b的半导体晶片1a进行的，如图14(a)所示。另一方面，在包括老化步骤的随后检查步骤中，通常的做法是用将半导体晶片1a的LSI切割为芯片得到的LSI芯片1b进行这些步骤，如图14(b)所示。
具体地，在从半导体晶片1a切割为LSI芯片1b之后进行的每个检查步骤期间，各LSI芯片1b单独地安装在插槽2上，如图14(c)所示，插槽2借助管脚2a分别安装在与要进行检查步骤的规格一致的板(未示出)上，然后其上安装有LSI芯片的板安装在检查系统中，由此提供预定的电连接和进行预定的检查。
顺便提及，在与以上介绍的步骤不同的例子中，通过切割分开的多个芯片1a直接安装在检查板上，不必使用在例如日本专利特许公开No.131048/1991中描述的以上介绍类型的插槽2。不必切割成芯片对晶片本身进行老化的另一个例子介绍在例如日本专利特许公开No.204621/1988中。
然而，以上介绍的现有技术存在以下问题。
首先，在根据以上参考图13和14介绍的现有技术的半导体器件的制造方法中，由半导体晶片1a切割成的各芯片1b需要安装在插槽2上，即要检查的一个芯片需要安装在一个插槽上。
由于此，安装和从插槽中移走要检查的分离芯片步骤耗时且数量增加，如果电导通要检查的芯片和插槽之间，将发生预定的操作且成本增加。如果通过防止由初始缺陷芯片引起的这种电导通造成的操作和成本减少半导体器件的检查成本，那么需要在要检查的芯片安装在插槽之前进行探针检查，如图13的流程所示，由此在切割步骤之前消除了初始缺陷芯片。然而，这会导致检查步骤的数量增加以及检查成本也相应增加的问题。
此外，如以上引证的日本专利特许公开No.131048/1991中介绍的，如果对直接安装在检查板的要检查的芯片进行检查，那么需要准备微探针组，其中多个探针设置在板上，探针的排列对应于要检查的小芯片表面上的微小电极焊盘的排列。然而，这种微探针组的制造很昂贵，如果要检查的芯片种类(形状或尺寸)各异，那么对于所述各种芯片需要制备多种昂贵的微探针组。这会导致很大的设备成本，因此增加了检查成本。
此外，如以上引证的日本专利特许公开No.204621/1988中知道的，对晶片态制造的LSI芯片进行老化的方法中，由于近来的大直径晶片有大量的芯片，所以集中地与检查系统电导通的电极数量很大。由于此，将LSI芯片连接到检查板在晶片态进行老化需要的微探针组很难实现，即使可以实现所述微探针组，微探针组也很昂贵，需要很大的设备成本，检查成本同样增加。此外，如果连接大量的电极，那么电极的数量可能会超过检查系统的处理能力。此外，存在由于热膨胀造成的探针和晶片上电极焊盘之间相对位置的偏差量在晶片的外周边部分增加的问题，由此探针和电极焊盘不能物理地相互接触。
因此，鉴于以上介绍的现有技术中的问题，本发明的目的是提供一种半导体器件的制造方法，和半导体器件的检查方法，能够解决以上介绍的现有技术的问题，因此可以便宜地实现，因此可以保证可靠性，以及制造方法制造的半导体器件，和在制造方法或检查方法中使用的夹具。
要获得以上的目的，根据本发明，提供一种半导体器件的制造方法，包括以下步骤：在半导体晶片上形成多个大规模集成电路；将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；在具有尺寸与大规模集成电路芯片的尺寸匹配的多个大规模集成电路芯片容纳部的夹具中重新排列和集成切割的多个大规模集成电路芯片中的N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中具有多个大规模集成电路芯片容纳部的夹具的至少一部分具有与大规模集成电路芯片相等的热膨胀系数；以所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用探针与大规模集成电路芯片的主面电连接的步骤；以及在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片。
此外，要获得以上的目的，根据本发明，提供一种半导体器件的制造方法，包括以下步骤：在半导体晶片上形成多个大规模集成电路；将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查；以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用探针与大规模集成电路芯片的主面电连接的步骤；以及在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片。
顺便提及，根据本发明，在所述半导体器件制造方法中使用的夹具由具有与大规模集成电路芯片的热膨胀系数相同的材料形成，并且在所述夹具部分中形成用于重新排列N个切割的大规模集成电路芯片的容纳部。
图1示出了根据本发明的一个实施例半导体器件制造方法工艺的示意性流程图。
图2示出了根据本发明的半导体器件制造方法工艺中半导体器件形式的透视图，即晶片的状态和从晶片上切割出的芯片的状态。
图3示出了根据本发明的半导体器件制造方法中使用的集成结构的具体构成的部件分解图。
图4示出了集成结构特别是接触器背面结构的透视图。
图5示出了多个芯片通过集成结构集成在一起的状态的透视图。
图6示出了集成结构和多个芯片排列在集成结构内部的分解剖面图。
图7示出了多个芯片通过集成结构重新排列并集成在集成结构内部的状态剖面图。
图8示出了老化步骤中通过集成结构集成的多个芯片连接到印刷电路板的状态剖面图。
图9示出了根据本发明的另一集成结构的剖面图，与以上所述的集成结构不同，多个芯片由该集成结构重新排列。
图10示出了多个芯片重新排列并集成通过图9的集成结构连接到印刷电路板之前的状态剖面图。
图11示出了多个芯片重新排列并集成通过图9的集成结构连接到印刷电路板之后的状态剖面图。
图12示出了根据本发明的另一集成结构的剖面图，多个芯片由集成结构重新排列。
图13示出了根据现有技术半导体器件制造方法工艺的一个例子的示意性流程图。
图14示出了根据现有技术半导体器件制造方法工艺中多个半导体器件形式的透视图。
下面参考附图详细介绍本发明的实施例。
图1示出了根据本发明的一个实施例半导体器件制造方法工艺(包括半导体器件检查方法)的示意性流程图。图2(a)和2(b)示出了半导体器件制造方法中的半导体器件。在本发明半导体器件制造方法中，以下面的顺序进行以下步骤：
(1)以前的步骤
(2)切割步骤
(3)集成步骤
(4)老化步骤
(5)筛选检查步骤
下面详细地介绍制造方法中的每一个步骤。
(1)以前的步骤
以前的步骤下文是指形成大量的LSI(大规模集成电路)芯片1b的步骤，通过类似于以上介绍的方式，通过将大量的电路元件集成到半导体晶片1a(参考图2(a))上形成每个芯片，由包括扩散系统、光刻系统和外延生长系统等的已知的晶片处理系统组成。
根据要制造的LSI(大规模集成电路)的规格，将晶片切片为单晶硅(Si)的坯料并进行晶片的表面抛光得到的半导体晶片1a通过多个单元步骤，形成以前步骤中的LSI芯片1b。虽然这里不介绍单元步骤的细节，由于没有一个与本发明直接有关，例如通常的CMOS(互补金属氧化物半导体)通过以下主要步骤形成：例如在半导体晶片1a的衬底中形成p和n型部分的步骤(装置)、元件隔离步骤(装置)、栅形成步骤(装置)、源/漏形成步骤(装置)、布线步骤(装置)、以及保护膜形成步骤(装置)。
下面将更详细地介绍以前的步骤。在半导体晶片1a的衬底中形成p和n型部分的步骤中，硼(B)或磷(P)离子注入到半导体晶片1a的表面内之后，通过扩散注入的离子在表面上扩散开。
在元件隔离步骤中，氧化硅膜形成在半导体晶片1a的表面上，然后构图氮化膜用于区域选择，选择性生长没有构图的部分氧化膜，由此隔离分离的精细元件。
在栅形成步骤中，约几nm厚的栅氧化膜形成在分离的元件之间，多晶硅(poly-Si)层通过CVD(化学汽相淀积)法淀积在栅氧化膜上。之后，根据预定的尺寸处理淀积层，由此形成通常所说的栅电极。
在源/漏形成步骤中，形成栅电极之后，离子注入如P和B等的杂质，通过激活退火形成源/漏扩散层。
在布线步骤中，叠置铝(Al)互连线和层间隔离膜电连接以上介绍的隔离元件。
在保护膜形成步骤中，防止外部杂质或水进入以上面介绍的方式形成在半导体晶片1a上的精细元件内，此外，在封装芯片电路的随后步骤期间，保护LSI免受机械应力的保护膜形成在电路的表面上。
顺便提及，在以上步骤中使用的一个晶片1a的尺寸厚度约几百μm，直径约6-12英寸，当为DRAM(动态随机存取存储器)时，通过以上介绍的制造步骤，约400-800个LSI形成在一个晶片1a的表面上。
在所述状态期间，以上介绍的晶片1a显示为图2(a)的形式。每个形成的LSI芯片1b边长例如约几到几十mm长，提供有几十到几百个电极焊盘1c。每个电极焊盘1c的表面形成为边长为几十μm长的方形。
这里应该注意详细介绍了以前的步骤(1)之后，进行切割其上形成有LSI的半导体晶片1a的步骤时，不进行常规的初始探针检查(参见图13)。
(2)切割步骤
切割步骤将在以上介绍的步骤(1)中形成的LSI切割成分立的LSI芯片1b。因此，被切为分立芯片的每个LSI芯片1b显示为图2(b)所示的形式。然后，根据本发明，在切割步骤(2)之后进行下面将介绍的集成步骤。
(3)集成步骤
集成步骤在以上介绍的步骤(2)中切割分离的多个LSI芯片1b中仅整体地处理预定量的N个LSI芯片，在随后的老化和筛选检查的每一个步骤中，假设预定量的N个LSI芯片为硅晶片。也就是说，集成步骤高精确度地重新排列预定量的N个LSI芯片1b，并限制其间的相对位置。顺便提及，预定量N为不小于2的整数，但小于从一个硅晶片1a上切割下的LSI芯片1b的数量。
下面参考图3到6介绍集成步骤的具体形式。图3为以上介绍的集成装置的集成结构(集成用夹具)的一个例子的部件分解图，图4示出了集成结构的接触器的反面，以后将介绍。
首先，如图3所示，预定量(在该例中为9)的LSI芯片1b安装在板形基板3上，由此高精确度地重新排列它们。顺便提及，安装有这些LSI芯片1b的基板3由与LSI芯片1b材料相同的硅，或金属，或热膨胀系数接近基板3的陶瓷(例如，氮化铝)形成。
形成有以上所述的预定量(9)的开口4a的底板4设置在基板3的上表面。所述底板4也可以由与LSI芯片1b材料相同的硅，或金属，或热膨胀系数接近基板3的陶瓷(例如，氮化铝)形成。开口4a形成在排列以上所述的预定量(9)LSI芯片1b的位置处，尺寸与每一个LSI芯片1b的尺寸相同。采用这种结构，通过将切割分离的LSI芯片1b插入底板4的各开口4a内，切割和分离步骤之后，可以高精确度地重新排列以上所述的预定量(9)的LSI芯片1b。
此时，特别优选底板4由与LSI芯片1b相同材料的硅形成，如上所述，因为可以得到以下的优点。
(1)通过使用各向异性腐蚀处理开口4a，每个开口4a的侧面自然地倾斜形成预定的角度，如图3所示(以及图6和7)，由此有助于将LSI芯片1b安装到开口4a内或从开口4a移走。
(2)此外，通过使用公知的腐蚀技术作为微机械方法，可以高精确度地处理开口4a的形状等，由此在切割和分离步骤之后可以实现高精确度地重新排列LSI芯片1b。
(3)此外，由于底板4和LSI芯片1b制成热膨胀系数相同，特别是，由于由相同的材料(Si)形成，所以热膨胀系数变得很小，接近约3×108/℃，由此即使温度都变化，开口4a和LSI芯片1b之间的尺寸差异很难改变，并且重新排列的LSI芯片1b之间的相对位置的变化也可以保持得很小。
再参考图3，切割分离的LSI芯片1b通过插入到底板4的各开口4a内高精确度地重新排列之后，板形接触器5排列覆盖在底板4的上表面。图4示出了接触器5反转朝下的状态(或从它的相反面看到的接触器5的底部的状态)。
从图4还可以看出，接触器5在它的反面对应于(重合)插入并安装在底板4的开口4a位置处有突起形探针部分5a(详细内容参考图6和7所示的剖面图)。具有探针部分5a的接触器5的反面压向LSI芯片1b的观察面，同时预定的负载施加到以上介绍的安装的LSI芯片1b的LSI电路形成的表面。顺便提及，此时，特别是当插在底板4的开口4a中的芯片1b之间的厚度不同(不均匀)等时，厚度的差异可以由设置在安装芯片1b的基座3的位置处的如盘簧或弹性体等的弹性部件有效地吸收。
借助延伸穿过接触器5内部形成的精细互连线5b，电连接到每个探针部分5a的第二电极5c设置在与探针部分5a形成的表面相对的接触器5的表面上(即，接触器5的上表面：指图3中所示的接触器5)。因此，在接触器5放置在芯片1b的所述阶段中，LSI芯片1b上的每个电极焊盘1c电连接放置接触器5的上表面上对应的第二电极5c，同时，安装在相同基座3上的多个芯片1b的相对位置高精确度地限制。
顺便提及，在以上介绍的接触器5的结构中，为了电连接探针部分5a(反面)和位于相对表面上的第二电极5c(观察面)，以上介绍的互连线5b需要延伸穿过接触器5的内部。在本实施例中，通过在接触器5内开出通孔并金属化通孔的内部以连接两个面(通孔)上的互连线。然而，并不限于这种结构，还可以设置互连线穿越接触器5的两个面，并电连接探针部分5a(反面)和第二电极5c(观察面)。
类似于底板4，所述接触器5希望由与LSI芯片1b材料相同的硅，或金属，或热膨胀系数接近接触器5的陶瓷(例如，氮化铝)形成。特别是，如果使用硅材料，可以得到以下的优点。
(1)使用公知的布线技术作为为LSI制造技术的晶片处理，可以施加很精细和高精度的布线以及电极处理接触器5。
(2)特别是，根据微机械方法，非常高精度的突点或类似物可以形成在接触器5的任一表面上，所述突点可以用做探针部分5a的核心。此外，虽然未示出，各种工艺可以施加到接触器5，例如，接触器5的基板材料厚度可以在形成探针部分5a的每个部分的周边局部地减小，或在相邻的探针部分5a之间形成狭缝。顺便提及，用于接触器5的所述工艺提供了很有用的效果，例如能使分立的探针部分5a独立地置换，特别是当接触器5从插在底板4的开4a内并高精度重新排列的LSI芯片1b压向基板3时。例如，即使在接触器5的反面形成不同高度(不均匀)的多个探针部分5a，工艺可以提供吸收探针部分5a之间高度差异的效果。
(3)由于芯片1b和底板4制成热膨胀系数相同，即使芯片1b和底板4之间温度不同，也可以防止芯片1b和探针部分5a之间相对平面位置的运动(偏差)。
然而，如果探针部分5a、第二电极5c以及互连线5b需要有特别高的精度，那么还可以使用例如玻璃环氧树脂、陶瓷或如聚酰亚胺等的有机薄膜形成接触器5，代替以上介绍的材料。此外，在以上介绍的集成结构中，还可以使用基板3和底板4已预先集成的结构，即与要重新排列的多个芯片的排列位置和尺寸重合的点面(凹槽)形成在基板3表面上的预定位置。
图5示出了切割和分离步骤之后，以上介绍的集成结构中预定数量(例如9)的N个LSI芯片1b高精确度排列集成的状态，图6示出了集成结构的分解剖面图，图7示出了集成结构的集成状态的剖面图。
具体地，在根据本发明的集成结构中，重新排列和集成了以上介绍的预定数量N的LSI芯片1b。
(1)芯片1b之间的相对位置由集成结构的基板3、底板4以及接触器5高精度地限制(实际上，虽然未示出，设置例如使用如螺栓等的机械负载或使用如磁力或大气压的另一压力机构等的固定装置用于此目的，特别是将基板3和接触器5相互固定)。
(2)分别露出设置在集成结构内部的预定数量N的LSI芯片1b的电极焊盘1c作为集成结构表面上的第二电极5c(特别是接触器5的表面)。
换句话说，以上的(1)和(2)表示就在以后进行的老化或筛选检查步骤中要检查的物体的功能而言，本集成结构与以上介绍的半导体晶片1a没有不同。
相反，以上介绍的集成结构和半导体晶片1a在以下点有所不同。
(1)通过切割分离的芯片1b以某个空间间距重新排列在集成结构中。
(2)与半导体晶片1a相比，重新排列在集成结构中的LSI芯片1b的数量很小(2＜预定数量N＜晶片1a的芯片的总数量)。
(3)与晶片1a的表面上电极焊盘1c的尺寸和间距相比，出现在集成结构外部(接触器5的表面上)的第二电极5c的尺寸和间距变得很大。
通过利用这种集成结构，在随后的老化和筛选检查步骤的每一个中可以得到以下的效果。
(1)特别是，内部容纳要重新排列成集成结构的各LSI芯片1b的开口4a(即，以上介绍的预定数量N的开口)和取出所容纳芯片1b的电极焊盘1c的接触器5可按充足的数量(例如，在约10到约100的范围内)设置。采用所述结构，可以选择数量与要在以后进行的检查步骤中使用的检查系统的处理能力相符的数量，由此可以进行最佳的检查处理。例如，如果考虑目前也进行的检查步骤中检查板或检查系统的处理能力，那么可以将预定的数量N设置为例如32或64。
(2)特别是，通过利用出现在集成结构外侧(接触器5的表面上)上的第二电极5c(即，其尺寸和间距远大于电极焊盘1c的尺寸和间距)，可以容易和可靠地进行如提供检查系统和为要检查的物体的每个LSI芯片1b之间电导通等的操作。顺便提及，需要出现在接触器5的表面上的第二电极5c具体以0.5mm到1.5mm的间距形成。这样可以容易和可靠地应付以前根据估计确定(例如，窄间距：约0.5mm，宽间距：约1.5mm)的间距超越人类的可操作性和可靠性的接触探针，因为这种接触探针广泛用于通常用于检查的检查板用接触探针。
如果特别将第二电极5c的形成间距选择为0.5mm到1.5mm，那么可以得到下面的效果。首先，考虑目前的集成结构中最密集地引入LSI芯片的工艺。无非是以尽可能小的空间间距引入LSI。也就是说，工艺意味着用于一个芯片的第二电极的区域不大于一个芯片的区域(＝面积)。例如，由于目前的DRAM的实际面积在100mm2的级别，每个DRAM的电极焊盘的数量在100的数量级，就以上的目的而言，第二电极的允许间距为(100mm2/100)1/2＝1mm。换句话说，将第二电极5c的形成间距选择为0.5mm到1.5mm的事实导致了使本集成结构最有效的效果。
此外，根据以此方式增加第二电极5c的间距和尺寸的特性，即使是例如热膨胀系数与要检查的芯片1b(以及以上介绍的集成结构)的材料(即，硅)极不相同的玻璃环氧树脂基片用在检查系统中(特别是电连接第二电极5c的部分)，即使由于玻璃环氧树脂基片和芯片1b之间的温度差异发生两者间的位置偏差，也不会发生所述位置偏差切断导通状态的问题，由此可以可靠地进行半导体器件的检查。
(3)此外，根据设置在集成结构的接触器5表面上的第二电极5c的排列布局和数量留下的预定裕度的特性，仅通过改变集成结构的尺寸规格，就可以在检查其它种类的LSI芯片1b时，使用相同的检查系统板，由此还可以减少检查成本。
(4)老化步骤
老化步骤为通过将芯片1b留下预定的时间周期，同时在约100到150℃下加热(施加热应力)LSI芯片1b，同时通过借助电极焊盘1c将压力施加到形成的LSI，加速和筛选出有潜在缺陷的芯片1b的可靠性检查步骤。虽然以下的说明是指老化步骤作为可靠性检查步骤的老化步骤的具体例子，显然老化步骤可以作为检查制造的半导体器件的另一个步骤。
图8示出了老化步骤中根据本发明的集成结构中集成的多个(预定数量N)芯片连接到印刷电路板6(进行老化步骤使用的板)的状态剖面图。
参考图8，提供具有例如宽间距(例如，1.5mm间距)的接触探针6a的印刷电路板6，同时设置在集成结构的接触器5表面上的第二电极5c也以类似的间距形成。采用这种结构，通过定位集成结构，由此印刷电路板6的接触探针6a位于与对应的第二电极5c重合的位置，可以提供接触探针6a和第二电极5c之间的电连接。顺便提及，接触探针6a连接到印刷电路板6内的电极，最后与未示出的检查系统电导通。由此，在以上介绍的老化步骤中，用于检查的集成结构和印刷电路板6以此状态相互固定，以上介绍的热和电应力施加到集成结构。顺便提及，根据集成结构中集成预定量的N个芯片的特性，与将一个芯片安装到一个插槽内的常规方法相比，由于集成结构的结构，可以使每个芯片的体积很小，由于在老化步骤中，可插入到为加热装置的加热炉内的芯片数量增加，由此可以进一步增强检查效率。
(5)筛选检查步骤
筛选检查步骤为在例如约25到75℃的温度下进行的最后的性能检查步骤，在以上介绍的作为老化步骤的检查步骤中得到的结构的基础上，通常使用称为处理器的检查系统进行。顺便提及，在筛选检查步骤中，虽然未示出，但使用的印刷电路板和检查系统的规格与以上(4)中介绍的老化步骤中使用的不同，但检查的方式类似于老化步骤的检查方式；也就是说，通过确保要检查的LSI芯片的电极焊盘和检查系统之间的电导通，进行筛选检查步骤。因此，在所述筛选检查步骤中，以类似于图8中所示的方式，在集成结构中重新排列和集成的预定量的N个LSI芯片上进行筛选检查。
在该方式中，根据上面详述的半导体器件的制造方法，在仅仅集成从半导体晶片上切割分离的大量LSI芯片中的预定数量的N个LSI芯片的上述集成步骤之后，在上述筛选检查步骤完成之前LSI芯片保持为集成状态。因此，各LSI芯片的检查结果可以基于它们在集成结构中的排列位置(地址)进行管理，由于集成结构为板形(更特别的，集成结构为圆形)，LSI芯片可以用机械结构与常规晶片传送系统相同的传送系统沿各检查步骤之间的流水线加以传送。
然后，在筛选检查步骤中，只有最终确定为无缺陷产品的LSI芯片1b被集成结构从集成状态释放后才被检出，并以未被封装的例如宣称可靠的芯片(KGD：确优管芯)予以提交。
以此方式，根据以上详细介绍的半导体器件制造方法不需要在现有技术中以前介绍的任何步骤，例如将芯片安装在分立的插槽的步骤或将芯片与插槽一起封装的步骤，并且不会增加成本。因此，不需要进行常规制造工艺中的以前步骤(参考图13)，即，在半导体晶片上形成LSI的电路元件的步骤之后进行初步的探针检查步骤，由此可以减少半导体器件制造中的步骤数量。然而，进行所述探针检查步骤不总是预先排除，例如，如果半导体器件的制造成品率很低则它的制造效率可以通过进行探针检查步骤提高。
如上所述，根据本发明的集成结构，通过以前的步骤其上形成大量的LSI的半导体晶片1a被切成LSI芯片1b之后，只重新排列和集成预定量的N个LSI，然后进行每一个随后步骤的处理。因此，与现有技术的检查方法相比，特别是，一个LSI芯片安装在一个插槽进行检查的方法，集成结构使它可以系统地和集中地对与检查系统的处理步骤的数量一致的足够量的LSI芯片进行检查处理，仿佛只检查预处理的半导体晶片自身(虽然集成结构在形状和LSI芯片的数量上与半导体晶片不同)。因此，可以提供有效地检查大量LSI芯片的高级检查系统，即使使用现有的设备，也可以有效地根据现有设备的能力进行半导体器件的检查。
根据本发明的集成结构，与现有技术的检查方法相比，特别是，直接将LSI芯片安装在检查板上的方法，或在晶片态检查LSI芯片的方法，可以在检查半导体器件期间整体地处理多个LSI芯片，还可以通过使用第二电极5c(与晶片态中的LSI芯片的电极焊盘或各LSI芯片相比大)容易和可靠地实现与检查系统的电连接。因此，可以较廉价地实现半导体器件的检查，同时不必使用昂贵的微探针等。
应该注意根据本发明的集成结构，通过可以有效和较廉价地检查大量的LSI芯片，如图1所示，特别是可以省略初始探针步骤，该步骤是一个LSI芯片安装在一个插槽中进行检查的常规检查方法中要求的处理之后的初始筛选步骤。这是由于从以上说明可以看出，可以有效和较廉价地检查大量的LSI芯片，即使处理之后不省略所述初始筛选步骤，并在随后的筛选步骤中筛选出，它的检查成本不会显著增加。此外，根据本申请的半导体器件的检查方法，如上所述，通过省略常规方法中要求的处理之后作为初始筛选步骤的初始探针步骤，可以实现非常低成本的检查方法。
以上介绍的集成结构不限于以上详细介绍的任何实施例，目的在于提供以上介绍的效果和优点。因此，就接触器5的表面上第二电极5c的尺寸、间距、数量等而言，根据以上介绍的效果和优点可以满足的条件确定重新排列在基板3上的芯片1b的数量、间距等。
需要根据外部尺寸或包括基板3的集成结构的约束条件确定集成结构的基板3上重新排列的LSI芯片1b的数量，以及/或可以最大程度地利用检查系统的处理能力。因此，本集成结构意在提供一种伪类晶片构成，改变规格使随后的检查容易和有效，因此在以上介绍的每一个实施例中，集成结构的外部形状为方形。然而，根据本发明，集成结构的外部形状不局限为方形，如上所述，可以制成类似于例如晶片的圆形。
在以上的说明中，仅参考了以下的例子进行了介绍：形成在集成结构中接触器5背面的第二电极5c接触排列在集成结构内部中的LSI芯片的电极焊盘上。然而，这种结构意在提供要检查的LSI芯片1b和检查系统之间的电连接。因此，结构不必限制在以上介绍的结构，第二电极5c可以接触例如提供在LSI芯片1b上的焊料球等。
图9示出了LSI芯片1b由与以上所述的集成结构不同的集成结构集成的状态剖面图。在使用集成结构的一个例子中，与图6、7等示出的例子类似，包括基板3、底板4和LSI芯片1b的基本结构插在并排列在底板4内形成的开口4a内。然而，所述例子的结构为省略了放置在底板4上的接触器5。下面介绍在随后的老化步骤或筛选检查步骤中将电极电连接到芯片的方法。
图10和11示出了用于以上介绍的老化步骤，特别是在老化步骤中图9中示出的集成结构连接到印刷电路板的方式的剖面图(图10示出了连接前的方式，图11示出了连接后的方式)。
从图10和11可以看出，此时，对应于以上介绍的集成结构的接触器5的板侧接触器5’固定到印刷电路板6。板侧接触器5，的构成类似于图3和4中示出的接触器5。具体地，多个探针部分5，设置在与芯片1b相对的板侧接触器5’的表面(下表面)上，位置对应于芯片1b的各电极焊盘1c，第二电极5’c设置在与印刷电路板6相对的板侧接触器5’的表面(上表面)上，位置对应于从印刷电路板6上向下突出的各接触探针6a。板侧接触器5，也由与接触器5相同的材料形成。
通过第二电极5’c、互连线5’b、板侧接触器5，的探针部分5，a，借助印刷电路板6的接触探针6a，检查系统(未示出)电连接并导通到重新排列在以上介绍的集成结构中的预定量的N个LSI芯片1b，由此进行预定的检查处理。具体地，集成结构和印刷电路板6之间的相对位置由探针部分5a固定，芯片1b的电极焊盘1c相互接触，通过将温度或电应力引入到芯片1b进行老化步骤。
图12示出了要检查的LSI芯片1b通过另一个集成结构集成的状态剖面图。在所述例子中，类似于图5和7，它的基本结构包括基板3、底板4和接触器5，用于排列和集成它的内部的LSI芯片1b。在所述集成结构中，从图12中还可以看出，除了以上介绍的集成结构的基本结构之外，集成结构的周边由加强板7加强。加强板7的材料可以为硅或其它各种金属、或陶瓷等。
顺便提及，可以确信提供有加强板7的集成结构的机械强度远大于由图7所示的基板3、底板4和接触器5等组成的集成结构的机械强度。可以采用通过加强板7确保具有很大机械强度的集成结构，根据需要，当例如重新排列在集成结构内部的预定量的N个LSI芯片1b较大，由此如果集成步骤之后LSI芯片1b进行老化步骤等，通过此时施加的负载集成结构中容易发生大的弯曲或变形，或当集成结构的机械强度在随后的检查步骤中处理集成结构时存在问题。顺便提及，鉴于加强板7可以变为随后的检查步骤的阻碍，就集成结构的外部尺寸或整个集成结构的热容量等，希望形成的加强板7尽可能薄。
如上详细的介绍，根据本发明，通过利用集成结构，可以重新排列、集成和集中系统地处理由晶片切割分离的大量LSI的大量预定量的LSI芯片，由此可以集中地仅处理预定量的LSI芯片，在随后的检查步骤中，不必使用常规的插槽。因此，半导体器件制造步骤，特别是，检查步骤可以制得简单和非常有效，由此可以获得非常好的效果，能够减少检查步骤的成本并降低进一步制造半导体器件的制造成本。

Claims (20)

1.一种半导体器件的制造方法，包括以下步骤：
在半导体晶片上形成多个大规模集成电路；
将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；
从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中，所述夹具具有：大规模集成电路芯片的容纳部，该容纳部具有尺寸与大规模集成电路芯片的大小对应的多个开口，所述大规模集成电路芯片安装在所述开口中；以及接触器，该接触器具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针；
以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用接触器与大规模集成电路芯片的主面电连接的步骤；以及
在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片。
2.根据权利要求1的半导体器件的制造方法，其中所述夹具包括基板和底板，所述底板被形成为具有所述多个大规模集成电路芯片容纳部。
3.根据权利要求1的半导体器件的制造方法，其中夹具的至少一部分使用硅。
4.根据权利要求3的半导体器件的制造方法，其中所述夹具包括基板和底板，所述底板被形成为具有所述多个大规模集成电路芯片容纳部。
5.根据权利要求1的半导体器件的制造方法，其中所述夹具的至少一部分具有与大规模集成电路芯片相等的热膨胀系数。
6.根据权利要求5的半导体器件的制造方法，其中在所述切割步骤之后立即进行所述重新排列和集成步骤。
7.根据权利要求5的半导体器件的制造方法，其中所述大规模集成电路芯片的数量N不少于两个，并且小于从半导体晶片上切割下的大规模集成电路芯片的总数。
8.根据权利要求5的半导体器件的制造方法，其中所述检查步骤包括老化步骤。
9.根据权利要求5的半导体器件的制造方法，其中所述夹具包括基板和底板，所述底板被形成为具有所述多个大规模集成电路芯片容纳部。
10.一种在半导体器件的制造方法中所使用的夹具，所述半导体器件的制造方法包括以下步骤：
在半导体晶片上形成多个大规模集成电路；
将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；
从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中，所述夹具具有：大规模集成电路芯片的容纳部，该容纳部具有尺寸与大规模集成电路芯片的大小对应的多个开口，所述大规模集成电路芯片安装在所述开口中；以及接触器，该接触器具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针；
以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用接触器与大规模集成电路芯片的主面电连接的步骤；以及
在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片，
其中所述夹具由具有与大规模集成电路芯片的热膨胀系数相同的材料形成，并且在所述夹具部分中形成用于重新排列N个切割的大规模集成电路芯片的容纳部。
11.根据权利要求10的夹具，其中包括由具有与大规模集成电路芯片的热膨胀系数相同的材料形成的板形基板，和设置在所述基板上由具有与大规模集成电路芯片的热膨胀系数相同的材料形成的底板，在所述底板内形成N个用于重新排列N个切割的大规模集成电路芯片的大规模集成电路芯片容纳部。
12.根据权利要求11的夹具，其中至少所述基板和所述底板中的一个由硅形成。
13.根据权利要求11的夹具，其中至少所述基板和所述底板中的一个由氮化铝形成。
14.根据权利要求11的夹具，其中包括设置在所述底板上的板形接触器，在所述接触器的一个表面上提供有探针部分，分别电连接到重新排列在所述夹具内的N个大规模集成电路芯片的电极部分，所述接触器的另一表面提供有分别电连接到所述探针部分的第二电极。
15.根据权利要求14的夹具，其中所述接触器由硅形成。
16.根据权利要求14的夹具，其中所述接触器由氮化铝形成。
17.根据权利要求14的夹具，其中设置在所述接触器另一表面上的N个第二电极以0.5mm到1.5mm的间距形成。
18.一种在半导体器件的制造方法中所使用的夹具，所述半导体器件的制造方法包括以下步骤：
在半导体晶片上形成多个大规模集成电路；
将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；
从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中，所述夹具具有：大规模集成电路芯片的容纳部，该容纳部具有尺寸与大规模集成电路芯片的大小对应的多个开口，所述大规模集成电路芯片安装在所述开口中；以及接触器，该接触器具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针；
以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用接触器与大规模集成电路芯片的主面电连接的步骤；以及
在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片，
其中所述大规模集成电路芯片的容纳部配置于基板的一个主表面上，并且该夹具具有探针基板，该探针基板具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针。
19.一种在半导体器件的制造方法中所使用的夹具，所述半导体器件的制造方法包括以下步骤：
在半导体晶片上形成多个大规模集成电路；
将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；
从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中，所述夹具具有：大规模集成电路芯片的容纳部，该容纳部具有尺寸与大规模集成电路芯片的大小对应的多个开口，所述大规模集成电路芯片安装在所述开口中；以及接触器，该接触器具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针；
以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用接触器与大规模集成电路芯片的主面电连接的步骤；以及
在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片，
其中所述大规模集成电路芯片的容纳部的材质为硅或者氮化铝。
20.一种在半导体器件的制造方法中所使用的夹具，所述半导体器件的制造方法包括以下步骤：
在半导体晶片上形成多个大规模集成电路；
将半导体晶片切割成分立的多个大规模集成电路芯片，每个芯片具有主面和与主面相反的背面，在主面上形成有电路；
从所述切割的多个大规模集成电路芯片中重新排列和集成N个切割的大规模集成电路芯片，所述切割的大规模集成电路芯片集成在夹具中使得各芯片的背面与夹具接触而主面露出用于检查，其中，所述夹具具有：大规模集成电路芯片的容纳部，该容纳部具有尺寸与大规模集成电路芯片的大小对应的多个开口，所述大规模集成电路芯片安装在所述开口中；以及接触器，该接触器具有在对应于所述大规模集成电路芯片的电极焊盘的位置处形成的、用于与大规模集成电路芯片的电极焊盘电连接的探针；
以夹具中所述切割的多个大规模集成电路芯片为一单元通过多个检查步骤进行检查，所述检查步骤包括用接触器与大规模集成电路芯片的主面电连接的步骤；以及
在所述检查步骤得到的检查结果的基础上筛选大规模集成电路芯片，
其中所述接触器的材质具有硅。
CNB991202171A 1998-09-18 1999-09-17 半导体器件及其制造方法 Expired - Fee Related CN1207767C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10264413A JP2000100882A (ja) 1998-09-18 1998-09-18 半導体装置の製造方法とその検査方法、及び、それらの方法に用いる冶具
JP264413/1998 1998-09-18

Publications (2)

Publication Number Publication Date
CN1248792A CN1248792A (zh) 2000-03-29
CN1207767C true CN1207767C (zh) 2005-06-22

Family

ID=17402832

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991202171A Expired - Fee Related CN1207767C (zh) 1998-09-18 1999-09-17 半导体器件及其制造方法

Country Status (7)

Country Link
US (2) US6479305B2 (zh)
JP (1) JP2000100882A (zh)
KR (1) KR100368585B1 (zh)
CN (1) CN1207767C (zh)
MY (1) MY122198A (zh)
SG (1) SG78391A1 (zh)
TW (1) TW495922B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107076782A (zh) * 2014-11-10 2017-08-18 泰拉丁公司 用于探针卡测试的组装装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265232B1 (en) * 1998-08-21 2001-07-24 Micron Technology, Inc. Yield based, in-line defect sampling method
US6548764B1 (en) * 2000-06-07 2003-04-15 Micron Technology, Inc. Semiconductor packages and methods for making the same
DE60217980T2 (de) * 2001-02-06 2007-11-22 Yamazaki Mazak K.K. Verfahren zur Herstellung einer Haltevorrichtung für dreidimensionale lineare Schneidbearbeitung
US7018849B2 (en) * 2002-01-15 2006-03-28 Piasio Roger N Process for (A) separating biological/ligands from dilute solutions and (B) conducting an immunochromatographic assay thereof employing superparamagnetic particles throughtout
DE102004027489B4 (de) 2004-06-04 2017-03-02 Infineon Technologies Ag Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat
US7364983B2 (en) * 2005-05-04 2008-04-29 Avery Dennison Corporation Method and apparatus for creating RFID devices
US7733106B2 (en) * 2005-09-19 2010-06-08 Formfactor, Inc. Apparatus and method of testing singulated dies
JP2008130932A (ja) * 2006-11-22 2008-06-05 Shinkawa Ltd 側面電極付半導体チップ及びその製造方法並びにその半導体チップを積層した３次元実装モジュール
US20080252330A1 (en) * 2007-04-16 2008-10-16 Verigy Corporation Method and apparatus for singulated die testing
TW201140664A (en) * 2010-05-05 2011-11-16 Aptos Technology Inc Method for acquiring recycled chips and method for fabricating semiconductor package
JP5515024B2 (ja) 2010-11-24 2014-06-11 株式会社日本マイクロニクス チップ積層デバイス検査方法及びチップ積層デバイス再配列ユニット並びにチップ積層デバイス用検査装置
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
WO2022172990A1 (ja) * 2021-02-10 2022-08-18 三井化学東セロ株式会社 電子部品の製造方法、製造用フィルム及び製造用具

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204621A (ja) 1987-02-20 1988-08-24 Hitachi Ltd エ−ジング装置
JPH03131048A (ja) 1989-10-17 1991-06-04 Toshiba Corp ベアチップｉｃのバーンイン方法
US5453991A (en) * 1992-03-18 1995-09-26 Kabushiki Kaisha Toshiba Integrated circuit device with internal inspection circuitry
US5489538A (en) * 1992-08-21 1996-02-06 Lsi Logic Corporation Method of die burn-in
JP3134738B2 (ja) * 1995-09-28 2001-02-13 安藤電気株式会社 ハンドリングシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107076782A (zh) * 2014-11-10 2017-08-18 泰拉丁公司 用于探针卡测试的组装装置

Also Published As

Publication number Publication date
US20030027365A1 (en) 2003-02-06
JP2000100882A (ja) 2000-04-07
CN1248792A (zh) 2000-03-29
US20020064893A1 (en) 2002-05-30
US6479305B2 (en) 2002-11-12
KR20000023219A (ko) 2000-04-25
MY122198A (en) 2006-03-31
TW495922B (en) 2002-07-21
US6573112B2 (en) 2003-06-03
KR100368585B1 (ko) 2003-01-24
SG78391A1 (en) 2001-02-20

Similar Documents

Publication Publication Date Title
CN1207767C (zh) 半导体器件及其制造方法
CN1192422C (zh) 测试半导体器件的探针卡及半导体器件测试方法
US9754924B2 (en) Fan-out pop stacking process
CN1835229A (zh) 半导体器件和制造半导体器件的方法
US20070123001A1 (en) System and method for separating and packaging integrated circuits
CN1568432A (zh) 使用沟槽为晶片承载的半导体器件提供电流控制
CN1745502A (zh) 用于印刷电路板的互连装置、制造该装置的方法及具有该装置的互连组件
CN1957464A (zh) 半导体器件、配线基板及其制造方法
CN1847859A (zh) 半导体运送盘、老化板、老化试验方法及半导体制造方法
JP2005294842A (ja) 段差型ダイを有する半導体パッケージとその製造方法
CN1897241A (zh) 半导体器件及其制造方法
CN1610092A (zh) 半导体装置
US10084110B2 (en) Low warpage wafer bonding through use of slotted substrates
CN1819190A (zh) 半导体器件
CN1619791A (zh) 锡球剪力测试装置
CN1299344C (zh) 半导体器件的测试设备
CN1638128A (zh) 半导体集成电路器件
CN1913142A (zh) 电路基板及使用该电路基板的电路装置
CN1768429A (zh) 光电二极管阵列及其制造方法和放射线检测器
KR20010062263A (ko) 반도체 칩, 전자 부품과, 전자 패키지 및 이의 형성 방법
CN100336208C (zh) 半导体装置
CN1768428A (zh) 光电二极管阵列及其制造方法和放射线检测器
JP5345161B2 (ja) パワーデバイス用のウエハキャリア及びこのウエハキャリアを用いる検査装置
CN1213470C (zh) 半导体器件及其检查装置
CN1630028A (zh) 制造半导体器件的方法和装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050622

Termination date: 20100917