JP2005294842A - 段差型ダイを有する半導体パッケージとその製造方法 - Google Patents

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Abstract

【課題】 段差型ダイを有する半導体パッケージを提供する。
【解決手段】 半導体ダイは、最大幅Ｗ０、最大長さＬ０及び第１凹部Ｒｌを有し、Ｗ０において第１凹部深さＤｒｌａ減少されて第１短軸幅Ｗｌａが形成され、Ｌ０において第１凹部長さＬｒｌａ減少されて第１短軸長さＬｌａが形成される。
【選択図】 図５Ａ

Description

本発明は、半導体集積回路チップと、それを用いたパッケージング組立に関し、さらに詳細には変形された矩形の外周面を有する集積回路チップまたはダイ及びそれを一つ以上用いて具現された関連チップまたはマルチチップパッケージに関する。
一般に、半導体パッケージの製造工程には、半導体ウエハ加工、パッケージ組立及びテスト等の三つに大別することができる。ウエハ加工工程は、熱処理、イオン注入、蒸着、平坦化、フォトリソグラフィ及びエッチングなどのようなベア半導体ウエハや基板の中または表面に複数の集積回路素子を作る上必要なあらゆる工程を含む。
当該工程が完了すると、パラメータ及び/または機能テストを行った後ウエハダイシング工程に移行する。この工程の間、半導体ウエハの背面が練磨され厚さが減少し、切断線に沿って個別集積回路チップに分離される。このため、ウエハダイシング工程のことを、例えば、ウエハソーイングまたはウエハスクライビング工程ともいう。
一旦ウエハから個別集積回路チップが分離されると、それぞれの個別集積回路チップをリードフレームの等の基板に取り付けるといったパッケージ組立工程を行うが、基板は、集積回路チップ、回路基板、またはソケットと連結するための外部連結構造を含む。直接回路チップ、基板の一部、及びチップと基板との間の電気的連結部を封止する封止部を形成し、パッケージの抵抗性を増加させることによって、外部による機械的損傷や汚染から保護する。パッケージは、一つ以上の集積回路チップを有するが、マルチチップパッケージの場合、実質的に同じチップを含むか或いは多様な機能や大きさを有するチップを含むことができる。例えば、マルチチップパッケージは、一つのパッケージ内にマイクロプロセッサー集積回路チップとそれと連結されているメモリチップの両方を含んで構成される。
現在、半導体チップの大部分は、図１に示すように、矩形を有するが、これは、従来のウエハダイシング方法に由来する。従来の一般的なウエハダイシング装置は、ダイシングブレード（dicing blade）１４を用いてウエハ１０上に形成された複数の半導体チップ１２間の切断線Ｓに沿って移動する。ダイシングブレード１４の切断長さが集積回路チップ１２の表面長さと略同じであることから、従来のダイシング装置では、単純で一定した矩形にしか切断できず、例えば、三角や平行四辺形の形態がなかった。
また、従来のダイシングブレード使用による収率及び／または信頼性を減少させる原因となるチッピング(chipping)といった問題点を解決するために、レーザスクライブを用いたダイシング方法が米国特許出願第１０／８０５、２１２号に開示されている。さらに、東京精密株式会社のレーザスクライビング装置であるマホウダイシング装置(Mahoh dicing machine)は、従来のソーイングによるウエハ表面の損傷を減す非接触方法を用いて半導体ウエハをダイシングする。半導体ウエハ表面にレーザダイのレーザビームを照射して多様な形態の集積回路チップを切断する。これにより、従来のソーイング方法における研磨材によるウエハの一部を除去する際発生するチッピング等の損傷を減らすことができる。
集積回路チップの矩形は、具現される半導体パッケージの形態も限定しているためパッケージもやはり矩形が圧倒的に多い。このために、複数のパッケージが回路基板と同じ基板に実装されるとき、パッケージの実装密度が減少するとともに集積回路チップの実装に必要な基板の大きさが増大する。
また、集積回路チップの矩形は、マルチチップパッケージの小型・薄型形状にすることが困難である。例えば、二つの集積回路チップが積層されると、上部チップの大きさが下部チップのボンドパッドを覆う程度であれば、集積回路チップ間にスペーサが介在され下部チップのボンドパッドに接近可能な空間を作らなければならない。しかし、図３Ａに示すように、スペーサの介在により積層チップの厚さがＳ２にまで増大してしまう。
上下部チップ間の干渉を解決するための方法の一つとして、図３Ｂに示すように、上部チップの下部面端部を除去して下部チップのボンドパッドにワイヤボンディングできる大きさの五目型開放部を形成する方法がある。しかし、この方法は、上部チップの一部が薄形化されてしまうことから、ワイヤボンディングの際弱くなった箇所が折れたりクラックが発生したりする恐れがある。
下部チップのボンドパッドを覆う方法の一つとして、下部チップを基準にして上部チップを回転させて対角方向に実装し、下部チップにワイヤボンディング領域を露出する方法がある。この方法は、チップの一部が機械的損傷の危険に晒されないものの下部チップのボンドパッドに接近性を向上させるために、大きさ及び方向の異なるチップを用いなければならないという制限があり、さらにオフセット配列のために装置及び/または制御装置を使用しなければならない問題点があった。
本発明の目的は、一つ以上の凹部を有しながら外周面が矩形以外の多様な形態の集積回路チップを提供し、それに具現されるチップ及びマルチチップパッケージを提供することにある。
上記目的を達成するために、本発明は、最大幅Ｗ０と最大長さＬ０を含む変形された矩形の外周を有する半導体ダイを提供する。一面に沿って角まで凹部が形成されており、元来の幅から第１凹部深さDｒ１ａに減少されて第１部方幅Ｗｌａを形成し、元来の長さＬ０から第１凹部長さＬｒ１ａに減少されて第１部方長さＬ１ａが形成される。本発明による集積回路チップにおいて凹部の数、大きさ及び位置によって部分端部と大きさが形成される。また、凹部は、矩形の基本構造に対して非対称に配列されたり、垂直（中心縦軸）、水平（中心水平軸）、または対角線軸を基準として対称に配列され得る。
本発明に係る上記のような外周面を有する集積回路チップの製造方法は、凹部を有する複数個のダイを半導体ウエハに形成した後そのウエハから個別ダイを分離する段階を含む。個別ダイに分離する段階は、ダイの外周面をレーザスクライビングしてウエハに脆弱な部分を形成した後、その脆弱部分に沿って隣接したダイから個別ダイを分離する段階を含む。さらに他の実施例において、個別ダイに分離する段階は、ダイの外周面端で凹部近方に位置するウエハの上部を取り除いてウエハの活性面に開口部を形成する段階と、活性面の反対の背面を一部除去して上下部の厚さがウエハの元来の厚さと少なくとも同じくする段階、及びダイ間の切断線に沿ってウエハの残り部分を除去する段階を含む。
本発明に係る凹部を有するダイは、半導体ウエハに多様な構造で配列され得る。
例えば、少なくとも二つのダイの凹部が相互補完的であるか、または外周面に沿って実質的に一定距離を置いて配置され得る。或いは少なくとも二つのダイの凹部が相互補完的でないことも、またダイの外周面の隣接部分に沿って互いに異なる地点から実質的に互に異なる距離へと離隔され得る。
集積回路チップに形成された変形された外周面形態だけではなく、ボンドパッドの構造も変形できるので、実施例に示す通り、凹部と近い外周面にボンドパッドを形成させないこともできる。また、ボンドパッドは、外周面に沿って実質的に垂直一列に配列され得る。
本発明は、前述した凹部を有する集積回路チップを備えるマルチチップパッケージを提供する。すなわち、パッケージは、接触部を備える基板と、外周面に凹部が形成された第１半導体ダイとを備えて、接触部が凹部を介して露出するように第１半導体ダイが基板に実装される。他の実施形態によるパッケージにおいて、下部半導体ダイは、基板として役割を果たし、少なくとも一つのボンドパッドを持つ接触部及び第１半導体ダイの活性面に形成された複数のボンドパッドを備える。さらに他の実施形態によるパッケージにおいて、接触面を有する基板、及び外周面に凹部が形成された第１半導体ダイを備えて、接触部が凹部を介して露出するように第１半導体ダイが基板に実装される。
本発明は、また前述したパッケージを製造する方法を提供する。すなわち、基板を準備する段階と、基板に複数の第１ボンドパッドを備えた第１半導体ダイを実装する段階と、外周面に第１凹部が形成された第２半導体ダイを形成する段階と、複数の第１ボンドパッドが第１凹部を介して露出するように第１半導体ダイ上に第２半導体ダイを実装する段階とを含む。パッケージ製造方法は、外周面に第２凹部が形成された第３半導体素子を形成する段階と、第２半導体素子の活性面に形成された複数の第２ボンドパッドが第２凹部を介して露出するように第２半導体ダイ上に第３半導体ダイを実装する段階をさらに含むことができる。パッケージ製造方法は、第１ボンドパッド及び第２ボンドパッドと基板とを電気的に接続する段階及び/または第３半導体ダイの活性面に形成された複数の第３ボンドパッドと基板とを電気的に接続する段階をさらに含むことができる。
本発明の実施形態に係るパッケージ製造方法は、第１半導体ダイ、第２半導体ダイ及び第３半導体ダイを実質的に同じ構造で用意する段階と、第２半導体ダイを第１半導体ダイ及び第３半導体ダイに対して約１８０°回転させるダイ組立段階とを含む。パッケージ製造方法は、実質的に同じ構造の第１半導体ダイ、第２半導体ダイ及び第３半導体ダイを用意する段階と、第２半導体ダイを第１半導体ダイ及び第３半導体ダイに対して約９０°回転させるダイ組立段階とを含む。
本発明の実施形態に係るパッケージ構造において、外周面に凹部を有し基板に実装される第１半導体ダイと、第１半導体ダイに対して水平に実装される第２半導体ダイとを備えて、第２半導体ダイは、凹部内に位置する。本発明の実施形態に係る集積回路チップ構造において、第２半導体ダイは、凹部内に実質的に位置するかまたは凹部内に完全に位置することを特徴とする。
本発明は、多様な外周面とボンドパッド構造を有する集積回路チップを用いることによって表面領域を低減できるとともに基板又は回路基板に対する実装密度を向上させることができる。
以下、本発明の実施形態について添付図面を参照しながらさらに詳細に説明する。
図４は、本発明の実施形態におけるマルチチップパッケージ４０を示す図で、従来の矩形の第１集積回路チップ１２と本発明において変形された外側部を有する第２集積回路チップ５０とが基板４１に実装される構造を有する。基板４１は、集積回路チップと回路基板及びソケットとその他フィクスチャーとを繋ぐためにソルダボール４４のような外部接続構造を有する。
図５に示すように、本発明における集積回路チップは、端部に一つ以上の凹部Ｒ１．．．Ｒｎが形成され従来の集積回路チップとは相違する。凹部は外周面と平行に形成された端部ＲＤ１、ＲＬ１を有する。少なくとも一つの凹部は少なくとも一つの端部に形成され、隣接した凹部同士に交差してＬ字に具現され得る。集積回路チップ、凹部の配置及び方向は、対角線軸Ｄ１、Ｄ２と平行線軸Ｖ、Ｈを基準にしてなっており、一つ以上の軸を基準にして対称に配置される。
図６及び図７に示すように、マルチチップ積層パッケージ９０は、チップ実装領域周囲で複数のリードまたは伝導性パターンが形成される基板９１を備える。複数の集積回路チップ８０ａ、８０ｂ、８０ｃは、基板のチップ実装領域に順次に積層される。各々の集積回路チップには一端の両側に一対の凹部８２ａ、８２ｂ、８２ｃが形成されている。集積回路チップの他端の両側は元来の幅を維持しながら複数のボンドパッド８８ａ、８８ｂ、８８ｃが形成されており、集積回路チップとリード９２は、ボンディングワイヤ９３、９４、９５と連結する。集積回路チップ８０ａ、８０ｂ、８０ｃは、接着層９７を用いて基板に取り付けられるが、このとき、上部に取り付けられる集積回路チップ８０ｂ、８０ｃを下部チップに対して１８０°回転させて実装することができる。このような方法で、上部チップの凹部及び下部チップの周辺領域が連続して配列されると、集積回路チップの厚さよりも大きい開口部が形成され、ボンディングワイヤ９３を下部チップのボンドパッド８５ａに取り付けることができる。
図８に示すように、互いに直交する側面３６、３７を有する集積回路チップ３０に一つの凹部３２を形成すると、凹部端部３６’’、３７’’の長さに減少された少なくとも二つの外周面３６’、３７’が生まれる。凹部の大きさ及び配置に応じて集積回路チップ３０の形態が変わるが、凹部が角を取り囲む場合、集積回路チップ３０はＬ字に具現され、図８に、図示していないが、凹部が集積回路チップの一面に形成される場合、Ｃ字に具現される。
一つ以上の凹部が形成される場合、図９（ａ）〜（ｋ）に示すように、集積回路チップに多様な外周面が具現されている。図５に示すように、凹部の大きさ及び配置に応じて集積回路チップの外周面は、一つ以上の対角線軸及び/または平行線軸を基準にして対称をなす。例えば、（ａ）の外周面は、軸（Ｖ）を基準にして対称状で、（ｂ）の外周面は、二本の軸(Ｖ、Ｈ)を基準にして対称状で、（ｅ）の外周面は、四本の軸(Ｄ１、Ｄ２、Ｖ、Ｈ)を基準にして対称をなす。
図１０に示すように、段差を有する複数の集積回路チップら３０が半導体ウエハに反復パターンで配列される。すなわち、集積回路チップは、同一方向に配列された後、切断線２６ａ、２６ｂ、２６ｃに沿ってスクライビング、特にレーザースクライビングにより分離される。切断された部位３１は除去され集積回路チップ３０に凹部が形成されることになる。切断された部位３１は、個別半導体素子に含まれず、一般にこの部分はスクラップと呼ばれる。
図１1に示すように、凹部を有する集積回路チップが二以上集まって矩形の一つのユニット３０ａをなす。このような配置は、半導体ウエハ表面に反復的に行われることができ、切断線８０ａ、８０ｂ、８０ｃに沿って個別集積回路チップに分離するとスクラップを減少させることができることから素子当たり必要とする製造費用をも低減できる。
図１２は、本発明の実施形態におけるマルチチップパッケージ７０を示す図で、従来の矩形第１集積回路チップ１２と本発明の外周面を有する第２集積回路チップ５０とが基板７１に水平に実装される構造である。基板７１は、集積回路チップと回路基板及びソケットとフィクスチャーを繋ぐためにソルダボール７４のような外部連結構造を含む。
図１３は、本発明の実施形態におけるシングルチップパッケージ６０を示す図で、変形された外周面を有する一つの集積回路チップ５０を備える構造である。集積回路チップ５０は、基板６１に実装され、基板６１は、集積回路チップと回路基板及びソケットとフィクスチャーを繋ぐソルダボール６４のような外部接続構造を有する。図１２及び図１３に示すように、具現された半導体素子パッケージもやはりチップの構造に対応する外周面を有するので外周面が矩形ではない。
図１４に示すように、本発明は、集積回路チップに凹部を形成して外周面を変形させるだけではなく、隣接した集積回路チップの配置及び連結手段を考慮してボンドパッドの配列を変えることができる。図１４に示すように、マルチチップパッケージ７０は、矩形集積回路チップ１２と変形集積回路チップ５０とが水平に実装される構造を有する。しかし、集積回路チップ１２、５０及び基板７１のボンドパッド７２、７２ａ、７５、７５ａが端部及び/または縦軸に沿って一律的に配列されるのではなく、従来と異なって若干非対称的に配列されている。特に、集積回路チップ５０には凹部の端部５２に沿ってボンドパッドが形成されておらず、矩形集積回路チップ１２には集積回路チップ５０の凹部で作られた空間に基板７１の外側と隣接していない端部の一部に内部ボンドパッド７５ａが形成されている。集積回路チップのボンドパッド及び基板のボンドパッドは、ボンディングワイヤ７３、７３ａと連結される。
図１５Ａ及び図１５Ｂに示すように、本発明のさらに他の実施形態におけるマルチチップパッケージ７０ｂで、凹部の端部５２に沿って集積回路チップのボンドパッドが形成されない構造を有する。
図１５Ｂは、図１５Ａの１５ｂ’―１５ｂ’線に沿って切断された断面図で、集積回路チップ１２が、基板にフリップチップボンディングされ集積回路チップの活性面に形成されているボンドパッド及び基板のボンドパッドが半田ボールや半田バンプのような伝導性構造により直接連結された構造を有する。従って、ボンディングワイヤ７３を用いる必要がない。
図１６は、本発明のさらに他の実施形態に関し、マルチチップパッケージ炉及び集積回路チップ１２ａ、１２ｂ、１２ｃ、５０が基板７１にフリップチップボンディングされている構造を示す。これにより、ボンディングワイヤが不要となり、基板に対する集積回路チップの実装密度が向上し、かつ取り付けが簡単に行える。また、形態の異なる集積回路チップを基板表面に完全な形態で配置できるため、実装密度を高めることができる。
図１７は、本発明のさらに他の実施形態に関し、マルチチップパッケージ炉及び集積回路チップ１２、５０ａ、５０ｂの凹部の端部５２ａ、５２ｂ間で形成された内部空間に集積回路チップ１２が配置されている構造を示す。各々の集積回路チップは、基板にフリップチップボンディングされるのでワイヤボンディングが不要で、これにより基板に対する集積回路チップの実装密度が向上し、かつ取り付けが簡単に行える。
図１８に示すように、本発明の実施形態における集積回路チップ５０は、チップ最端部５７、５６、角部５１、及びボンドパッド５４、５４ａが一定に配列された凹部端部５４ａを含む構造である。図１９は、集積回路チップ５０のさらに他の実施形態を示すもので、ボンドパッドがチップ端部のみに形成されており凹部端部５４ａには形成されていない。例えば、図１７のマルチチップ構造のように、凹部間に形成された空間により他の集積回路チップを配置させることができ、そうした構造に有用である。
図２０Ａ及び図２０Ｂは、ボンドパッドが形成された周辺領域８８’と凹部領域８８’’とを含む外周面８８を有する集積回路チップ８０が複数配置された構造を示している。図２０Ｂに示すように、基板上での集積回路チップの方向を変えることにより開放領域やスクラップを減少させながら実装密度を高めることができる。しかし、集積回路チップで具現され得ない半導体ウエハ部分はそのまま置いたほうが良い。つまり、当該部分は、新しい製造過程や生産ラインまたは新しい装置を用いる際パラメータ及び機能テストを行うテストプラグ構造を作るのに必要だからである。このようなテスト構造により、キャパシタ、レジスタ、トランジスタ及び配置構造等が分析できることから、重要な機能的構成の品質や効果的な大きさを理解することができる。
図２１は、図２０Ａ及び図２０Ｂの集積回路チップから分離段階を経て得られた個別集積回路チップ８０を示す図である。図２０Ａ及び図２０Ｂに示すように、集積回路チップ８０の第１段の両側に二つの凹部領域８２が形成されており、第２段の両側に表面８６を有する周辺領域８８が形成されている。周辺領域８８及び凹部領域８２は、素子が適切に機能するための必要なメモリ、論理及び/または入出力回路を含む内部機能領域、すなわちセル領域８３を取り囲む形状である。チップの周辺領域は、隅部８４、８１となる左右側上端領域８９、８７を含む。
図２２に示すように、本発明のさらに他の実施形態の集積回路チップ１８０ａによると、ボンドパッド１８５ａが形成された周辺領域１８８ａ’及び周辺領域と一緒にチップの一側面１８８ａを形成する凹部領域１８８ａ’’を含む一つの凹部１８２ａを有する。図２３に示すように、本発明の実施形態によるマルチチップパッケージ１９０は、図２２の第１集積回路チップ１８０ａ上に第２集積回路チップ１８０ｂが積層されている構造を有する。第２集積回路チップ１８０ｂは第１集積回路チップと反対方向の周辺領域１８８ｂ’及び凹部端部１８８ｂ’’を含む。すなわち、第１チップ１８０ａ上に第２チップ１８０ｂが積層されるとき、またはその反対の場合、上部チップの凹部領域が下部チップのボンドパッド１８５ｂを露出させることによって、チップと基板との連結の際一列に形成されたボンドパッド１８５ａ、１８５ｂを提供する。
図２４に示すように、本発明のさらに他の実施形態における集積回路チップ２８０ａは、チップ両側に形成された二つの凹部２８２ａ、２８８ａを有し、一方の凹部２８８ａは、ボンドパッドが形成された周辺領域２８８ａ’と凹部領域２９９ａ’’とを含む。図２５に示すように、本発明の実施形態におけるマルチチップパッケージ２９０は、図２４の第１集積回路チップ２８０ａ上に第２集積回路チップ２８０ｂが積層された構造を有する。第２集積回路チップ２８０ｂは、第１集積回路チップ２８０ａと反対方向の周辺領域２８８ｂ’と凹部領域２８８ｂ’’とを含む。すなわち、第１チップ２８０ａ上に第２チップ２８０ｂが積層される時、またはその反対の場合、上部チップの凹部領域が下部チップのボンドパッド２８６ｂを露出させる。これにより、チップと基板との連結際両列に形成されたボンドパッド２８５ａ、２８５ｂを提供する。
図２６に示すように、本発明のさらに他の実施形態における集積回路チップ２９０は、チップ対角線角に形成された一対の凹部３８２ａ、３８８ａを有し、一方の凹部３８８ａは、ボンドパッドが形成された周辺領域３８８ａ’と凹部領域３８８ａ’’とを含む。図２７に示すように、本発明の実施形態によるマルチチップパッケージ３９０は、図２６の第１集積回路チップ２９０上に第２集積回路チップ２９０を９０°回転させて積層した構造を有する。図２７に示すように、第２チップは、第１チップと反対方向の周辺領域３８８ｂ’と凹部領域３８８ｂ’’とを含む。これにより、第１チップ上に第２チップが積層される場合またはその反対の場合、上部チップの凹部領域が下部チップのボンドパッド３８５ｂを露出することによって、チップと基板との連結際端部に沿って形成されるボンドパッド３８５ａ、３８５ｂを提供する。
図２８に示すように、本発明のもう一つの実施形態における集積回路チップ４８０ａは、チップ端部の中間に形成された凹部４８２ａを有し、一つの凹部４８８ａ’’は、ボンドパッド４８５ａが形成された周辺領域４８８ａ’と隣接周辺領域間に形成された凹部領域４８８ａ’’とを含む。図２９に示すように、本発明の実施形態によるマルチチップパッケージ４９０は、図２８の第１集積回路チップ４８０ａと、上記第１集積回路チップ４８０ａと相互補完的形態の凹部４８８ａを含む第２集積回路チップ４８０ｂが積層される構造を有する。すなわち、第１チップ上に第２チップが積層されると、上部チップの凹部領域が下部チップのボンドパッド４８５ｂを露出することになる。これにより、チップと基板との連結際端部に沿って形成されたボンドパッド４８５ａ、４８５ｂを提供する。
図３０乃至図３２に示すように、大きさと形態の異なる多様な外周面を有する集積回路チップを用いてチップスタック構造５９０、６９０、７９０を具現することにより、下部チップのボンドパッドを、上部チップの大きさと位置に応じて露出することができ、かつ上部チップの凹部に対応して配置することができる。よって、下部チップのボンドパッドがスペーサを追加したり背面をエッチングしたりするなどの追加工程を加えず露出することができる。
本発明の実施形態による集積回路チップは、論理及び/またはメモリ回路が形成されたセル領域、及び入出力回路及び/または入出力パッドが形成された一つ以上の周辺領域を含む構造を有する。集積回路チップのセル領域及び/または周辺領域に隣接した凹部が形成される。本発明の実施形態による集積回路チップ及びチップスタック構造は、ワイヤボンディング及び/またはフリップチップボンディングのような連結方法を用いて一つ以上の基板に連結できる。そして、エポキシモルディング化合物のような樹脂密封材で密封し、集積回路チップ、ワイヤボンディング及びインナーリードの汚染、副食または機械的損傷から保護することができる。
本明細書に開示された連結方法である、ワイヤボンディング、フリップチップボンディング及び/またはＴＡＢ方法だけでなく、多様な方法が使用可能であり、基板として、リードフレーム、印刷回路基板、フレキシブル回路基板またはセラミック基板以外にも多様な基板が使用可能である。
以上、本発明の実施例によって多様な外周面とボンドパッド構造を有する集積回路チップは、基板及び/またはパッケージと一緒に用いることができる。また、多様な要素等と適合できるので捨てられる表面領域が低減し、基板または第２回路基板に対する実装密度を向上させることができる。マルチチップパッケージに対する素子水準、またはパッケージが実装されるマザーボードやモジュールボードのような上位水準において実装密度を向上させることができる。さらに、基板水準においてパッケージの実装密度を向上させることによって基板の大きさを小さくすることができる。
なお、本明細書と図面に開示された本発明の実施形態は理解を助けるための特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例が実施可能であることは本発明が属する技術分野における通常の知識を有する者に自明である
従来技術のウエハダイシング方法を示す斜視図である。 レーザウエハダイシング方法を示す図である。 従来技術の積層チップパッケージの実施形態を示す図である。 従来技術の積層チップパッケージの実施形態を示す図である。 本発明の実施形態を示す図である。 代表的な大きさと軸を有する本発明の実施形態を示す図である。 代表的な大きさと軸を有する本発明の実施形態を示す図である。 本発明の実施形態におけるマルチチップパッケージの組立を示す図である。 図６のマルチチップパッケージの部分断面図である。 本発明の集積回路チップを示す平面図である。 本発明の集積回路チップの具現可能な多様な外周面形態（ａ）〜（ｋ）を示す図である。 半導体ウエハ上に図８の複数の集積回路チップが配置されている配置方向を示す図である。 半導体ウエハ上に図８の複数の集積回路チップが配置されている配置方向を示す図である。 本発明の実施形態を示す斜視図である。 本発明の実施形態を示す斜視図である。 本発明の実施形態におけるマルチチップパッケージを示す平面図である。 本発明の実施形態におけるマルチチップパッケージを示す平面図である。 本発明の実施形態におけるマルチチップパッケージを示す断面図である。 本発明のさらに他の実施形態におけるマルチチップパッケージを示す平面図である。 本発明のさらに他の実施形態におけるマルチチップパッケージを示す平面図である。 本発明のさらに他の実施形態における集積回路チップを示す平面図である。 本発明のさらに他の実施形態における集積回路チップを示す平面図である。 本発明の半導体ウエハに形成される集積回路チップの配列を示す平面図である。 本発明の半導体ウエハに形成される集積回路チップの配列を示す平面図である。 本発明の半導体ウエハに形成される集積回路チップの配列を示す平面図である。 本発明の実施形態における集積回路チップを示す平面図である。 本発明の実施形態におけるチップ積層の集積回路チップの配列を示す平面図である。 本発明の実施形態における集積回路チップを示す平面図である。 本発明の実施形態におけるチップ積層の集積回路チップの配列を示す平面図である。 本発明の実施形態における集積回路チップを示す平面図である。 本発明の実施形態における集積回路チップから具現されるマルチチップ積層パッケージを示す平面図である。 本発明の実施形態における集積回路チップを示す平面図である。 本発明の実施形態における集積回路チップから具現されたマルチチップ積層パッケージを示す平面図である。 本発明の実施形態におけるマルチチップ積層パッケージを示す平面図である。 本発明の実施形態におけるマルチチップ積層パッケージを示す平面図である。 本発明の実施形態におけるマルチチップ積層パッケージを示す平面図である。
符号の説明
４０ マルチチップパッケージ
４１ 基板
８２ａ，８２ｂ，８２ｃ 凹部
１８２ａ 凹部
２８２ａ，２８８ａ 凹部
３８２ａ，３８８ａ 凹部
４８２ａ，４８８ａ 凹部

Claims (34)

  1. 変形された矩形の外周を有する半導体ダイにおいて、
    最大幅Ｗ０と、
    最大長さＬ０と、
    第１凹部
    とを有し、
    前記Ｗ０において第１凹部深さＤｒｌａ減少されて第１短軸幅Ｗｌａが形成され、前記Ｌ０において第１凹部長さＬｒｌａ減少されて第１短軸長さＬｌａが形成されることを特徴とする半導体ダイ。
  2. 第２凹部をさらに有し、
    前記Ｗ０において第２凹部深さＤＲｒ２ａ減少されて第２幅Ｗ２ａが形成され、前記Ｌ０において第２凹部長さＬｒ２ａ減少されて第２長さＬ２ａが形成されることを特徴とする請求項１に記載の半導体ダイ。
  3. 偶数個Ｎの凹部をさらに有し、
    前記Ｗ０においてＮ番目凹部深さＤｒＮａに減少されて第Ｎ幅ＷＮａが形成され、前記Ｌ０がＮ番目凹部長さＬｒＮａに減少されて第Ｎ長さＬＮａが形成されることを特徴とする請求項２に記載の半導体ダイ。
  4. 前記Ｎ個の凹部は、中心縦軸を基準にして対称に配列することを特徴とする請求項３に記載の半導体ダイ。
  5. 前記Ｎ個の凹部は、中心水平軸を基準にして対称に配列することを特徴とする請求項３に記載の半導体ダイ。
  6. 前記Ｎ個の凹部は、中心縦軸を基準にして対称に配列することを特徴とする請求項５に記載の半導体ダイ。
  7. 前記Ｎ個の凹部は、第１対角線軸を基準にして対称に配列することを特徴とする請求項３に記載の半導体ダイ。
  8. 前記凹部は、前記半導体ダイの角を取り囲むことを特徴とする請求項１に記載の半導体ダイ。
  9. 前記凹部は、前記半導体ダイの第１面に沿って中間地点に形成することを特徴とする請求項１に記載の半導体ダイ。
  10. 前記第１凹部及び第２凹部は、互いに噛み合って前記半導体ダイの一方の角を取り囲むことを特徴とする請求項２に記載の半導体ダイ。
  11. 前記第１凹部及び第２凹部は、前記半導体ダイの周辺領域により互いに離隔されることを特徴とする請求項２に記載の半導体ダイ。
  12. 前記第１凹部は、前記半導体ダイの第１角を取り囲み、
    前記第２凹部は、前記半導体ダイの第１角と異なる第２角を取り囲むことを特徴とする請求項２に記載の半導体ダイ。
  13. 前記第１角及び第２角は、対角線に向かい合っていることを特徴とする請求項１２に記載の半導体ダイ。
  14. 前記第１角及び第２角は、前記半導体ダイの一方面の両先端に位置することを特徴とする請求項１２に記載の半導体ダイ。
  15. 外周に凹部が形成された複数のダイを半導体ウエハに形成する段階と、
    前記ウエハにおいて個別ダイを分離する段階と
    を有することを特徴とする半導体素子製造方法。
  16. 前記分離段階は、前記ダイの外周面をレーザスクライビングしてウエハで脆弱な部分を形成する段階と、
    前記脆弱な部分に沿って隣接するダイから個別ダイを分離する段階と、
    を有することを特徴とする請求項１５に記載の半導体素子製造方法。
  17. 前記分離段階は、前記ダイの外周面の外側において前記凹部に近接するするウエハの上部を除去して前記ウエハの活性面に開放口を形成する段階と、
    前記活性面の反対面においてウエハの下部を除去して上下部がウエハの元来の厚さと少なくとも同じくする段階と、
    ダイ間の切断線に沿って前記ウエハの残り部分を除去する段階と、
    を有することを特徴とする請求項１５に記載の半導体素子製造方法。
  18. 半導体ウエハに複数のダイを形成する段階は、隣接する少なくとも二つのダイの凹部が相互補完的でかつダイの外周面に沿って一定間隔に離隔されるようにダイを配列する段階を含むことを特徴とする請求項１５に記載の半導体素子製造方法。
  19. 半導体ウエハに複数のダイを形成する段階は、隣接する少なくとも二つのダイの凹部が完全に相互補完的でなくダイの外周面の隣接部分に沿って互いに異なる地点から互いに異なる間隔に離隔されるようにダイを配列する段階を含むことを特徴とする請求項１５に記載の半導体素子製造方法。
  20. 半導体ウエハに複数のダイを形成する段階は、凹部と境界をなすダイの外周面の一部にはボンドパッドが形成されないように複数のボンドパッドを、ダイの外周面に隣接して配置させる段階を含むことを特徴とする請求項１５に記載の半導体素子製造方法。
  21. 前記複数のボンドパッドは、ダイの外周面の一直線に沿って配列することを特徴とする請求項２０に記載の半導体素子製造方法。
  22. 接触部を有する基板と、
    外周面に凹部を有する第１半導体ダイと、
    を備える半導体素子パッケージにおいて、
    前記接触部が凹部を介して露出するように前記基板に第１半導体ダイを実装することを特徴とする半導体素子パッケージ。
  23. 前記基板は下部半導体ダイであって、前記接触部は少なくとも一つのボンドパッドを備えて、
    複数のボンドパッドは、前記第１半導体ダイの活性面に形成することを特徴とする請求項２２に記載の半導体素子パッケージ。
  24. 前記第１半導体ダイの活性面に形成されるボンドパッドは、延長領域のみに位置することを特徴とする請求項２３に記載の半導体素子パッケージ。
  25. 接触面を有する基板と、
    外周面に凹部が形成された第１半導体ダイと、
    を備える半導体素子パッケージにおいて、
    前記接触部が凹部を介して露出するように前記基板に第１半導体ダイが実装されることを特徴とする請求項２２に記載の半導体素子パッケージ。
  26. 基板を用意する段階と、
    前記基板に複数の第１ボンドパッドを有する第１半導体ダイを実装する段階と、
    外周面に第１凹部が形成された第２半導体ダイを形成する段階と、
    前記複数の第１ボンドパッドが前記第１凹部を介して露出するように前記第１半導体ダイ上に前記第２半導体ダイを実装する段階と、
    を有することを特徴とする半導体素子パッケージ製造方法。
  27. 変形された矩形の外周面に第２凹部が変形されている第３半導体素子を形成する段階と、
    前記第２半導体素子の活性面に形成されている複数の第２ボンドパッドが、前記第２凹部を介して露出するように前記第２半導体ダイ上に前記第３半導体ダイを実装する段階と、
    をさらに有することを特徴とする半導体素子パッケージ製造方法。
  28. 前記第１ボンドパッドと第２ボンドパッド及び基板を電気的に接続する段階をさらに有することを特徴とする請求項２７に記載の半導体素子パッケージ製造方法。
  29. 前記第３半導体ダイの活性面に形成されている複数の第３ボンドパッドと基板とを電気的に接続する段階をさらに有することを特徴とする請求項２８に記載の半導体素子パッケージ製造方法。
  30. 前記第１半導体ダイ、第２半導体ダイ及び第３半導体ダイは、実質的に同じ構造を有し、前記第２半導体ダイは、前記第１半導体ダイ及び第３半導体ダイを基準にして約１８０°回転されることを特徴とする請求項２９に記載の半導体素子パッケージ製造方法。
  31. 前記第１半導体ダイ、第２半導体ダイ及び第３半導体ダイは、実質的に同じ構造を有し、前記第２半導体ダイは、前記第１半導体ダイ及び第３半導体ダイを基準にして約９０°回転されることを特徴とする請求項２９に記載の半導体素子パッケージ製造方法。
  32. 少なくとも二つの半導体ダイを備える半導体素子パッケージにおいて、
    外周面に凹部が形成されており、基板に実装される第１半導体ダイと、
    前記凹部内に位置するように前記第１半導体ダイと水平に実装され第２半導体ダイと、
    を備えることを特徴とする半導体素子パッケージ。
  33. 前記第２半導体ダイは、実質的に前記凹部内に位置することを特徴とする請求項３２に記載の半導体素子。
  34. 前記第２半導体ダイは、前記凹部内に完全に位置することを特徴とする請求項３２に記載の半導体素子。
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