JPH09243663A - コンタクトプローブ - Google Patents
コンタクトプローブInfo
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- JPH09243663A JPH09243663A JP4754896A JP4754896A JPH09243663A JP H09243663 A JPH09243663 A JP H09243663A JP 4754896 A JP4754896 A JP 4754896A JP 4754896 A JP4754896 A JP 4754896A JP H09243663 A JPH09243663 A JP H09243663A
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- Japan
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- contact
- contact probe
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Abstract
(57)【要約】
【課題】 コンタクトプローブのコンタクト部の間隔の
高密度化を高精度かつ安価に実現することができるコン
タクトプローブを提供することを目的とする。 【解決手段】 電子部品を検査する際、前記電子部品の
電極に電気的に接続されるコンタクトプローブであっ
て、シリコン基板３上に形成された錐体状のコンタクト
部５と、このコンタクト部５の表面に設けられた導体薄
膜５ａと、導体薄膜５ａと電気的に接続され、シリコン
基板３上に導体を用いて配線された電極回路１１とを備
え、シリコン基板３の前記コンタクト部５と対向する面
をダイヤフラム状に加工し、エラストマー７を充填した
することを要旨とする。
高密度化を高精度かつ安価に実現することができるコン
タクトプローブを提供することを目的とする。 【解決手段】 電子部品を検査する際、前記電子部品の
電極に電気的に接続されるコンタクトプローブであっ
て、シリコン基板３上に形成された錐体状のコンタクト
部５と、このコンタクト部５の表面に設けられた導体薄
膜５ａと、導体薄膜５ａと電気的に接続され、シリコン
基板３上に導体を用いて配線された電極回路１１とを備
え、シリコン基板３の前記コンタクト部５と対向する面
をダイヤフラム状に加工し、エラストマー７を充填した
することを要旨とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ、液
晶パネル等の電子部品を検査する際に、電極に電気的に
接続するために使用されるコンタクトプローブに関する
ものである。
晶パネル等の電子部品を検査する際に、電極に電気的に
接続するために使用されるコンタクトプローブに関する
ものである。
【０００２】
【従来の技術】従来より、半導体チップ、液晶パネルの
検査は、コンタクトプローブを用いてこれらの電極に電
気的に接触し、所定の電圧を印加することによって行っ
ていた。このようなコンタクトプローブの断面形状を図
５に示す。図５に示すようにコンタクトプローブ１００
は、フレキシブルプリント配線板（ＦＰＣ）１０１の回
路配線に電気的に接続されているピン１０３と、半導体
チップ、液晶パネルの電極に電気的に接続されるピン１
０５とをバネ１０７を介して接続したものである。な
お、ピン１０５とバネ１０７は、プローブ本体１０９内
に摺動可能に設けられる。
検査は、コンタクトプローブを用いてこれらの電極に電
気的に接触し、所定の電圧を印加することによって行っ
ていた。このようなコンタクトプローブの断面形状を図
５に示す。図５に示すようにコンタクトプローブ１００
は、フレキシブルプリント配線板（ＦＰＣ）１０１の回
路配線に電気的に接続されているピン１０３と、半導体
チップ、液晶パネルの電極に電気的に接続されるピン１
０５とをバネ１０７を介して接続したものである。な
お、ピン１０５とバネ１０７は、プローブ本体１０９内
に摺動可能に設けられる。
【０００３】このコンタクトプローブ１００を用いて半
導体チップの検査を行う場合、まず、半導体チップの所
定の電極にピン１０５を接触させる。そして、ＦＰＣ１
０１を介して検査用のパルス電圧を印加して正常に動作
するか否かを検査する。
導体チップの検査を行う場合、まず、半導体チップの所
定の電極にピン１０５を接触させる。そして、ＦＰＣ１
０１を介して検査用のパルス電圧を印加して正常に動作
するか否かを検査する。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
チップ、液晶パネルでは、回路パターンが微細化してお
り、これらを検査するには、コンタクトプローブ１００
のピン１０５の間隔を高密度化する必要がある。しか
し、従来のコンタクトプローブ１００は、ピン１０５と
をバネ１０７をプローブ本体１０９内に摺動可能に設け
ているので、ピン１０５の間隔は、１００（μｍ）が限
界であり、このままでは、半導体チップ、液晶パネルの
回路パターンの微細化にコンタクトプローブが対応でき
ないという問題が生じる。本発明は、上記課題に鑑みて
なされたもので、コンタクトプローブのピン間隔（コン
タクト部の間隔）の高密度化を高精度かつ安価に実現す
ることができるコンタクトプローブを提供することを目
的とする。
チップ、液晶パネルでは、回路パターンが微細化してお
り、これらを検査するには、コンタクトプローブ１００
のピン１０５の間隔を高密度化する必要がある。しか
し、従来のコンタクトプローブ１００は、ピン１０５と
をバネ１０７をプローブ本体１０９内に摺動可能に設け
ているので、ピン１０５の間隔は、１００（μｍ）が限
界であり、このままでは、半導体チップ、液晶パネルの
回路パターンの微細化にコンタクトプローブが対応でき
ないという問題が生じる。本発明は、上記課題に鑑みて
なされたもので、コンタクトプローブのピン間隔（コン
タクト部の間隔）の高密度化を高精度かつ安価に実現す
ることができるコンタクトプローブを提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明は、電子部品を検査する際、前記電子部品の電極
に電気的に接続されるコンタクトプローブであって、半
導体基板もしくはガラス基板上に形成された錐体状のコ
ンタクト部と、このコンタクト部の表面に設けられた薄
膜状の導体部と、この導体部と電気的に接続され、前記
半導体基板もしくはガラス基板上に導体を用いて配線さ
れた回路とを有し、前記半導体基板もしくはガラス基板
の前記コンタクト部と対向する面をダイヤフラム状に加
工し、エラストマーを充填したすることを要旨とする。
本発明のコンタクトプローブにあっては、半導体基板も
しくはガラス基板上に、この半導体基板もしくはガラス
基板上に導体を用いて配線された回路と電気的に接続さ
れた薄膜状の導体部を表面に有する錐体状のコンタクト
部を有する。このため、コンタクトプローブのコンタク
ト部の間隔の高密度化を高精度かつ安価に実現すること
ができる。
本発明は、電子部品を検査する際、前記電子部品の電極
に電気的に接続されるコンタクトプローブであって、半
導体基板もしくはガラス基板上に形成された錐体状のコ
ンタクト部と、このコンタクト部の表面に設けられた薄
膜状の導体部と、この導体部と電気的に接続され、前記
半導体基板もしくはガラス基板上に導体を用いて配線さ
れた回路とを有し、前記半導体基板もしくはガラス基板
の前記コンタクト部と対向する面をダイヤフラム状に加
工し、エラストマーを充填したすることを要旨とする。
本発明のコンタクトプローブにあっては、半導体基板も
しくはガラス基板上に、この半導体基板もしくはガラス
基板上に導体を用いて配線された回路と電気的に接続さ
れた薄膜状の導体部を表面に有する錐体状のコンタクト
部を有する。このため、コンタクトプローブのコンタク
ト部の間隔の高密度化を高精度かつ安価に実現すること
ができる。
【０００６】
【発明の実施の形態】以下、本発明に係る実施の形態を
図面を参照して説明する。図１（ａ）は本発明に係るコ
ンタクトプローブの第１実施形態を示した断面図であ
り、図１（ｂ）は下面図である。
図面を参照して説明する。図１（ａ）は本発明に係るコ
ンタクトプローブの第１実施形態を示した断面図であ
り、図１（ｂ）は下面図である。
【０００７】図１に示すように、第１実施形態のコンタ
クトプローブ１は、シリコン基板３を異方性エッチング
することにより設けた角錐状のコンタクト部５と、シリ
コン基板３のコンタクト部５の設けられた面と対向する
面に設けられた樹脂、具体的にはエラストマー７と、こ
のエラストマー７と固定され、エラストマー７に均等に
圧力を掛けるための固定板９とを有している。また、コ
ンタクト部５の表面には、導体部としての導体薄膜５ａ
が蒸着、スパッタ等により設けられている。この導体薄
膜５ａは、電極回路１１と電気的に接続されている。
クトプローブ１は、シリコン基板３を異方性エッチング
することにより設けた角錐状のコンタクト部５と、シリ
コン基板３のコンタクト部５の設けられた面と対向する
面に設けられた樹脂、具体的にはエラストマー７と、こ
のエラストマー７と固定され、エラストマー７に均等に
圧力を掛けるための固定板９とを有している。また、コ
ンタクト部５の表面には、導体部としての導体薄膜５ａ
が蒸着、スパッタ等により設けられている。この導体薄
膜５ａは、電極回路１１と電気的に接続されている。
【０００８】次に、コンタクト部５の形成方法を図２を
用いて説明する。まず、図２（ａ）に示すように、シリ
コン基板３の表面にレジスト１３を塗布する。次いで、
図２（ｂ）に示すように、コンタクト部５の頂点に対応
する部分のみを露光技術を用いて残す。そして、図２
（ｃ）に示すように、結晶面によってエッチングレート
が異なることを利用した異方性エッチングによって、角
錐状のコンタクト部５を形成する。
用いて説明する。まず、図２（ａ）に示すように、シリ
コン基板３の表面にレジスト１３を塗布する。次いで、
図２（ｂ）に示すように、コンタクト部５の頂点に対応
する部分のみを露光技術を用いて残す。そして、図２
（ｃ）に示すように、結晶面によってエッチングレート
が異なることを利用した異方性エッチングによって、角
錐状のコンタクト部５を形成する。
【０００９】次に、第１実施形態のコンタクトプローブ
１の作製方法を図１を用いて説明する。まず、被検体の
電極位置に合わせて、シリコン基板３にコンタクト部５
を前述したように形成する。次いで、コンタクト部５の
表面に導体薄膜５ａを蒸着、スパッタ等により形成する
と共に、電極回路１１を蒸着、スパッタ等により形成す
る。また、シリコン基板３のコンタクト部５の設けられ
た面と対向する面をエッチングする。尚、このエッチン
グする領域は、コンタクト部５の設けられた領域より若
干広い領域とする。
１の作製方法を図１を用いて説明する。まず、被検体の
電極位置に合わせて、シリコン基板３にコンタクト部５
を前述したように形成する。次いで、コンタクト部５の
表面に導体薄膜５ａを蒸着、スパッタ等により形成する
と共に、電極回路１１を蒸着、スパッタ等により形成す
る。また、シリコン基板３のコンタクト部５の設けられ
た面と対向する面をエッチングする。尚、このエッチン
グする領域は、コンタクト部５の設けられた領域より若
干広い領域とする。
【００１０】次いで、シリコン基板３のコンタクト部５
の設けられた面と対向する面の前記エッチングした領域
にシリコーン樹脂等のエラストマー７を充填する。尚、
前記エッチングした領域にエラストマー７を充填するの
ではなく、予め作製されたシリコーン樹脂等から成る板
状のエラストマー７を前記エッチングした領域に接着す
るようにしても良い。その後、鉄等の金属から成る固定
板９をエラストマー７の上面に接着する。こうして、本
実施形態のコンタクトプローブ１が作製される。このコ
ンタクト部５の製造方法は、半導体チップの従来の製造
技術と同一であるため、半導体チップと同様に一括して
大量に形成でき、製造コストを低減させることができ
る。
の設けられた面と対向する面の前記エッチングした領域
にシリコーン樹脂等のエラストマー７を充填する。尚、
前記エッチングした領域にエラストマー７を充填するの
ではなく、予め作製されたシリコーン樹脂等から成る板
状のエラストマー７を前記エッチングした領域に接着す
るようにしても良い。その後、鉄等の金属から成る固定
板９をエラストマー７の上面に接着する。こうして、本
実施形態のコンタクトプローブ１が作製される。このコ
ンタクト部５の製造方法は、半導体チップの従来の製造
技術と同一であるため、半導体チップと同様に一括して
大量に形成でき、製造コストを低減させることができ
る。
【００１１】尚、例えば、厚さ２００〜３００（μｍ）
のシリコン基板３を用いた場合、コンタクト部５の高さ
Ａは、５〜１０（μｍ）、ピン５の間隔Ｂは、２０〜５
０（μｍ）、エッチングした部分のシリコン基板の厚さ
ｃは、４０〜５０（μｍ）とする。
のシリコン基板３を用いた場合、コンタクト部５の高さ
Ａは、５〜１０（μｍ）、ピン５の間隔Ｂは、２０〜５
０（μｍ）、エッチングした部分のシリコン基板の厚さ
ｃは、４０〜５０（μｍ）とする。
【００１２】第１実施形態のコンタクトプローブ１を用
いて半導体チップ、液晶パネル等の被検体の検査を行う
場合、被検体の電極にコンタクトプローブ１のコンタク
ト部５を接触させる。この時、シリコン基板３のコンタ
クト部５と対向する面にエラストマー７が設けられてい
るので、このエラストマー７を固定板９を介してコンタ
クト部５の方向に押す（圧力を掛ける）ことにより、被
検体の歪みに沿ってシリコン基板３が歪み、被検体の電
極と良好な接触を得ることができる。
いて半導体チップ、液晶パネル等の被検体の検査を行う
場合、被検体の電極にコンタクトプローブ１のコンタク
ト部５を接触させる。この時、シリコン基板３のコンタ
クト部５と対向する面にエラストマー７が設けられてい
るので、このエラストマー７を固定板９を介してコンタ
クト部５の方向に押す（圧力を掛ける）ことにより、被
検体の歪みに沿ってシリコン基板３が歪み、被検体の電
極と良好な接触を得ることができる。
【００１３】次いで、所定の電極回路１１に所定の電圧
を印加するためのケーブルを接続すると共に、所定の電
極回路１１に出力電圧を測定するためのケーブルを接続
する。その後、所定の電極回路１１に所定の電圧を印加
し、出力電圧を測定することにより、被検体の良否を判
定する。
を印加するためのケーブルを接続すると共に、所定の電
極回路１１に出力電圧を測定するためのケーブルを接続
する。その後、所定の電極回路１１に所定の電圧を印加
し、出力電圧を測定することにより、被検体の良否を判
定する。
【００１４】このように、第１実施形態のコンタクトプ
ローブ１では、シリコン基板３上に、半導体チップ等の
被検体の電極位置に対応させて錐体状のコンタクト部５
を設け、このコンタクト部５によって半導体チップ等の
被検体の電極に接触させるようにしている。従って、半
導体チップの従来の製造技術（異方性エッチング）を用
いてコンタクトプローブ１を作製することができるた
め、コンタクトプローブ１のピン間隔の高密度化を高精
度かつ安価に実現することができる。
ローブ１では、シリコン基板３上に、半導体チップ等の
被検体の電極位置に対応させて錐体状のコンタクト部５
を設け、このコンタクト部５によって半導体チップ等の
被検体の電極に接触させるようにしている。従って、半
導体チップの従来の製造技術（異方性エッチング）を用
いてコンタクトプローブ１を作製することができるた
め、コンタクトプローブ１のピン間隔の高密度化を高精
度かつ安価に実現することができる。
【００１５】図３は、本発明に係るコンタクトプローブ
の第２実施形態を示した図である。尚、図１に示した第
１実施形態のコンタクトプローブ１と同一部材には同一
の符号を付して詳細な説明は省略した。
の第２実施形態を示した図である。尚、図１に示した第
１実施形態のコンタクトプローブ１と同一部材には同一
の符号を付して詳細な説明は省略した。
【００１６】図３に示すように、第２実施形態のコンタ
クトプローブ２０は、コンタクト部５をシリコン基板３
の両端に設けると共に、対向するコンタクト部５を導体
薄膜の回路２１で接続で接続したものである。
クトプローブ２０は、コンタクト部５をシリコン基板３
の両端に設けると共に、対向するコンタクト部５を導体
薄膜の回路２１で接続で接続したものである。
【００１７】尚、第２実施形態のコンタクトプローブ２
０のコンタクト部５の作製方法は、図１に示した第１実
施形態のコンタクトプローブ１のコンタクト部５の作製
方法と同一であるので、説明は省略した。
０のコンタクト部５の作製方法は、図１に示した第１実
施形態のコンタクトプローブ１のコンタクト部５の作製
方法と同一であるので、説明は省略した。
【００１８】第２実施形態のコンタクトプローブ２０で
は、図４に示すように、半導体チップ３０ａと半導体チ
ップ３０ｂ（液晶パネルと液晶パネル、もしくは半導体
チップと液晶パネル）を検査等で一時的に接続したい場
合、これらの電極にコンタクト部５を接触させることに
より即座に実現できる。
は、図４に示すように、半導体チップ３０ａと半導体チ
ップ３０ｂ（液晶パネルと液晶パネル、もしくは半導体
チップと液晶パネル）を検査等で一時的に接続したい場
合、これらの電極にコンタクト部５を接触させることに
より即座に実現できる。
【００１９】このように、第２実施形態のコンタクトプ
ローブ２０では、コンタクト部５をシリコン基板３の両
端に設けると共に、対向するコンタクト部５を回路２１
で接続で接続したので、コンタクトプローブ２０のピン
間隔の高密度化を高精度かつ安価に実現することができ
る。特に、第２実施形態のコンタクトプローブ２０で
は、半導体チップと半導体チップ、液晶パネルと液晶パ
ネル、もしくは半導体チップと液晶パネルを検査等で一
時的に接続したい場合に有用となる。
ローブ２０では、コンタクト部５をシリコン基板３の両
端に設けると共に、対向するコンタクト部５を回路２１
で接続で接続したので、コンタクトプローブ２０のピン
間隔の高密度化を高精度かつ安価に実現することができ
る。特に、第２実施形態のコンタクトプローブ２０で
は、半導体チップと半導体チップ、液晶パネルと液晶パ
ネル、もしくは半導体チップと液晶パネルを検査等で一
時的に接続したい場合に有用となる。
【００２０】尚、第１実施形態のコンタクトプローブ
１、第２実施形態のコンタクトプローブ２０は、共にシ
リコン基板３を用いて製造されるが、本発明はこれに限
定されること無く、例えば他の半導体基板や、ガラス基
板を用いても良い。
１、第２実施形態のコンタクトプローブ２０は、共にシ
リコン基板３を用いて製造されるが、本発明はこれに限
定されること無く、例えば他の半導体基板や、ガラス基
板を用いても良い。
【００２１】
【発明の効果】以上説明したように本発明は、半導体基
板もしくはガラス基板上に、この半導体基板もしくはガ
ラス基板上に導体を用いて配線された回路と電気的に接
続された薄膜状の導体部を表面に有する錐体状のコンタ
クト部を有するので、コンタクトプローブのコンタクト
部の間隔の高密度化を高精度かつ安価に実現することが
できる。
板もしくはガラス基板上に、この半導体基板もしくはガ
ラス基板上に導体を用いて配線された回路と電気的に接
続された薄膜状の導体部を表面に有する錐体状のコンタ
クト部を有するので、コンタクトプローブのコンタクト
部の間隔の高密度化を高精度かつ安価に実現することが
できる。
【図１】本発明に係るコンタクトプローブの第１実施形
態を示した断面図（ａ）と下面図（ｂ）である。
態を示した断面図（ａ）と下面図（ｂ）である。
【図２】図１に示したコンタクト部５の形成方法を示し
た図である。
た図である。
【図３】本発明に係るコンタクトプローブの第２実施形
態を示した図である。
態を示した図である。
【図４】図３に示したコンタクトプローブを用いて半導
体チップと半導体チップを電気的接続した状態を概略的
に示す平面図である。
体チップと半導体チップを電気的接続した状態を概略的
に示す平面図である。
【図５】従来のコンタクトプローブを示す断面図であ
る。
る。
１，２０ コンタクトプローブ ３ シリコン基板 ５ コンタクト部 ５ａ 導体薄膜 ７ エラストマー ９ 固定板 １１ 電極回路 １３ レジスト ２１ 回路
Claims (1)
- 【請求項１】 電子部品を検査する際、前記電子部品の
電極に電気的に接続されるコンタクトプローブであっ
て、 半導体基板もしくはガラス基板上に形成された錐体状の
コンタクト部と、 このコンタクト部の表面に設けられた薄膜状の導体部
と、 この導体部と電気的に接続され、前記半導体基板もしく
はガラス基板上に導体を用いて配線された回路と、 を有し、前記半導体基板もしくはガラス基板の前記コン
タクト部と対向する面をダイヤフラム状に加工し、エラ
ストマーを充填したことを特徴とするコンタクトプロー
ブ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4754896A JPH09243663A (ja) | 1996-03-05 | 1996-03-05 | コンタクトプローブ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4754896A JPH09243663A (ja) | 1996-03-05 | 1996-03-05 | コンタクトプローブ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243663A true JPH09243663A (ja) | 1997-09-19 |
Family
ID=12778215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4754896A Pending JPH09243663A (ja) | 1996-03-05 | 1996-03-05 | コンタクトプローブ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511857B1 (en) | 1998-03-19 | 2003-01-28 | Hitachi, Ltd. | Process for manufacturing semiconductor device |
| US6548315B2 (en) | 1999-09-27 | 2003-04-15 | Hitachi, Ltd. | Manufacture method for semiconductor inspection apparatus |
-
1996
- 1996-03-05 JP JP4754896A patent/JPH09243663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511857B1 (en) | 1998-03-19 | 2003-01-28 | Hitachi, Ltd. | Process for manufacturing semiconductor device |
| US7119362B2 (en) | 1998-03-19 | 2006-10-10 | Renesas Technology Corp. | Method of manufacturing semiconductor apparatus |
| US6548315B2 (en) | 1999-09-27 | 2003-04-15 | Hitachi, Ltd. | Manufacture method for semiconductor inspection apparatus |
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