KR100280952B1 - 패키지로 실장된 베어칩에 결합된 기생 부품과 등가인 더미 부품과 함께 직접되는 프로브카드 - Google Patents

Abstract

프로브 카드는 진단 동작 동안에 반도체 웨이퍼(BC)상에 제조된 집적 회로사이에 접속되며, 더미 전기 부품(26/35)은 세라믹 기판(23)상에 형성된 도전형 프로브(34)와 더불어 집적되고, 상기 더미 전기 부품은 반도체 베어칩(bare chip)이 패키지(PC)로 실장될 때 발생되는 기생적인 전기 부품과 등가가 됨에 따라, 진단의 신뢰성을 향상시킨다.

Description

패키지로 실장된 베어칩에 결합된 기생 부품과 등가인 더미 부품과 함께 집적되는 프로브카드

본 발명은 집적 회로에 대해 진단하는데 사용되는 프로브 카드(probe card)에 관한 것이며, 특히 패키지로 실장된 반도체 베어칩(semiconductor bare ohip)과 등가인 반도체 베어칩를 만드는 더미 기생 부품(dummy parasitic components)과 함께 집적되는 프로브 카드에 관한 것이다.

집적 회로가 반도체 웨이퍼의 일부분상에 제조될 때, 제조자는 제품이 결함이 있는지를 알기 위하여 집적회로를 검사한다. 최근에, 이와 같은 테스트는 반도체 웨이퍼를 반도체 칩으로 분할하기 전에 실행되고 수용 가능한 반도체 칩은 패키지로 실장된다.

테스트 장치는 프로브 카드를 통해서 집적 회로와 통신하고 이 프로브 카드는 두 개의 카테고리로 쪼개진다. 제1도는 제1 종류의 종래 프로브 카드를 도시한 것이다. 제1 종류의 종래 프로브 카드를 “텅스텐 핀 프로브 카드”라 칭한다. 종래 기술의 텅스텐 핀 프로브 카드는 복수의 텅스텐 핀(1)을 구비한다. 텅스텐 핀(1)은 어레이로 배열되고 전기적으로 서로 격리되어 있다. 텅스텐 핀 지그(jig)(2)는 고밀도로 텅스텐 핀(1)을 유지하고 접촉 부분(la)은 텅스텐 핀 지그(2)로부터 돌출되어 있다. 텅스텐 핀(1)의 다른쪽 단부는 저밀도로 텅스텐 핀 지지부(3)를 통과하고 텅스텐 핀 지지부(3)로부터 돌출되어 있다. 배선층(도시 안됨)은 상기 다른쪽 단부(1b)에 접속되고 텅스텐 핀 지그(2)는 접촉부(1a)를 집적 회로 장치의 전극(도시되지 않음)과 접촉케 한다. 접촉부(1a)가 전극과 반대 방향으로 눌려질 때, 텅스텐 핀(1)은 탄성적으로 변형되어 전극의 불규칙성을 흡수한다.

제2도는 소위 “멤브레인 프로브 카드”라 칭하는 제2 종류의 종래 기술의 프로브 카드를 도시한 것이다. 종래 기술의 멤브레인 프로브 카드는 지지판(4)을 구비한다. 폴리미드와 같은 플렉시블 절연막(5)은 탄성층(elastomer layer)(6)에 의해 지지판(4)에 고정된다. 도전형 범프(conductive bumps)(7)가 배열되고 플렉시블 절연막(5)상에서 패턴화된 배선층(8)에 선택적으로 접속된다. 플렉시블 절연막(5)의 뒷면 또는 상부 표면은 고무로 코딩되어 있다. 도전형 범프(7)는 집적 회로 장치의 전극(도시되지 않음)과 접촉케 되고 테스트 장치(도시되지 않음)는 종래 기술의 멤브레인 프로브 카드를 통해서 집적 회로 장치와 통신한다. 플렉시블 절연막(5)은 전극의 불규칙성을 흡수한다.

그러나, 종래 기술의 프로브 카드에 있어서 진단의 신뢰성 문제에 부딪치게 된다. 즉, 집적 회로는 전자 회로내에 설치된 후 테스트 및 실제 동작간 서로 다르게 동작한다. 특히, 집적 회로는 고주파에서 동작하도록 설계되어 있다. 이 차이는 매우 심각하다.

본 발명의 목적은 테스트의 신뢰도를 향상하는 프로브 카드를 제공하는 것이다.

본원 발명자는 상기한 종래의 문제점을 감안하여, 기생 인덕턴스, 기생 캐패시턴스 및 기생 저항이 결합 배선 및 절연 패키지로 인해 집적 회로에 연결됨을 발견하였다. 본원 발명의 발명자는 종래 기술의 프로브 카드상에 기생 부품과 등가인 더미 부품을 설치하고자 하였다. 그러나, 더미 부품은 종래 기술의 프로브 카드와 거의 연결되지 않았다. 텅스텐 핀은 반도체 칩상에서 전극의 불균일을 흡수하기 위하여 변형될 것이라고 기대되었다. 더미 부품이 텅스텐 핀에 부착될 때, 더미 부품은 변형에 대한 장애물이었다. 이 때문에, 더미 부품은 종래 기술의 텅스텐 핀 프로브 카드에 거의 부착되지 못하였다. 한편, 더미 부품은 플렉시블 절연막(5)의 상면에 설치되었다. 그러나, 상면은 고무로 코팅되어 있어 이 고무층 파손은 플렉시블 절연막(5)을 열화시켰다. 그러므로, 더미 부품을 배선층(8)에 연결하기가 어려웠다. 본원 발명가는 새로운 프로브 카드를 개발하는데 노력을 집중하여 프로브가 더미 부품과 함께 집적되는 프로브 카드를 완성하였다.

이 목적을 성취하기 위하여, 본 발명가는 도전형 프로브와 함께 기생 전기부품과 등가인 더미 전기 부품을 집적시켰다.

본 발명의 양상을 따르면, 절연 기판, 상기 절연 기판에 형성된 도전형 배선 구조, 상기 절연 기판에 의해 지지되고 상기 도전형 배선 구조에 전기적으로 접속되는 복수의 도전형 프로브를 구비하는 베어칩에 대한 진단 동작에서 사용되는 프로브 카드를 제공하는 것이며, 적어도 하나의 더미 전기적인 부품은 상기 절연 기판에 의해 지지되며, 상기 도전형 배선 구조에 전기적으로 접속되고 상기 베어칩이 패키지로 실장될 때 발생되는 기생 전기 부품과 등가인 것을 특징으로 한다.

제1도는 종래 텅스텐 핀 프로브 카드의 구조를 도시한 단면도.

제2도는 종래 멤브레인 프로브 카드의 구조를 도시한 단면도.

제3(a)도 내지 제3(e)도는 본 발명을 따른 프로브 카드를 제조하는 프로세스 순서를 도시한 투시도.

제4(a)도 및 제4(b)도는 프로세스 순서의 필수적인 단계에서 세라믹 구조의 일부의 배열을 도시한 평면도.

제5(a)도 및 제5(c)도는 제4(a)도의 선 A-A를 절단해서 본 프로세스 순서의 필수적인 단계에서의 세라믹 구조를 도시한 단면도.

제6(a)도는 프로브 카드를 통해서 반도체 베어칩에 공급된 신호 파형을 도시한 그래프.

제6(b)도는 종래 텅스텐 핀 프로브 카드를 통해서 반도체 베어칩에 공급되는 신호의 파형을 도시한 그래프.

제7도는 본 발명을 따른 또 다른 프로브 카드의 구조를 도시한 단면도.

제8도는 프로브 어레이의 레이아웃을 도시한 평면도.

제9도는 프로브 어레이의 또 다른 레이아웃을 도시한 평면도.

제10(a)도 및 제10(b)도는 본 발명을 따른 프로브 카드를 제조하기 위한 또 다른 프로세스 순서를 도시한 평면도.

제11(a)도 내지 제11(c)도는 프로세스 순서동안 필수적인 단계에서 프로브 카드를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

20 : 세로 그루브 21 : 측면 그루브

22 : 직사각형 아이슬란드 22a : 캐비티

23 : 세라믹 본체 24a/24b : 도전형 배선 층/전극

24c : 도전형 도트 패턴

[제1 실시예]

제3(a)도 내지 제3(e)도, 제4(a)도 및 제4(b)도 및 제5(a)도 내지 제5(c)도를 우선 참조하면, 본 발명을 구현하는 프로세스 시퀀스는 세라믹 그린 시트(ceramic green sheets)를 준비하므로써 시작된다. 도전형 페이스트(conductive paste)는 세라믹 그린 시트상에서 스크린 인쇄된다. 세라믹 그린 시트는 적층되고 세로 그루브(20) 및 측면 그루브는 적층된 구조로 형성된다. 세로 그루브(20) 및 측면 그루브(21)는 격자처럼 연장되어 복수의 직사각형 아일랜드들(22)을 규정하는데, 이 아일랜드들중 하나의 아일랜드가 제4(a)도에 도시되어 있다. 캐비티(22a)는 아일랜드(22)에 형성되고 도전형 페이스트 패턴의 부분은 캐비티(22a)로 노출된다. 도전형 페이스 패턴은 아일랜드(22)의 표면에 더욱 노출된다.

적층된 구조는 소결되고 세라믹 그린 시트 및 도전형 페이스트 패턴은 세라믹 본체(23) 및 도전형 배선층/전극(24a/24b)각각에 형성된다. 도전형 배선층(24a)은 각 아일랜드(22)의 표면의 어떤 영역에서 종료되어 도전형 도트 패턴(conductive dot pattern)(24c)을 형성한다.

이 프로세스는 제3(b)도 및 제5(b)도에서 도시된 다음 단계로 진행한다. 실버 페이스트(silver paste)는 세로 그루브(20) 및 가로 그루브(21)를 채우고 섭씨 400℃까지 가열된다. 그리고 나서, 실버 격자(25)는 세로 그루브(20) 및 측면 그루브(21)에서 형성된다. 실버 파우더는 유기질 용제와 혼합되어 실버 페이스트를 생성하고 캐비티(22a)내의 전극(24b) 및 이 전극들(24b) 주위의 캐비티(22a)의 하부 표면은 실버 페이스트 층들 각각으로 커버된다. 작은 이산 전기 부품(26)은 실버 페이스트층들 각각에 놓여지고 유리 페이스트는 캐비티(22a)에 채워진다. 실버 페이스 및 유리 페이스트는 섭씨 250℃까지 가열되어 실버층(27) 및 유리층(28)이 되도록 고형화된다. 실버층(27)은 소형의 이산 전기 부품(26)을 전극(24b)에 연결시키고 유리층(28)은 캐비티(22a)내로 소형 이산 전기 부품을 실장한다. 최종 구조의 상면은 세라믹 본체(23), 실버 격자(25) 및 유리층(28)을 동일 면상에 형성하기 위해 폴리싱된다.

이 프로세스는 제3(c)도에서 도시된 다음 단계로 진행한다. 폴리미드의 전구체(precursor)는 세척된 표면에서 스핀 온 되고 폴리미드층은 리소그래픽 기술에 의해서 패턴화된다. 폴리미드층(29) 각각의 주변은 실버 격자(25)상에 있다. 다음에, 스루홀(through-holes)은 폴리미드층(29)에 형성되고 도전형 도트 패턴(24c)은 폴리미드층(29)내의 스루홀에 노출된다. 크롬은 스퍼터링을 이용하므로써 최종적인 구조상에 0.1 마이크론 두께로 증착되고 팔라듐은 크롬층상에 0.1마이크론 두께로 추가 증착된다. 따라서, 폴리미드층(29)은 크롬/팔라듐의 복합 도전층이 그 위에 놓이게 되고 복합 도전층은 폴리미드층(29)상에 도전 배선층(30)으로 패터닝된다.

도전층(30)은 스루홀을 통해서 도트 패턴(24c)까지 이어진다. 이 예에서, 도전형 금속은 전기 도금을 이용해서 도전형 배선층(30)상에 도금된다. 폴리미드는 최종 구조상에 추가 신장되고 폴리미드층은 리소그래픽을 이용하여 폴리미드 스트립(31)으로 패터닝된다. 도전형 배선층(30)은 폴리미드 스트립(31)으로 커버되고 이 스트립으로 부분적으로 커버되지 않는다. 도전형 배선층(30)의 선두 부분은 전극(32)으로서 작용하고 전극(32)은 폴리미드층(29)의 주변상에 놓인다.

프로세스는 제3(d)도에서 도시된 다음 단계로 진행한다. 도전형 볼 범프(conductive ball bumps)(33)는 전극(32)에 결합되고, 그 높이는 40마이크론이다. 로듐은 전기 도금을 이용해서 도전형 볼 범프의 표면상에 1 마이크론 두께로 증착된다. 로듐으로 커버되는 도전형 볼 범프(33)는 프로브(34)로서 작용한다.

이 프로세스는 제3(e)도, 제4(b)도 및 제5(c)도에서 도시된 다음 단계로 진행한다. 실버 격자(25)는 에칭되고, 그루브(20) 및 세로/측면 그루브(20/21)의 하부 표면은 다시 노출된다. 폴리미드층(29)의 주변은 세라믹 본체(23)에서 노출되고 프로브(33)는 세로/측면 그루브(20/21)상에 놓인다. 즉, 프로브(33)는 캔티레버(cantilever) 형태의 폴리미드층(29)의 주변에 의해 지지된다. 이 때문에, 반도체 베어칩(BC)의 전극(ELD) 또는 반도체 웨이퍼의 일부분이 프로브와 반대 방향으로 눌려질 때, 폴리미드층(29)의 주변은 구부러지게 되어 전극(ELD) 높이의 불균일성을 흡수한다. 테스트 동작에서 사용되는 이산 캐패시터 칩(35) 및 반도체 집적 회로 장치(36)은 세라믹 본체(23)의 뒷면상에 형성된 전극(24b)에 고정된다. 비록 제5(c)도에 도시되지 않았지만, 이산 인덕터는 세라믹 본체(23)의 뒷면상의 또 다른 전극(24b)상에 제공된다. 따라서, 본 발명을 따른 프로브 카드가 완성된다.

이 예에서, 도전형 배선층(24a) 및 전극(32)은 소형 이산 회로 부품(26)을 프로브(34)에 접속시키고 작은 소형 회로 부품(26) 및 상기 부품(26)에 가장 가까운 프로브(34)간의 전기 통로는 1 밀리미터 길이 정도가 된다. 이산 캐패시터 칩(35) 및 전극(32)간의 전기 통로는 약 6밀리미터 길이이고 반도체 집적 회로 장치(36)는 10 밀리미터 길이의 전기 통로를 통해서 프로브에 접속된다. 이산 캐패시터 칩(35)은 0.01마이크로패럿이다. 도전형 배선층(24a), 이산 캐패시터 칩(35) 및 이산 인덕터는 더미 부품으로서 작용하고 기생 임피던스를 반도체 베어칩에 연결시킨다. 이 때문에, 제조자는 칩(BC)이 패키지(PC)로 이미 실장되어 있을지라도 반도체 베어칩(BC)을 검사한다.

본 발명가는 본 발명에 따라서 프로브 카드를 평가한다. 본 발명가는 제5(c)도에 도시된 프로브 카드 및 종래 기술의 텅스텐 핀 프로브 카드를 준비하였다. 이 프로브 카드들중 하나의 프로브 카드, 즉 본 발명을 따른 제1 프로브 카드는 상술된 전기 통로를 갖고, 다른 하나의 프로브 카드, 즉 제2 프로브 카드는 상술된 제1 프로브 카드와 다른 전기 통로를 갖는다. 프로브(34) 및 이 프로브에 가장 가까운 이산 회로 부품간의 전기 통로는 5밀리미터의 길이이고 프로브(34) 및 다른 이산 회로 부품간의 전기 통로는 10밀리미터 길이이다. 캐패시터 칩(35)이 또한 0.01 마이크로패럿일지라도, 반도체 집적 회로 장치(36) 및 프로브간의 전기 통로는 20밀리미터 길이로 증가한다. 어미 부품은 임피던스 정합 회로를 형성하고 입력 신호 임피던스 정합이 실행된다. 전력 발생기는 작은 임피던스를 갖고 터미널은 특성 임피던스와 정합된다.

본 발명가는 본 발명에 따라서 프로브 카드 및 종래 기술의 텅스텐 핀 프로브 카드를 베어칩의 전극에 접속하여 신호 파형을 측정하였다. 본 발명에 따른 제1 및 제2 프로브 카드는 제6(a)도에서 플롯(plot)(PL1 및 PL2)으로 도시된 바와 같은 파형을 심하게 변형시키지 않는다. 다른 한편, 종래 기술의 텅스텐 핀 프로브 카드는 제6(b)도에서 플롯(PL3)으로 도시된 바와 같은 파형 왜곡을 초래한다. 플롯(PL1)을 플롯(PL2)과 비교하면, 플롯(PL2)이 다소 변형되기 때문에 전기 통로의 길이가 파형에 영향을 미친다는 것을 알게되었다.

[제2 실시예]

제7도는 본 발명을 구현하는 또 다른 프로브 카드를 도시한 것이다. 제2 실시예를 수행하는 프로브 카드는 더미 회로 부품(41/42)을 수용하는 것을 제외하곤 제1 실시예와 동일하다. 이 예에서, 모든 더미 회로 부품(41/42)은 캐비티(22a)에서 실장되고 전기 통로는 제1 실시예의 전기 통로보다 다소 짧아진다. 제2 실시예의 부재들에는 상세한 설명없이 제1 실시예의 부재들의 참조번호에 대응하는 참조번호가 병기되어 있다.

본 발명가는 제2 실시예를 수행하는 프로브 카드가 제1 실시예의 장점을 성취하고 짧은 전기 통로가 신호 파형을 더욱 개선할 수 있다는 것을 확인하였다.

제1 및 제2 실시예에서, 4개의 프로브 어레이(51)는 프로브 카드(52)상에 배열된다. 프로브 어레이(51)는 각 폴리미드층(29)상에 형성된 프로브(34)에 대응한다. 각 프로브 어레이(51)는 반도체 베어칩과 통신하기 위하여 사용되고 프로브 카드(52)는 4개의 반도체 베어칩의 진단을 위하여 사용된다. 프로브 어레이(51)가 프로브 카드(53)상에 8열 × 8행으로 배열되면, 64개의 반도체 베어칩은 프로브 카드(53)를 통해서 동시에 테스트된다.

[제3 실시예]

본 발명을 구현하는 프로브 카드를 제조하는 또 다른 프로세스가 프로브 기판(제10(a)도 및 제11(a)도) 및 다층 배선 구조(61)(제10(b)도 및 제11(c)도)를 준비하므로써 시작된다. ABS(Acrylonitrile Butadien Styrene) 수지는 프로브 기판(60)에서 몰딩된다. 프로브 기판(60)은 제10(a)도에 도시된 바와 같이 베이스 부분(60b)상에 300마이크론의 피치로 배열된 100 마이크론 높이의 작은 피라미드(60a)를 포함하고 스루홀(60c)은 작은 피라미드(60a)와 동반된다. 스루흘(60c)은 제11(a)도에 도시된 바와 같이 베이스 부분의 상부 및 하부 표면에 개방되어 있다.

프로세스는 제11(b)도에 도시된 다음 단계로 진행한다. 부가적인 기술을 이용하면 스루홀(60c)은 도전형 플러그(60d)로 클로그(clog)되고 작은 피라미드(60a)는 베이스 부분(60b)의 하부 표면상에 형성되고 도전형 플러그(60f)는 도전형 막(60e)을 전극(60f)에 접속시킨다. 상세하게, 프로브 기판(60)은 포토레지스트 용액에 담궈지고 패턴 영상은 포토레지스트 층으로 전달되어 이 층내에서 잠상(latent image)을 형성한다. 잠상은 현상되고 포토레지스트 마스크는 프로브 기판(60)상에 제공된다. 작은 피라미드(60a) 및 스루홀(60c) 주위의 영역은 포토레지스트 마스크의 개구에 노출된다. 도전형 물질은 비전해 도금 기술(electroless plating technique)을 이용하므로써 스루홀(60c) 주위의 노출된 영역 및 작은 피라미드(60a)상에 증착된다. 도전형 막(60e)으로 커버되는 작은 피라미드(60a)는 프로브(60g)로서 작용하고 프로브(60g)는 도전형 플러그(60d)를 통해서 전극(60f)에 전기적으로 접속된다.

다층 배선 구조(61)는 제1 실시예의 다층 배선 구조(61)와 유사하고 세라믹 본체(61a)의 상부 표면상에 형성된 상부 전극(61b), 세라믹 본체(61b)의 하부 표면상에 형성된 하부 전극(61c), 세라믹 본체(61a)내 그리고 이 본체상에 형성된 도전형 배선층(61d), 전극(61b/61c)에 전기적으로 접속된 더미 전기 부품(61e) 및 하부전극(61d)들중 하나의 전극에 결합된 반도체 집적 회로 장치(61f)를 구비한다. 더미 전기 부품(61e)은 캐비티에 선택적으로 실장되고 하부 전극(61c)에 결합된다. 인덕터, 저항 및 캐패시터는 더미 전기 부품(61E)으로서 작용하고 더미 전기 부품(61e)은 도전 배선층(61d)을 통해서 상부 전극(61b)에 전기적으로 접속된다. 반도체 집적 회로 장치(61f)는 진단 동작에서 검사 장치(도시되지 않음)를 보조한다.

이 프로세스는 제10(b)도 및 제11(c)도에 도시된 다음 단계로 진행한다. 전극(60f)은 상부 전극(61b)상에서 적층되고 비등방성 도전형 수지(62)는 프로브 기판(60) 및 다층 배선 구조(61)간의 갭을 채운다. 비등방성 도전형 수지(62)는 예를 들어 도전형 파우더를 함유하는 에폭시 수지에 의해 수행되고 측방향으로 전기적인 분리를 제공한다. 이 때문에, 전극(60f)은 결코 단락되지 않는다. 더미 전기 부품(61e)은 도전형 프로브(60g)에 결합되고 칩이 패키지로 실장될지라도 반도체 베어칩(도시되지 않음)을 만든다. 이 예에서, 프로브(609) 및 더미 전기 부품(61e)들간의 가장 짧은 전기 통로는 2밀리미터 길이 정도이다.

본원 발명가는 제3 실시예를 수행하는 프로브 카드를 평가하고 프로브 카드의 전기 특성은 제6(a)도에 도시된 특성과 거의 유사하다.

상술된 설명으로부터 알 수 있는 바와 같이, 더미 전기 부품은 도전형 프로브와 함께 집적되고 반도체 베어 칩이 패키지로 실장될 때 발생되는 기생 전기 부품과 등가이다. 본 발명을 따른 프로브 카드를 이용하면, 제조자는 베어칩이 패키지로 실장될 지라도 반도체 베어칩을 진단하고 이 진단의 신뢰도는 매우 높게된다. 게다가, 반도체 베어칩이 마이크로웨이브 장치인 경우, 더미 전기 부품은 가능한 반도체 베어칩과 유사하게 될 것을 기대한다. 이것은 단일 파형에 의해 반도체 베어칩과 이격된 전기 부품이 영향을 받지 않기 때문이다. 따라서, 본 발명을 따른 프로브 카드는 마이크로파 장치에 대해 바람직하게 된다.

본 발명의 특정 실시예가 도시되고 서술되었지만, 당업자는 본 발명의 사상과 범위를 일탈함이 없는 각종 변경 및 수정을 행할 수 있다.

예를 들어, 프로브는 도전형 물질로 커버되는 실리콘 위스커(silicon whiskers)로 구현될 수 있다.

모든 더미 전기 부품은 세라믹 본체의 뒷면상에 형성되는 전극에 고정될 수 있다.

Claims (12)

1. 절연 기판(23; 61a)과, 상기 절연 기판에 형성된 도전형 배선 구조(32/24a/24b;61d)와, 상기 절연 기판에 의해 지지되고 상기 도전형 배선 구조에 전기적으로 접속된 복수의 도전형 프로브(34;60g)를 포함하는 베어칩(BC)상에서 진단 동작에 사용되는 프로브 카드에 있어서, 상기 절연 기판에 의해 지지되고, 상기 도전형 배선 구조에 전기적으로 접속되며, 상기 베어칩이 패키지(PC)로 실장될 때 생성되는 기생 전기 부품과 등가인 적어도 하나의 더미 전기 부품(26/35;61e)을 구비하는 것을 특징으로 하는 프로브 카드.
2. 제1항에 있어서, 상기 절연 기판은 상기 적어도 하나와 더미 전기 부품을 수용하는 캐비티(22a)를 구비한 프로브 카드.
3. 제2항에 있어서, 또 다른 더미 전기 부품(35/26;61e)을 더 구비하며, 상기 적어도 하나의 더미 전기 부품 및 상기 또 다른 전기 부품의 결합은 상기 기생 전기 부품과 등가인 프로브 카드.
4. 제3항에 있어서, 상기 또 다른 더미 전기 부품은 상기 절연 기판에 형성되는 또 다른 캐비티(22a)에 수용되는 프로브 카드.
5. 제3항에 있어서, 상기 또 다른 더미 전기 부품은 상기 절연 기판의 표면상에 형성된 전극(24b;61c)에 고정되는 프로브 카드.
6. 제5항에 있어서, 상기 복수의 도전형 프로브(34;60g)는 상기 전극(24b;61c)이 형성되는 상기 표면에 대한 또 다른 뒷면상에 제공되는 프로브 카드.
7. 제1항에 있어서, 상기 적어도 하나의 더미 전기 부품(35; 61e)은 상기 절연 기판의 표면상에 형성된 전극(24b;61c)에 고정되는 프로브 카드.
8. 제1항에 있어서, 상기 복수의 도전형 프로브(34)는 상기 캔티레버 형태의 상기 절연 기판(23)에 의해 지지되는 탄성의 유기층(29)상에 제공되는 프로브 카드.
9. 제8항에 있어서, 상기 절연 기판(23)은 그 표면에 개방된 그루브(20/21)를 갖고 상기 탄성의 유기층(29)은 상기 그루브상에서 주변부를 돌출시키는 방식으로 상기 표면상에 형성되고 상기 복수의 도전형 프로브(34)는 상기 주변부상에 설치되는 프로브 카드.
10. 제1항에 있어서, 상기 절연 기판의 표면상에 형성된 전극(24b;61c)에 고정된 반도체 집적 회로 장치(36;61f)를 더 구비하고, 상기 도전형 배선 구조에 전기적으로 접속되어 상기 베어칩에 대한 진단 동작에서 테스트 장치를 돕는 프로브 카드.
11. 제1항에 있어서, 유기 화합물의 베이스 부분(60b)의 표면으로부터 돌출하는 상기 유기 화합물로 이루어진 복수의 돌출부(60a)와, 상기 복수의 돌출부를 각각 커버하는 복수의 도전형 막(60e)과, 상기 베이스 부분의 또 다른 표면상에 형성된 복수의 전극(60f)과, 상기 복수의 도전형 막을 상기 복수의 전극에 접속시키는 상기 베이스 부분에 형성된 스루홀을 채우는 복수의 도전형 플러그(60d)가 상기 복수의 도전형 프로브를 구성하는 프로브 카드.
12. 제1항에 있어서, 상기 베어칩(BC)은 다른 베이스 칩과 함께 반도체웨이퍼의 일부분을 형성하는 프로브 카드.

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