JPH06125063A - 半導体記憶装置及び半導体装置 - Google Patents
半導体記憶装置及び半導体装置Info
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- JPH06125063A JPH06125063A JP27290692A JP27290692A JPH06125063A JP H06125063 A JPH06125063 A JP H06125063A JP 27290692 A JP27290692 A JP 27290692A JP 27290692 A JP27290692 A JP 27290692A JP H06125063 A JPH06125063 A JP H06125063A
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- semiconductor
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Abstract
(57)【要約】
【目的】 スタンバイ電流の測定が容易、かつ高精度で
測定することができる半導体記憶装置及び該半導体記憶
装置からなる半導体装置を得る。 【構成】 ＳＲＡＭチップ２０は、その一方辺端縁領域
Ａ１に電源電圧パッド１３及びＧＮＤパッド１５が配置
されるとともに、一方辺端縁領域Ａ１に対向する他方辺
端縁領域Ａ２にも電源電圧パッド１３及びＧＮＤパッド
１５が配置される。半導体ウェハ上に複数のＳＲＡＭチ
ップ２０が規則正しく配置されると、Ｙ方向に隣接され
たＳＲＡＭチップ２０の電源電圧パッド１３及びＧＮＤ
パッド１５は、必ずダイシングライン１６を隔てただけ
の近距離に配置される。 【効果】 プローバを用いた複数の半導体記憶装置のス
タンバイ電流の測定が容易になるため、１つの半導体記
憶装置のスタンバイ電流を正確に測定することができ
る。
測定することができる半導体記憶装置及び該半導体記憶
装置からなる半導体装置を得る。 【構成】 ＳＲＡＭチップ２０は、その一方辺端縁領域
Ａ１に電源電圧パッド１３及びＧＮＤパッド１５が配置
されるとともに、一方辺端縁領域Ａ１に対向する他方辺
端縁領域Ａ２にも電源電圧パッド１３及びＧＮＤパッド
１５が配置される。半導体ウェハ上に複数のＳＲＡＭチ
ップ２０が規則正しく配置されると、Ｙ方向に隣接され
たＳＲＡＭチップ２０の電源電圧パッド１３及びＧＮＤ
パッド１５は、必ずダイシングライン１６を隔てただけ
の近距離に配置される。 【効果】 プローバを用いた複数の半導体記憶装置のス
タンバイ電流の測定が容易になるため、１つの半導体記
憶装置のスタンバイ電流を正確に測定することができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、スタティックＲＡＭ
（ＳＲＡＭ）等の半導体記憶装置及び該半導体記憶装置
を複数個配置した半導体装置に関する。
（ＳＲＡＭ）等の半導体記憶装置及び該半導体記憶装置
を複数個配置した半導体装置に関する。
【０００２】
【従来の技術】図４及び図５は従来のＳＲＡＭのメモリ
セルの構成を示す回路図である。図４は完全ＣＭＯＳ型
のメモリセルであり、図５は高抵抗負荷型のメモリセル
である。
セルの構成を示す回路図である。図４は完全ＣＭＯＳ型
のメモリセルであり、図５は高抵抗負荷型のメモリセル
である。
【０００３】図４に示すように、完全ＣＯＭＳ型のメモ
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とかならるＣＯＭＳインバータ２とを交差接続する。
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とかならるＣＯＭＳインバータ２とを交差接続する。
【０００４】そして、インバータ１の出力ノードＮ１を
ＮＭＯＳトランジスタＱ５を介してビット線ＢＬに接続
し、インバータ２の出力ノードＮ２をＮＭＯＳトランジ
スタＱ６を介してビット線バーＢＬに接続する。また、
これらのトランジスタＱ５及びＱ６のゲートはワード線
ＷＬに共通接続される。
ＮＭＯＳトランジスタＱ５を介してビット線ＢＬに接続
し、インバータ２の出力ノードＮ２をＮＭＯＳトランジ
スタＱ６を介してビット線バーＢＬに接続する。また、
これらのトランジスタＱ５及びＱ６のゲートはワード線
ＷＬに共通接続される。
【０００５】このような構成の完全ＣＭＯＳ型のメモリ
セル１００は、１つのメモリセルを、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとの２種類のＭＯＳトラン
ジスタで構成する必要があり、メモリセルの形成面積が
大きくなるため、現在ではあまり使用されていない。
セル１００は、１つのメモリセルを、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとの２種類のＭＯＳトラン
ジスタで構成する必要があり、メモリセルの形成面積が
大きくなるため、現在ではあまり使用されていない。
【０００６】図５に示すように、高抵抗負荷型メモリセ
ルは、高抵抗素子とＮＭＯＳトランジスタのみで構成す
ることができる。すなわち、抵抗Ｒ１（高抵抗素子）及
びＮＭＯＳトランジスタＱ１１を電源，接地間に直列に
接続し、抵抗Ｒ２（高抵抗素子）及びＮＭＯＳトランジ
スタＱ１２を電源，接地間に直列に接続し、抵抗Ｒ１，
トランジスタＱ１１間のノードＮ３をトランジスタＱ１
２のゲートに接続し、抵抗Ｒ２，トランジスタＱ１２間
のノードＮ４をトランジスタＱ１のゲートに接続する。
そして、ノードＮ３をＮＭＯＳトランジスタＱ１３を介
してビット線ＢＬに接続し、ノードＮ４をＮＭＯＳトラ
ンジスタＱ１４を介してビット線バーＢＬに接続する。
また、これらのトランジスタＱ１３及びＱ１４のゲート
はワード線ＷＬに共通接続される。
ルは、高抵抗素子とＮＭＯＳトランジスタのみで構成す
ることができる。すなわち、抵抗Ｒ１（高抵抗素子）及
びＮＭＯＳトランジスタＱ１１を電源，接地間に直列に
接続し、抵抗Ｒ２（高抵抗素子）及びＮＭＯＳトランジ
スタＱ１２を電源，接地間に直列に接続し、抵抗Ｒ１，
トランジスタＱ１１間のノードＮ３をトランジスタＱ１
２のゲートに接続し、抵抗Ｒ２，トランジスタＱ１２間
のノードＮ４をトランジスタＱ１のゲートに接続する。
そして、ノードＮ３をＮＭＯＳトランジスタＱ１３を介
してビット線ＢＬに接続し、ノードＮ４をＮＭＯＳトラ
ンジスタＱ１４を介してビット線バーＢＬに接続する。
また、これらのトランジスタＱ１３及びＱ１４のゲート
はワード線ＷＬに共通接続される。
【０００７】このような構成の高抵抗負荷型メモリセル
は、１つのメモリセル内に単一種のＮＭＯＳトランジス
タのみが構成され、高抵抗素子はポリシリコンで形成で
きるため、図４で示したＣＯＭＳ型のメモリセルに比
べ、メモリセル面積を小さくすることができるため、大
容量ＳＲＡＭのメモリセルとして使用される。
は、１つのメモリセル内に単一種のＮＭＯＳトランジス
タのみが構成され、高抵抗素子はポリシリコンで形成で
きるため、図４で示したＣＯＭＳ型のメモリセルに比
べ、メモリセル面積を小さくすることができるため、大
容量ＳＲＡＭのメモリセルとして使用される。
【０００８】従来のＳＲＡＭはチップセレクト入力を備
えており、チップセレクト入力の状態により、スタンバ
イ状態、アクティブ状態に分類される。
えており、チップセレクト入力の状態により、スタンバ
イ状態、アクティブ状態に分類される。
【０００９】スタンバイ状態とは、メモリセルがデータ
を保持しているだけで、読み出しも書き込みも不可能な
状態である。一方、アクティブ状態とは、メモリセルに
データを書き込みことも、メモリセルにデータを書き込
みことも可能な状態である。
を保持しているだけで、読み出しも書き込みも不可能な
状態である。一方、アクティブ状態とは、メモリセルに
データを書き込みことも、メモリセルにデータを書き込
みことも可能な状態である。
【００１０】ＳＲＡＭの消費電流は、メモリセル自体を
流れる電流と、それ以外の周辺回路を流れる電流との和
となる。一般にスタンバイ状態では、消費電流を小さく
するため、周辺回路を流れる電流は非常に小さくされて
いる。したがって、スタンバイ状態時の消費電流である
スタンバイ電流はメモリセルを流れる電流としても差し
支えない。
流れる電流と、それ以外の周辺回路を流れる電流との和
となる。一般にスタンバイ状態では、消費電流を小さく
するため、周辺回路を流れる電流は非常に小さくされて
いる。したがって、スタンバイ状態時の消費電流である
スタンバイ電流はメモリセルを流れる電流としても差し
支えない。
【００１１】スタンバイ状態時において、図５で示した
高抵抗負荷型メモリセルを流れる電流は、高抵抗素子で
ある抵抗Ｒ１及び抵抗Ｒ２を流れる電流であり、その総
和がスタンバイ電流であるとみなすことができる。
高抵抗負荷型メモリセルを流れる電流は、高抵抗素子で
ある抵抗Ｒ１及び抵抗Ｒ２を流れる電流であり、その総
和がスタンバイ電流であるとみなすことができる。
【００１２】
【発明が解決しようとする課題】従来のＳＲＡＭは以上
のように構成されており、スタンバイ電流を測定するた
めに、半導体ウエハ段階で、ＳＲＡＭチップのスタンバ
イ電流測定用のテストエレメント素子（以下、「ＴＥ
Ｇ」と略す）を設け、このＴＥＧを測定したり、半導体
ウエハから切りとられ完成された１個のＳＲＡＭチップ
のスタンバイ電流を実測したりしていた。
のように構成されており、スタンバイ電流を測定するた
めに、半導体ウエハ段階で、ＳＲＡＭチップのスタンバ
イ電流測定用のテストエレメント素子（以下、「ＴＥ
Ｇ」と略す）を設け、このＴＥＧを測定したり、半導体
ウエハから切りとられ完成された１個のＳＲＡＭチップ
のスタンバイ電流を実測したりしていた。
【００１３】ところが、近年、メモリセルが高抵抗負荷
型の場合は高抵抗素子の値を大きくする等により、スタ
ンバイ電流を微小化する傾向が強い。したがって、１個
のＳＲＡＭチップのスタンバイ電流は微小な値となる傾
向にある。
型の場合は高抵抗素子の値を大きくする等により、スタ
ンバイ電流を微小化する傾向が強い。したがって、１個
のＳＲＡＭチップのスタンバイ電流は微小な値となる傾
向にある。
【００１４】このため、ＳＲＡＭチップのスタンバイ電
流をＴＥＧで正確に測定することが困難となり、また、
１個のＳＲＡＭチップのスタンバイ電流を実測しても正
確に測定することができないという問題点があった。
流をＴＥＧで正確に測定することが困難となり、また、
１個のＳＲＡＭチップのスタンバイ電流を実測しても正
確に測定することができないという問題点があった。
【００１５】この発明は上記問題点を解決するためにな
されたもので、スタンバイ電流の測定が容易、かつ高精
度で測定することができる半導体記憶装置及び該半導体
記憶装置からなる半導体装置を得ることを目的とする。
されたもので、スタンバイ電流の測定が容易、かつ高精
度で測定することができる半導体記憶装置及び該半導体
記憶装置からなる半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、矩形状の半導体チップと、
前記半導体チップ上に形成され、複数のメモリセルから
構成されるメモリセルアレイ領域と、前記半導体チップ
の一方辺端縁領域に形成され、前記メモリセルアレイ領
域への第１電源供給用の第１の第１電源パッドと、前記
一方辺端縁領域に形成され、前記メモリセルアレイ領域
への第２電源供給用の第１の第２電源パッドと、前記半
導体チップ上において、前記一方辺端縁領域に対向する
他方辺端縁領域に形成され、前記メモリセルアレイ領域
への第１電源供給用の第２の第１電源パッドと、前記他
方辺端縁領域に形成され、前記メモリセルアレイ領域へ
の第２電源供給用の第２の第２電源パッドとを備え、前
記第１あるいは前記第２の第１電源パッドに前記第１電
源を供給し、前記第１あるいは第２の第２電源パッドに
前記第２電源を供給することにより、前記メモリセルア
レイ領域内の前記複数のメモリセルがスタンバイ状態時
に流れるスタンバイ電流が測定可能である。
１記載の半導体記憶装置は、矩形状の半導体チップと、
前記半導体チップ上に形成され、複数のメモリセルから
構成されるメモリセルアレイ領域と、前記半導体チップ
の一方辺端縁領域に形成され、前記メモリセルアレイ領
域への第１電源供給用の第１の第１電源パッドと、前記
一方辺端縁領域に形成され、前記メモリセルアレイ領域
への第２電源供給用の第１の第２電源パッドと、前記半
導体チップ上において、前記一方辺端縁領域に対向する
他方辺端縁領域に形成され、前記メモリセルアレイ領域
への第１電源供給用の第２の第１電源パッドと、前記他
方辺端縁領域に形成され、前記メモリセルアレイ領域へ
の第２電源供給用の第２の第２電源パッドとを備え、前
記第１あるいは前記第２の第１電源パッドに前記第１電
源を供給し、前記第１あるいは第２の第２電源パッドに
前記第２電源を供給することにより、前記メモリセルア
レイ領域内の前記複数のメモリセルがスタンバイ状態時
に流れるスタンバイ電流が測定可能である。
【００１７】この発明にかかる請求項２記載の半導体装
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス状に規則性をも
って配置している。
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス状に規則性をも
って配置している。
【００１８】望ましくは、請求項３記載の半導体装置の
ように、前記ダイシングライン上に配置された共用第１
電源パッドと共用第２電源パッドとを備え、前記共用第
１電源パッドは複数の請求項１記載の半導体記憶装置そ
れぞれの前記第１あるいは前記第２の第１電源パッドに
電気的に接続され、前記共用第２電源パッドは複数の前
記半導体記憶装置それぞれの前記第１あるいは前記第２
の第２電源パッドに電気的に接続される。
ように、前記ダイシングライン上に配置された共用第１
電源パッドと共用第２電源パッドとを備え、前記共用第
１電源パッドは複数の請求項１記載の半導体記憶装置そ
れぞれの前記第１あるいは前記第２の第１電源パッドに
電気的に接続され、前記共用第２電源パッドは複数の前
記半導体記憶装置それぞれの前記第１あるいは前記第２
の第２電源パッドに電気的に接続される。
【００１９】
【作用】この発明における請求項１記載の半導体記憶装
置においては、矩形状の半導体チップの一方辺端縁領域
に第１の第１電源パッド及び第１の第２電源パッドを設
け、一方辺端縁領域に対向する他方辺端縁領域に第２の
第１電源パッド及び第２の第２電源パッドを設けため、
一方辺端縁領域の電源パッドを用いてスタンバイ電流を
測定することができるとともに、他方辺端縁領域の電源
パッドを用いてスタンバイ電流を測定することもでき
る。
置においては、矩形状の半導体チップの一方辺端縁領域
に第１の第１電源パッド及び第１の第２電源パッドを設
け、一方辺端縁領域に対向する他方辺端縁領域に第２の
第１電源パッド及び第２の第２電源パッドを設けため、
一方辺端縁領域の電源パッドを用いてスタンバイ電流を
測定することができるとともに、他方辺端縁領域の電源
パッドを用いてスタンバイ電流を測定することもでき
る。
【００２０】この発明における請求項２記載の半導体装
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス上に規則性をも
って配置したたため、ダイシングラインを挟んで、１つ
の前記半導体記憶装置の一方辺端縁領域ともう１つの前
記半導体記憶装置の他方辺端縁領域とが対向する位置関
係が必ず実現する。
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス上に規則性をも
って配置したたため、ダイシングラインを挟んで、１つ
の前記半導体記憶装置の一方辺端縁領域ともう１つの前
記半導体記憶装置の他方辺端縁領域とが対向する位置関
係が必ず実現する。
【００２１】
【実施例】図１はこの発明の第１の実施例であるＳＲＡ
Ｍチップの構成を示す平面図である。同図に示すよう
に、矩形状の半導体チップ１０上に、複数のメモリセル
からなるメモリマトリクス領域１１と周辺回路領域１２
とが別個に配置されており、メモリマトリクス領域１１
は、専用の電源電圧パッド１３から電源電圧Ｖccを供給
し、ＧＮＤパッド１５を介して接地電位が設定される。
周辺回路領域１２は専用の電源電圧パッド１４から電源
電圧Ｖccを供給し、ＧＮＤパッド１５を介して接地電位
が設定される。
Ｍチップの構成を示す平面図である。同図に示すよう
に、矩形状の半導体チップ１０上に、複数のメモリセル
からなるメモリマトリクス領域１１と周辺回路領域１２
とが別個に配置されており、メモリマトリクス領域１１
は、専用の電源電圧パッド１３から電源電圧Ｖccを供給
し、ＧＮＤパッド１５を介して接地電位が設定される。
周辺回路領域１２は専用の電源電圧パッド１４から電源
電圧Ｖccを供給し、ＧＮＤパッド１５を介して接地電位
が設定される。
【００２２】半導体チップ１０の一方辺端縁領域Ａ１に
電源電圧パッド１３、電源電圧パッド１４及びＧＮＤパ
ッド１５が配置されるとともに、一方辺端縁領域Ａ１に
対向する他方辺端縁領域Ａ２に電源電圧パッド１３及び
ＧＮＤパッド１５が配置される。
電源電圧パッド１３、電源電圧パッド１４及びＧＮＤパ
ッド１５が配置されるとともに、一方辺端縁領域Ａ１に
対向する他方辺端縁領域Ａ２に電源電圧パッド１３及び
ＧＮＤパッド１５が配置される。
【００２３】つまり、メモリマトリクス領域１１の電源
電圧供給用の電源電圧パッド１３と接地電位設定用のＧ
ＮＤパッド１５とが半導体チップ１０の向かい合う辺に
沿った領域Ａ１及びＡ２の両方に形成される。
電圧供給用の電源電圧パッド１３と接地電位設定用のＧ
ＮＤパッド１５とが半導体チップ１０の向かい合う辺に
沿った領域Ａ１及びＡ２の両方に形成される。
【００２４】図２は、図１で示したＳＲＡＭチップを半
導体ウェハ上に設けた場合の第１の構成（半導体装置）
を示す平面図である。同図に示すように、ダイシングラ
イン１６を挟みＸ方向及びＹ方向に沿って、複数のＳＲ
ＡＭチップ２０がマトリクス状に規則正しく配置され
る。
導体ウェハ上に設けた場合の第１の構成（半導体装置）
を示す平面図である。同図に示すように、ダイシングラ
イン１６を挟みＸ方向及びＹ方向に沿って、複数のＳＲ
ＡＭチップ２０がマトリクス状に規則正しく配置され
る。
【００２５】このように半導体ウェハ上に複数のＳＲＡ
Ｍチップ２０が規則正しく配置されても、ＳＲＡＭチッ
プ２０の向かい合う両辺に沿った領域Ａ１及びＡ２双方
に、電源電圧パッド１３及びＧＮＤパッド１５が設けら
れているため、電源電圧パッド１３及びＧＮＤパッド１
５は必ずダイシングライン１６を挟んで向かい合って配
置される。
Ｍチップ２０が規則正しく配置されても、ＳＲＡＭチッ
プ２０の向かい合う両辺に沿った領域Ａ１及びＡ２双方
に、電源電圧パッド１３及びＧＮＤパッド１５が設けら
れているため、電源電圧パッド１３及びＧＮＤパッド１
５は必ずダイシングライン１６を挟んで向かい合って配
置される。
【００２６】つまり、Ｙ方向に隣接配置されたＳＲＡＭ
チップ２０の電源電圧パッド１３及びＧＮＤパッド１５
は、必ずダイシングライン１６を隔てただけの近距離に
配置される。
チップ２０の電源電圧パッド１３及びＧＮＤパッド１５
は、必ずダイシングライン１６を隔てただけの近距離に
配置される。
【００２７】このため、ダイシングライン１６に沿った
複数のＳＲＡＭチップ２０の電源電圧パッド１３及びＧ
ＮＤパッド１５にプローバのプローブを接触させ、複数
のＳＲＡＭチップ２０それぞれの電源電圧パッド１３に
電源電圧Ｖccを印加し、ＧＮＤパッド１５に接地電圧を
印加することにより、複数のＳＲＡＭチップ２０のメモ
リマトリクス領域１１内のメモリセルに流れる電流、す
なわち、スタンバイ電流の同時測定が容易に行える。
複数のＳＲＡＭチップ２０の電源電圧パッド１３及びＧ
ＮＤパッド１５にプローバのプローブを接触させ、複数
のＳＲＡＭチップ２０それぞれの電源電圧パッド１３に
電源電圧Ｖccを印加し、ＧＮＤパッド１５に接地電圧を
印加することにより、複数のＳＲＡＭチップ２０のメモ
リマトリクス領域１１内のメモリセルに流れる電流、す
なわち、スタンバイ電流の同時測定が容易に行える。
【００２８】しかも、上記測定は、複数のＳＲＡＭチッ
プ２０のスタンバイ電流を同時測定するため、１個のＳ
ＲＡＭチップ２０の微小なスタンバイ電流を測定する場
合に比べ、高精度な測定結果を得ることができる。
プ２０のスタンバイ電流を同時測定するため、１個のＳ
ＲＡＭチップ２０の微小なスタンバイ電流を測定する場
合に比べ、高精度な測定結果を得ることができる。
【００２９】図３は、図１で示したＳＲＡＭチップ２０
を半導体ウェハ上に設けた場合の第２の構成（半導体装
置）を示す平面図である。同図に示すように、ダイシン
グライン１６を挟みＸ方向及びＹ方向に沿って、複数の
ＳＲＡＭチップ２０Ａ〜２０Ｄがマトリクス状に規則正
しく配置される。
を半導体ウェハ上に設けた場合の第２の構成（半導体装
置）を示す平面図である。同図に示すように、ダイシン
グライン１６を挟みＸ方向及びＹ方向に沿って、複数の
ＳＲＡＭチップ２０Ａ〜２０Ｄがマトリクス状に規則正
しく配置される。
【００３０】そして、ダイシングライン１６上に共用電
源電圧パッド１７と共用ＧＮＤパッド１８とを配置す
る。共用電源電圧パッド１７は、ＳＲＡＭチップ２０Ａ
及び２０Ｂの領域Ａ２の電源電圧パッド１３と、ＳＲＡ
Ｍチップ２０Ｃ及び２０Ｄの領域Ａ１の電源電圧パッド
１３とに電気的に接続される。また、共用ＧＮＤパッド
１８は、ＳＲＡＭチップ２０Ａ及び２０Ｂの領域Ａ２の
ＧＮＤパッド１５と、ＳＲＡＭチップ２０Ｃ及び２０Ｄ
の領域Ａ１のＧＮＤパッド１５と電気的に接続される。
源電圧パッド１７と共用ＧＮＤパッド１８とを配置す
る。共用電源電圧パッド１７は、ＳＲＡＭチップ２０Ａ
及び２０Ｂの領域Ａ２の電源電圧パッド１３と、ＳＲＡ
Ｍチップ２０Ｃ及び２０Ｄの領域Ａ１の電源電圧パッド
１３とに電気的に接続される。また、共用ＧＮＤパッド
１８は、ＳＲＡＭチップ２０Ａ及び２０Ｂの領域Ａ２の
ＧＮＤパッド１５と、ＳＲＡＭチップ２０Ｃ及び２０Ｄ
の領域Ａ１のＧＮＤパッド１５と電気的に接続される。
【００３１】このような構成において、プローバのプロ
ーブを共用電源電圧パッド１７及び共用ＧＮＤパッド１
８を接触させ、共用電源電圧パッド１７に電源電圧Ｖcc
を、共用ＧＮＤパッド１８に接地電圧ＧＮＤを印加する
ことにより、４個のＳＲＡＭチップ２０Ａ〜２０Ｄのス
タンバイ電流の総電流値を容易に測定することができ
る。
ーブを共用電源電圧パッド１７及び共用ＧＮＤパッド１
８を接触させ、共用電源電圧パッド１７に電源電圧Ｖcc
を、共用ＧＮＤパッド１８に接地電圧ＧＮＤを印加する
ことにより、４個のＳＲＡＭチップ２０Ａ〜２０Ｄのス
タンバイ電流の総電流値を容易に測定することができ
る。
【００３２】上記測定は、４個のＳＲＡＭチップ２０Ａ
〜１０Ｄのスタンバイ電流を総電流量を測定するため、
１個のＳＲＡＭチップ２０を測定するより、高精度な測
定結果を得ることができる。しかも、プローブを接触さ
せる箇所は共用電源電圧パッド１７と共用ＧＮＤパッド
１８の２箇所ですむ。
〜１０Ｄのスタンバイ電流を総電流量を測定するため、
１個のＳＲＡＭチップ２０を測定するより、高精度な測
定結果を得ることができる。しかも、プローブを接触さ
せる箇所は共用電源電圧パッド１７と共用ＧＮＤパッド
１８の２箇所ですむ。
【００３３】また、図３の構成では、プローブを共用電
源電圧パッド１７及び共用ＧＮＤパッド１８に接触させ
る際、共用電源電圧パッド１７及び共用ＧＮＤパッド１
８を傷めても、共用電源電圧パッド１７及び共用ＧＮＤ
パッド１８は製品完成段階では不必要なパッドであり何
等支障がないため、スタンバイ電流テストを行うことに
より、実際の製品の信頼性を損ねてしまうこともない。
源電圧パッド１７及び共用ＧＮＤパッド１８に接触させ
る際、共用電源電圧パッド１７及び共用ＧＮＤパッド１
８を傷めても、共用電源電圧パッド１７及び共用ＧＮＤ
パッド１８は製品完成段階では不必要なパッドであり何
等支障がないため、スタンバイ電流テストを行うことに
より、実際の製品の信頼性を損ねてしまうこともない。
【００３４】なお、図３の構成では、４つのＳＲＡＭチ
ップ２０Ａ〜２０Ｄのスタンバイ電流を測定する例を示
しているが、さらに多数のＳＲＡＭチップ２０の電源電
圧パッド１３及びＧＮＤパッド１５をそれぞれ共用電源
電圧パッド１７及び共用ＧＮＤパッド１８に電気的に接
続することにより、さらに高精度な測定結果を得ること
ができる
ップ２０Ａ〜２０Ｄのスタンバイ電流を測定する例を示
しているが、さらに多数のＳＲＡＭチップ２０の電源電
圧パッド１３及びＧＮＤパッド１５をそれぞれ共用電源
電圧パッド１７及び共用ＧＮＤパッド１８に電気的に接
続することにより、さらに高精度な測定結果を得ること
ができる
【００３５】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体記憶装置は、一方辺端縁領域の電源パッ
ドを用いてスタンバイ電流を測定することができるとと
もに、他方辺端縁領域の電源パッドを用いてスタンバイ
電流を測定することもできるため、必要に応じてスタン
バイ電流測定用パッドを使い分けることができる。
１記載の半導体記憶装置は、一方辺端縁領域の電源パッ
ドを用いてスタンバイ電流を測定することができるとと
もに、他方辺端縁領域の電源パッドを用いてスタンバイ
電流を測定することもできるため、必要に応じてスタン
バイ電流測定用パッドを使い分けることができる。
【００３６】この発明における請求項２記載の半導体装
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス状に規則性をも
って配置したたため、ダイシングラインを挟んで１つの
前記半導体記憶装置の一方辺端縁領域ともう１つの前記
半導体記憶装置の他方辺端縁領域とが対向する位置関係
が必ず実現する。
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス状に規則性をも
って配置したたため、ダイシングラインを挟んで１つの
前記半導体記憶装置の一方辺端縁領域ともう１つの前記
半導体記憶装置の他方辺端縁領域とが対向する位置関係
が必ず実現する。
【００３７】したがって、ダイシングラインに沿って配
置された、複数の前記半導体記憶装置それぞれの第１電
源パッド及び第２電源パッドにプローバのプローブを接
触させることが容易になる。その結果、複数の前記半導
体記憶装置のスタンバイ電流を同時に測定することが容
易に行えるため、複数の前記半導体記憶装置のスタンバ
イ電流の総和の測定結果に基づくことにより、１つの前
記半導体記憶装置のスタンバイ電流の測定を正確に行う
ことができる。
置された、複数の前記半導体記憶装置それぞれの第１電
源パッド及び第２電源パッドにプローバのプローブを接
触させることが容易になる。その結果、複数の前記半導
体記憶装置のスタンバイ電流を同時に測定することが容
易に行えるため、複数の前記半導体記憶装置のスタンバ
イ電流の総和の測定結果に基づくことにより、１つの前
記半導体記憶装置のスタンバイ電流の測定を正確に行う
ことができる。
【００３８】さらに、請求項３記載の半導体装置のよう
に、ダイシングライン上に、前記半導体記憶装置それぞ
れの前記第１あるいは前記第２の第１電源パッドに電気
的に接続される共用第１電源パッドと、複数の前記半導
体記憶装置それぞれの前記第１あるいは前記第２の第２
電源パッドに電気的に接続される共用第２電源パッドと
を備えることにより、共用第１電源パッドと共用第２電
源パッドとにプローブを接触させるだけで、複数の前記
半導体記憶装置のスタンバイ電流を同時に測定すること
ができる。
に、ダイシングライン上に、前記半導体記憶装置それぞ
れの前記第１あるいは前記第２の第１電源パッドに電気
的に接続される共用第１電源パッドと、複数の前記半導
体記憶装置それぞれの前記第１あるいは前記第２の第２
電源パッドに電気的に接続される共用第２電源パッドと
を備えることにより、共用第１電源パッドと共用第２電
源パッドとにプローブを接触させるだけで、複数の前記
半導体記憶装置のスタンバイ電流を同時に測定すること
ができる。
【図１】この発明の第１の実施例であるＳＲＡＭの構成
を示す平面図である。
を示す平面図である。
【図２】図１のＳＲＡＭの半導体ウェハ上への第１の構
成例を示す平面図である。
成例を示す平面図である。
【図３】図１のＳＲＡＭの半導体ウェハ上への第２の構
成例を示す平面図である。
成例を示す平面図である。
【図４】従来のＳＲＡＭのメモリセル構成を示す回路図
である。
である。
【図５】従来のＳＲＡＭのメモリセル構成を示す回路図
である。
である。
１０ 半導体チップ １１ メモリマトリクス領域 １２ 周辺回路領域 １３ 電源電圧パッド（メモリマトリクス用） １４ 電源電圧パッド（周辺回路領域用） １５ ＧＮＤパッド １６ ダイシングライン １７ 共用電源電圧パッド １８ 共用ＧＮＤパッド
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図４に示すように、完全ＣＯＭＳ型のメモ
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とからなるＣＯＭＳインバータ２とを交差接続する。
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とからなるＣＯＭＳインバータ２とを交差接続する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】スタンバイ状態とは、メモリセルがデータ
を保持しているだけで、読み出しも書き込みも不可能な
状態である。一方、アクティブ状態とは、メモリセルか
らデータを読み出すことも、メモリセルにデータを書き
込むことも可能な状態である。
を保持しているだけで、読み出しも書き込みも不可能な
状態である。一方、アクティブ状態とは、メモリセルか
らデータを読み出すことも、メモリセルにデータを書き
込むことも可能な状態である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】このため、ＳＲＡＭチップのスタンバイ電
流をＴＥＧで正確に測定することが困難となり、また、
１個のＳＲＡＭチップのスタンバイ電流を実測しても高
精度な測定が困難となるという問題点があった。
流をＴＥＧで正確に測定することが困難となり、また、
１個のＳＲＡＭチップのスタンバイ電流を実測しても高
精度な測定が困難となるという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【作用】この発明における請求項１記載の半導体記憶装
置においては、矩形状の半導体チップの一方辺端縁領域
に第１の第１電源パッド及び第１の第２電源パッドを設
け、一方辺端縁領域に対向する他方辺端縁領域に第２の
第１電源パッド及び第２の第２電源パッドを設けたた
め、一方辺端縁領域の電源パッドを用いてスタンバイ電
流を測定することができるとともに、他方辺端縁領域の
電源パッドを用いてスタンバイ電流を測定することもで
きる。
置においては、矩形状の半導体チップの一方辺端縁領域
に第１の第１電源パッド及び第１の第２電源パッドを設
け、一方辺端縁領域に対向する他方辺端縁領域に第２の
第１電源パッド及び第２の第２電源パッドを設けたた
め、一方辺端縁領域の電源パッドを用いてスタンバイ電
流を測定することができるとともに、他方辺端縁領域の
電源パッドを用いてスタンバイ電流を測定することもで
きる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】この発明における請求項２記載の半導体装
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス上に規則性をも
って配置したため、ダイシングラインを挟んで、１つの
前記半導体記憶装置の一方辺端縁領域ともう１つの前記
半導体記憶装置の他方辺端縁領域とが対向する位置関係
が必ず実現する。
置は、請求項１記載の半導体記憶装置を半導体ウェハ上
にダイシングラインを介してマトリクス上に規則性をも
って配置したため、ダイシングラインを挟んで、１つの
前記半導体記憶装置の一方辺端縁領域ともう１つの前記
半導体記憶装置の他方辺端縁領域とが対向する位置関係
が必ず実現する。
Claims (3)
- 【請求項１】 矩形状の半導体チップと、 前記半導体チップ上に形成され、複数のメモリセルから
構成されるメモリセルアレイ領域と、 前記半導体チップの一方辺端縁領域に形成され、前記メ
モリセルアレイ領域への第１電源供給用の第１の第１電
源パッドと、 前記一方辺端縁領域に形成され、前記メモリセルアレイ
領域への第２電源供給用の第１の第２電源パッドと、 前記半導体チップ上において、前記一方辺端縁領域に対
向する他方辺端縁領域に形成され、前記メモリセルアレ
イ領域への第１電源供給用の第２の第１電源パッドと、 前記他方辺端縁領域に形成され、前記メモリセルアレイ
領域への第２電源供給用の第２の第２電源パッドとを備
え、 前記第１あるいは前記第２の第１電源パッドに前記第１
電源を供給し、前記第１あるいは第２の第２電源パッド
に前記第２電源を供給することにより、前記メモリセル
アレイ領域内の前記複数のメモリセルがスタンバイ状態
時に流れるスタンバイ電流が測定可能な半導体記憶装
置。 - 【請求項２】 請求項１記載の半導体記憶装置を半導体
ウェハ上にダイシングラインを介してマトリクス状に規
則性をもって配置した半導体装置。 - 【請求項３】 前記ダイシングライン上に配置された共
用第１電源パッドと共用第２電源パッドとを備え、前記
共用第１電源パッドは複数の請求項１記載の半導体記憶
装置それぞれの前記第１あるいは前記第２の第１電源パ
ッドに電気的に接続され、前記共用第２電源パッドは複
数の前記半導体記憶装置それぞれの前記第１あるいは前
記第２の第２電源パッドに電気的に接続される請求項２
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27290692A JPH06125063A (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27290692A JPH06125063A (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125063A true JPH06125063A (ja) | 1994-05-06 |
Family
ID=17520408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27290692A Pending JPH06125063A (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513970B2 (en) | 2008-12-26 | 2013-08-20 | Nec Corporation | Semiconductor device and method of testing the same |
-
1992
- 1992-10-12 JP JP27290692A patent/JPH06125063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513970B2 (en) | 2008-12-26 | 2013-08-20 | Nec Corporation | Semiconductor device and method of testing the same |
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