JP3011095B2 - 自己診断機能を有する半導体集積回路装置 - Google Patents
自己診断機能を有する半導体集積回路装置Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に半導体デバイスの性能の良否をチップご
とに判定する手段を備えた自己診断機能を有する半導体
集積回路装置に関する。
置に関し、特に半導体デバイスの性能の良否をチップご
とに判定する手段を備えた自己診断機能を有する半導体
集積回路装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は、高集積
化、高密度化、及び高性能化が著しく進み、同時に製造
上の種々の問題が発生するに至っている。その問題の１
つとして、製造時のデバイス特性のばらつきに起因する
回路性能のばらつきが顧客の要求する回路性能、特に動
作スピードのばらつきと同等程度になり、その結果、動
作はするが、要求された動作スピードを満足しない製品
の発生率が高まってきていることである。
化、高密度化、及び高性能化が著しく進み、同時に製造
上の種々の問題が発生するに至っている。その問題の１
つとして、製造時のデバイス特性のばらつきに起因する
回路性能のばらつきが顧客の要求する回路性能、特に動
作スピードのばらつきと同等程度になり、その結果、動
作はするが、要求された動作スピードを満足しない製品
の発生率が高まってきていることである。
【０００３】第２の問題点としては、このような回路性
能のばらつきは、ウェハー製造時の諸規格を厳しくすれ
ば低減することができるが、このようにしたとき、半導
体ウェハー全面のすべてのチップが製造規格のすべてを
満足することが困難になってきていることである。この
ため、従来行なってきたウェハー単位での管理から、チ
ップ単位での管理へ変える工夫が必要となってきてい
る。
能のばらつきは、ウェハー製造時の諸規格を厳しくすれ
ば低減することができるが、このようにしたとき、半導
体ウェハー全面のすべてのチップが製造規格のすべてを
満足することが困難になってきていることである。この
ため、従来行なってきたウェハー単位での管理から、チ
ップ単位での管理へ変える工夫が必要となってきてい
る。
【０００４】このため、個々のチップに対して、各デバ
イスの特性が製造規格内にあるか否かを検査する必要性
が高まってきている。
イスの特性が製造規格内にあるか否かを検査する必要性
が高まってきている。
【０００５】このような要求を満たすようにした従来の
半導体集積回路装置としては、図４にその回路構成を示
した特開平２−１４０９４７号公報（特願昭６３−２９
５０１２号）に開示された集積回路装置がある。
半導体集積回路装置としては、図４にその回路構成を示
した特開平２−１４０９４７号公報（特願昭６３−２９
５０１２号）に開示された集積回路装置がある。
【０００６】図４を参照すると、この従来の半導体集積
回路装置は、外部端子Ｏ１０とグランド線との間に接続
され、検査の対象となるトランジスタＴｒ１０と、外部
端子Ｏ１１とトランジスタＴｒ１０のゲート電極との間
に接続されるトランジスタＴｒ１２と、トランジスタＴ
ｒ１０のゲート電極とグランド線との間に接続されるト
ランジスタＴｒ１１と、を含み、テスト用信号ＴＥＳＴ
の状態、すなわち“０”、“１”により、トランジスタ
Ｔｒ１２とトランジスタＴｒ１１とのいずれか一方をオ
ンさせるものである。
回路装置は、外部端子Ｏ１０とグランド線との間に接続
され、検査の対象となるトランジスタＴｒ１０と、外部
端子Ｏ１１とトランジスタＴｒ１０のゲート電極との間
に接続されるトランジスタＴｒ１２と、トランジスタＴ
ｒ１０のゲート電極とグランド線との間に接続されるト
ランジスタＴｒ１１と、を含み、テスト用信号ＴＥＳＴ
の状態、すなわち“０”、“１”により、トランジスタ
Ｔｒ１２とトランジスタＴｒ１１とのいずれか一方をオ
ンさせるものである。
【０００７】トランジスタＴｒ１２をオンさせた場合に
は、外部端子Ｏ１０及び外部端子Ｏ１１からトランジス
タＴｒ１０にドレイン電圧（電流）及びゲート電圧をそ
れぞれ供給し、検査対象のトランジスタＴｒ１０の特性
を測定することが可能となる。
は、外部端子Ｏ１０及び外部端子Ｏ１１からトランジス
タＴｒ１０にドレイン電圧（電流）及びゲート電圧をそ
れぞれ供給し、検査対象のトランジスタＴｒ１０の特性
を測定することが可能となる。
【０００８】一方、トランジスタＴｒ１１をオンさせた
場合には、トランジスタＴｒ１０をオフさせると共に、
出力バッファＢｕｆ１０及び出力バッファＢｕｆ１１を
活性化し、これらの出力バッファＢｕｆ１０、Ｂｕｆ１
１の出力信号を外部端子Ｏ１０、Ｏ１１にそれぞれ出力
することができる。
場合には、トランジスタＴｒ１０をオフさせると共に、
出力バッファＢｕｆ１０及び出力バッファＢｕｆ１１を
活性化し、これらの出力バッファＢｕｆ１０、Ｂｕｆ１
１の出力信号を外部端子Ｏ１０、Ｏ１１にそれぞれ出力
することができる。
【０００９】図４に示したこの従来の半導体集積回路装
置の問題点は後述するが、この半導体集積回路装置の問
題点に対し、本発明者は、その回路構成を図５（Ａ）、
図５（Ｂ）に示した、より改善された半導体集積回路装
置を、特開平７−９４６８３号公報（特願平５−２３９
３４１号）に提案した。同公報には、回路を構成する半
導体デバイスの性能が製造規格内にあるか否かを各チッ
プ毎に自己診断する手段と、その診断結果を示す信号に
より集積回路装置の良否判定をチップ毎に行う手段を備
えた半導体集積回路装置が提案されており、図５（Ａ）
は、上記公報に提案される従来の半導体集積回路装置の
ブロック図であり、図５（Ｂ）は図５（Ａ）の中の診断
回路２０の回路構成を示したものである。
置の問題点は後述するが、この半導体集積回路装置の問
題点に対し、本発明者は、その回路構成を図５（Ａ）、
図５（Ｂ）に示した、より改善された半導体集積回路装
置を、特開平７−９４６８３号公報（特願平５−２３９
３４１号）に提案した。同公報には、回路を構成する半
導体デバイスの性能が製造規格内にあるか否かを各チッ
プ毎に自己診断する手段と、その診断結果を示す信号に
より集積回路装置の良否判定をチップ毎に行う手段を備
えた半導体集積回路装置が提案されており、図５（Ａ）
は、上記公報に提案される従来の半導体集積回路装置の
ブロック図であり、図５（Ｂ）は図５（Ａ）の中の診断
回路２０の回路構成を示したものである。
【００１０】図５（Ａ）を参照すると、この従来の半導
体集積回路装置においては、所定の論理入力信号が印加
される外部入力端子１及びその論理入力信号を処理した
結果の論理信号を外部に出力する外部出力端子２を有す
る信号処理回路１０と、この信号処理回路１０を構成す
るトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の性能の良否を自己
診断する診断回路２０と、から構成される。診断回路２
０は、少なくともトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の内
１つのトランジスタと同一寸法の診断用トランジスタＱ
DDTと、性能比較の基準となる基準トランジスタＱ
REFと、を備え、診断用トランジスタＱDDTのドレイン電
流と基準トランジスタＱREFのドレイン電流とを比較す
ることによって、トランジスタＱDDTの特性の良否を自
己診断する。ここでトランジスタの寸法が同一とは、Ｍ
ＯＳトランジスタにおいては少なくともゲート長及びゲ
ート幅が同一であることを意味する。
体集積回路装置においては、所定の論理入力信号が印加
される外部入力端子１及びその論理入力信号を処理した
結果の論理信号を外部に出力する外部出力端子２を有す
る信号処理回路１０と、この信号処理回路１０を構成す
るトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の性能の良否を自己
診断する診断回路２０と、から構成される。診断回路２
０は、少なくともトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の内
１つのトランジスタと同一寸法の診断用トランジスタＱ
DDTと、性能比較の基準となる基準トランジスタＱ
REFと、を備え、診断用トランジスタＱDDTのドレイン電
流と基準トランジスタＱREFのドレイン電流とを比較す
ることによって、トランジスタＱDDTの特性の良否を自
己診断する。ここでトランジスタの寸法が同一とは、Ｍ
ＯＳトランジスタにおいては少なくともゲート長及びゲ
ート幅が同一であることを意味する。
【００１１】図５（Ｂ）を参照すると、診断回路２０は
比較回路を構成しており、基準トランジスタＱREFと信
号処理回路１０内のトランジスタを代表する診断用トラ
ンジスタＱDDTとの特性比較を行ない、診断用トランジ
スタＱDDTの特性が基準トランジスタＱREFの特性を越え
るか又は達しない場合、診断用トランジスタＱDDTが製
造規格を満たさないと判定するものである。そして、判
定の良否に応じて、出力端子５に信号を発生し、この信
号により信号処理回路１０の外部出力端子２を出力可能
状態又はハイインピーダンス状態のいずれかにする。
比較回路を構成しており、基準トランジスタＱREFと信
号処理回路１０内のトランジスタを代表する診断用トラ
ンジスタＱDDTとの特性比較を行ない、診断用トランジ
スタＱDDTの特性が基準トランジスタＱREFの特性を越え
るか又は達しない場合、診断用トランジスタＱDDTが製
造規格を満たさないと判定するものである。そして、判
定の良否に応じて、出力端子５に信号を発生し、この信
号により信号処理回路１０の外部出力端子２を出力可能
状態又はハイインピーダンス状態のいずれかにする。
【００１２】再び図５（Ｂ）を参照して、通常の比較回
路では、対称位置にある２個のトランジスタのゲート長
同士及びゲート幅同士が同一寸法となるようにする。こ
れは、たとえトランジスタのゲート長及びゲート幅が製
造工程でのばらつきにより設計値からずれた場合でも、
これら２つのトランジスタの相互コンダクタンスの同一
性が保たれ、ひいては回路の対称性が保たれるようにす
るためである。
路では、対称位置にある２個のトランジスタのゲート長
同士及びゲート幅同士が同一寸法となるようにする。こ
れは、たとえトランジスタのゲート長及びゲート幅が製
造工程でのばらつきにより設計値からずれた場合でも、
これら２つのトランジスタの相互コンダクタンスの同一
性が保たれ、ひいては回路の対称性が保たれるようにす
るためである。
【００１３】例えば、図５（Ｂ）において、トランジス
タＱ6AとトランジスタＱ6Bとを同一寸法にし、同様に、
トランジスタＱ7A、Ｑ7Bの組、トランジスタＱ8A、Ｑ8B
の組及びトランジスタＱDDT、ＱREFの組をそれぞれ同一
寸法にする。そして、この回路構成で、入力端子３Ａ、
３Ｂにそれぞれ信号を入力してそれら信号の大小を比較
し、その比較結果に応じて“１”又は“０”の論理信号
を出力端子５（インバータ６の出力端）に得るものであ
る。
タＱ6AとトランジスタＱ6Bとを同一寸法にし、同様に、
トランジスタＱ7A、Ｑ7Bの組、トランジスタＱ8A、Ｑ8B
の組及びトランジスタＱDDT、ＱREFの組をそれぞれ同一
寸法にする。そして、この回路構成で、入力端子３Ａ、
３Ｂにそれぞれ信号を入力してそれら信号の大小を比較
し、その比較結果に応じて“１”又は“０”の論理信号
を出力端子５（インバータ６の出力端）に得るものであ
る。
【００１４】この従来の半導体集積回路装置に用いる比
較回路は、後述するように、２つの入力信号の大小を比
較する通常の使用方法とは異って、２個のトランジスタ
ＱDDT及びＱREFのドレイン電流間の差異を検出するよう
な構成としているため、２つの入力端子３Ａ、３Ｂには
共通の電位を与える。即ち、トランジスタＱDDT、ＱREF
のそれぞれのゲート電極を高位電源線４に接続してい
る。基準トランジスタＱREFのドレイン電流ＩREFは、ト
ランジスタＱ6B、Ｑ7Bからなる第１のカレントミラー回
路で折り返されて、トランジスタＱ8A、Ｑ8Bからなる第
２のカレントミラー回路の入力端（トランジスタＱ8Bの
ドレイン）に入力され、一方、診断用トランジスタＱ
DDTのドレイン電流ＩDDTは、トランジスタＱ6A、Ｑ7Aか
らなる第３のカレントミラー回路で折り返され、第２及
び第３のカレントミラー回路の出力端（トランジスタＱ
7A、Ｑ8Aのドレイン）の接続点に接続されたインバータ
６′は、電流ＩDDTとＩREFの差に対応した電圧信号を論
理反転し、インバータ６を介し二値論理信号として出力
端子５に出力する。
較回路は、後述するように、２つの入力信号の大小を比
較する通常の使用方法とは異って、２個のトランジスタ
ＱDDT及びＱREFのドレイン電流間の差異を検出するよう
な構成としているため、２つの入力端子３Ａ、３Ｂには
共通の電位を与える。即ち、トランジスタＱDDT、ＱREF
のそれぞれのゲート電極を高位電源線４に接続してい
る。基準トランジスタＱREFのドレイン電流ＩREFは、ト
ランジスタＱ6B、Ｑ7Bからなる第１のカレントミラー回
路で折り返されて、トランジスタＱ8A、Ｑ8Bからなる第
２のカレントミラー回路の入力端（トランジスタＱ8Bの
ドレイン）に入力され、一方、診断用トランジスタＱ
DDTのドレイン電流ＩDDTは、トランジスタＱ6A、Ｑ7Aか
らなる第３のカレントミラー回路で折り返され、第２及
び第３のカレントミラー回路の出力端（トランジスタＱ
7A、Ｑ8Aのドレイン）の接続点に接続されたインバータ
６′は、電流ＩDDTとＩREFの差に対応した電圧信号を論
理反転し、インバータ６を介し二値論理信号として出力
端子５に出力する。
【００１５】なお、入力の２つのトランジスタＱDDTと
ＱREFとは、相互コンダクタンスはほぼ同等になるよう
に、すなわちゲート幅Ｗ対ゲート長Ｌの比（Ｗ／Ｌ）が
同程度になるようにされているが、それぞれの寸法の絶
対値は、トランジスタＱREFのゲート長、及びゲート長
の方が、トランジスタＱDDTのものよりもずっと大きく
されている。これに対して、トランジスタＱDDTのゲー
ト幅及びゲート長は、信号処理回路１０に用いられてい
る実際のＭＯＳトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4のいず
れか１つの寸法と同一である。
ＱREFとは、相互コンダクタンスはほぼ同等になるよう
に、すなわちゲート幅Ｗ対ゲート長Ｌの比（Ｗ／Ｌ）が
同程度になるようにされているが、それぞれの寸法の絶
対値は、トランジスタＱREFのゲート長、及びゲート長
の方が、トランジスタＱDDTのものよりもずっと大きく
されている。これに対して、トランジスタＱDDTのゲー
ト幅及びゲート長は、信号処理回路１０に用いられてい
る実際のＭＯＳトランジスタＱ1、Ｑ2、Ｑ3、Ｑ4のいず
れか１つの寸法と同一である。
【００１６】これは、後述するように、ウェハープロセ
ス中のばらつきに起因して、各トランジスタのゲート幅
及びゲート長が設計値よりずれた場合でも、基準トラン
ジスタＱREFはその影響をほとんど受けず、比較基準と
しての所定の相互コンダクタンスを保つようにするため
である。
ス中のばらつきに起因して、各トランジスタのゲート幅
及びゲート長が設計値よりずれた場合でも、基準トラン
ジスタＱREFはその影響をほとんど受けず、比較基準と
しての所定の相互コンダクタンスを保つようにするため
である。
【００１７】以下に、図５に示した従来の半導体集積回
路装置の動作について、ウェハープロセス中でトランジ
スタのゲート長が設計値より短くなり、トランジスタの
性能が設計値からずれた場合を例として、トランジスタ
特性の良否判定方法と関連させて説明する。
路装置の動作について、ウェハープロセス中でトランジ
スタのゲート長が設計値より短くなり、トランジスタの
性能が設計値からずれた場合を例として、トランジスタ
特性の良否判定方法と関連させて説明する。
【００１８】図６は、ＭＯＳトランジスタにおけるゲー
ト長と閾値電圧との関係を示す特性図である。同図にお
いて、ゲート長Ｌ1は、信号処理回路１０内のトランジ
スタ及び診断回路２０内の診断用トランジスタＱDDTに
適用するゲート長であり、例えば０．５μｍを用いる。
ゲート長Ｌ2は基準トランジスタＱREFに適用するゲート
長であり、例えば５μｍを用いる。ΔＬはウェハープロ
セス中に発生するばらつきの許容幅を示し、例えば０．
０５μｍを適用する。ゲート長がＬ1の時の閾値電圧Ｖ
T10が例えば０．６Ｖの場合、ゲート長がＬ1−ΔＬ、Ｌ
1＋ΔＬ、Ｌ2−ΔＬ、Ｌ2、Ｌ2＋ΔＬの閾値電圧
ＶT1L、ＶT1H、ＶT2L、ＶT20、ＶT2Hはそれぞれ、０．
４５Ｖ、０．７Ｖ、０．８９５Ｖ、０．９０Ｖ、０．９
０５Ｖとなる。このとき、トランジスタの性能を表わす
相互コンダクタンスのばらつきの幅は電源電圧が３．３
Ｖの場合、ゲート長Ｌ1のトランジスタで＋２４％、−
１６％であり、ゲート長Ｌ2のトランジスタで±１．５
％となる。
ト長と閾値電圧との関係を示す特性図である。同図にお
いて、ゲート長Ｌ1は、信号処理回路１０内のトランジ
スタ及び診断回路２０内の診断用トランジスタＱDDTに
適用するゲート長であり、例えば０．５μｍを用いる。
ゲート長Ｌ2は基準トランジスタＱREFに適用するゲート
長であり、例えば５μｍを用いる。ΔＬはウェハープロ
セス中に発生するばらつきの許容幅を示し、例えば０．
０５μｍを適用する。ゲート長がＬ1の時の閾値電圧Ｖ
T10が例えば０．６Ｖの場合、ゲート長がＬ1−ΔＬ、Ｌ
1＋ΔＬ、Ｌ2−ΔＬ、Ｌ2、Ｌ2＋ΔＬの閾値電圧
ＶT1L、ＶT1H、ＶT2L、ＶT20、ＶT2Hはそれぞれ、０．
４５Ｖ、０．７Ｖ、０．８９５Ｖ、０．９０Ｖ、０．９
０５Ｖとなる。このとき、トランジスタの性能を表わす
相互コンダクタンスのばらつきの幅は電源電圧が３．３
Ｖの場合、ゲート長Ｌ1のトランジスタで＋２４％、−
１６％であり、ゲート長Ｌ2のトランジスタで±１．５
％となる。
【００１９】ＭＯＳトランジスタにおいて、ゲート長が
短くなる場合にはリーク電流が増加し、また素子寿命が
短くなるので、誤動作の防止及び品質保証の点より、下
限を設ける必要がある。この例では、下限を０．４５μ
ｍ以上、望ましくは０．４７μｍ以上とすることが必要
である。一方、ゲート長が長くなる場合には回路動作ス
ピードが低下する問題があるので、上限として０．５５
μｍ以下、望ましくは０．５３μｍ以下の製造規格で管
理する必要がある。
短くなる場合にはリーク電流が増加し、また素子寿命が
短くなるので、誤動作の防止及び品質保証の点より、下
限を設ける必要がある。この例では、下限を０．４５μ
ｍ以上、望ましくは０．４７μｍ以上とすることが必要
である。一方、ゲート長が長くなる場合には回路動作ス
ピードが低下する問題があるので、上限として０．５５
μｍ以下、望ましくは０．５３μｍ以下の製造規格で管
理する必要がある。
【００２０】この従来例では、ゲート長の変化によりＭ
ＯＳトランジスタの閾値電圧が変化し、この変化量が、
図６に示すように、ゲート長の長短により異なることを
利用してゲート長のばらつき量を検出し、トランジスタ
特性の良否を判定する。
ＯＳトランジスタの閾値電圧が変化し、この変化量が、
図６に示すように、ゲート長の長短により異なることを
利用してゲート長のばらつき量を検出し、トランジスタ
特性の良否を判定する。
【００２１】図５（Ｂ）に示した診断回路において、い
ま、Ｌ1＝０．５μｍで設計されたトランジスタのゲー
ト長の下限値を０．４５μｍとする。診断用トランジス
タＱDDTは、ゲート長Ｌ1＝０．５０μｍ、ゲート幅＝
５．０μｍに設計し、基準トランジスタＱREFは、ゲー
ト長Ｌ2＝５．０μｍ、ゲート幅＝７７μｍに設計す
る。このとき、トランジスタ寸法に製造上のばらつきが
ない場合には、診断用トランジスタＱDDTの相互コンダ
クタンスは基準トランジスタＱREFの相互コンダクタン
スよりも小さくなり、診断用トランジスタＱDDTに流れ
るドレイン電流ＩDDTの約１．２４倍のドレイン電流Ｉ
REFが基準トランジスタＱREFに流れ、出力端子５には論
理出力信号“１”が出力される。
ま、Ｌ1＝０．５μｍで設計されたトランジスタのゲー
ト長の下限値を０．４５μｍとする。診断用トランジス
タＱDDTは、ゲート長Ｌ1＝０．５０μｍ、ゲート幅＝
５．０μｍに設計し、基準トランジスタＱREFは、ゲー
ト長Ｌ2＝５．０μｍ、ゲート幅＝７７μｍに設計す
る。このとき、トランジスタ寸法に製造上のばらつきが
ない場合には、診断用トランジスタＱDDTの相互コンダ
クタンスは基準トランジスタＱREFの相互コンダクタン
スよりも小さくなり、診断用トランジスタＱDDTに流れ
るドレイン電流ＩDDTの約１．２４倍のドレイン電流Ｉ
REFが基準トランジスタＱREFに流れ、出力端子５には論
理出力信号“１”が出力される。
【００２２】図５（Ａ）に示す回路においては、診断用
トランジスタＱDDTの特性が規格を満足していることを
示す診断回路２０の出力端子５に出力される信号が論理
値“１”の時、出力段のトライステートバッファを構成
するトランジスタＱ9、Ｑ10がオン状態となる。即ち、
この出力トライステートバッファが活性化され、入力端
子１に入力される入力信号に応じた出力信号が外部出力
端子２に現れる。
トランジスタＱDDTの特性が規格を満足していることを
示す診断回路２０の出力端子５に出力される信号が論理
値“１”の時、出力段のトライステートバッファを構成
するトランジスタＱ9、Ｑ10がオン状態となる。即ち、
この出力トライステートバッファが活性化され、入力端
子１に入力される入力信号に応じた出力信号が外部出力
端子２に現れる。
【００２３】一方、ウェハープロセス中に製造上のばら
つきが発生し、診断用トランジスタＱDDTのゲート長が
０．４５μｍになり、基準トランジスタＱREFのゲート
長が４．９５μｍとなったときに２つのトランジスタＱ
DDT、ＱREFの相互コンダクタンスが同一となる。更に、
ゲート長が短くなると、これら２つのトランジスタＱ
DDT、ＱREFの相互コンダクタンスの関係は逆となり、こ
の結果、診断用トランジスタＱDDTの相互コンダクタン
スの方が大となる。このとき、診断回路２０の出力端子
５の論理出力信号は“１”から“０”に変化し、出力段
のトライステートバッファを構成するトランジスタ
Ｑ9、Ｑ10が共にオフ状態となり、外部出力端子２はハ
イインピーダンス状態となって、この外部出力端子２か
らの出力は禁止される。
つきが発生し、診断用トランジスタＱDDTのゲート長が
０．４５μｍになり、基準トランジスタＱREFのゲート
長が４．９５μｍとなったときに２つのトランジスタＱ
DDT、ＱREFの相互コンダクタンスが同一となる。更に、
ゲート長が短くなると、これら２つのトランジスタＱ
DDT、ＱREFの相互コンダクタンスの関係は逆となり、こ
の結果、診断用トランジスタＱDDTの相互コンダクタン
スの方が大となる。このとき、診断回路２０の出力端子
５の論理出力信号は“１”から“０”に変化し、出力段
のトライステートバッファを構成するトランジスタ
Ｑ9、Ｑ10が共にオフ状態となり、外部出力端子２はハ
イインピーダンス状態となって、この外部出力端子２か
らの出力は禁止される。
【００２４】以上の動作の説明から明らかなように、図
５に示す半導体集積回路装置では、診断回路２０が信号
処理回路１０に用いられるトランジスタの特性を自己診
断するので、これを動作させるための専用の信号（例え
ば、図４に示す従来の集積回路装置におけるテスト用信
号ＴＥＳＴ）を外部から入力する必要がない。また、診
断結果は“１”、“０”の二値信号として表われ、この
信号が信号処理回路１０の外部出力端子２の出力可否を
決定している。
５に示す半導体集積回路装置では、診断回路２０が信号
処理回路１０に用いられるトランジスタの特性を自己診
断するので、これを動作させるための専用の信号（例え
ば、図４に示す従来の集積回路装置におけるテスト用信
号ＴＥＳＴ）を外部から入力する必要がない。また、診
断結果は“１”、“０”の二値信号として表われ、この
信号が信号処理回路１０の外部出力端子２の出力可否を
決定している。
【００２５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置には以下に示す問題点を有
している。
た従来の半導体集積回路装置には以下に示す問題点を有
している。
【００２６】第１の問題点は、図４に示した従来の半導
体集積回路装置では、検査対象のトランジスタの測定を
行なうためには、チップの外部からテスト用信号を印加
するための外部入力端子を必要とすることである。今日
の半導体集積回路装置では、高集積化、多機能化が進む
と共に、外部端子数が増加の一途をたどっている。この
ため、トランジスタ特性測定のために、外部端子を１本
消費することは避ける必要がある。
体集積回路装置では、検査対象のトランジスタの測定を
行なうためには、チップの外部からテスト用信号を印加
するための外部入力端子を必要とすることである。今日
の半導体集積回路装置では、高集積化、多機能化が進む
と共に、外部端子数が増加の一途をたどっている。この
ため、トランジスタ特性測定のために、外部端子を１本
消費することは避ける必要がある。
【００２７】第２の問題点は、図４に示した従来の半導
体集積回路装置では、検査対象トランジスタの特性測定
を行なうために、特別にデジタル信号源、アナログ信号
源及びアナログテスター等の検査設備を要することであ
る。特に、アナログ信号の入力、測定を行なう場合、測
定時の検査設備からのノイズ対策が困難であり、これに
伴って、検査設備自身の高精度化、高価格化が問題とな
る。また、高集積化、多機能化が進むのに伴って、検査
時間が長時間化し、半導体集積回路装置のコストアップ
の要因となってきている現在、デジタル信号による測定
に比べて長い測定時間を要するアナログ信号の測定は避
けなればならない。
体集積回路装置では、検査対象トランジスタの特性測定
を行なうために、特別にデジタル信号源、アナログ信号
源及びアナログテスター等の検査設備を要することであ
る。特に、アナログ信号の入力、測定を行なう場合、測
定時の検査設備からのノイズ対策が困難であり、これに
伴って、検査設備自身の高精度化、高価格化が問題とな
る。また、高集積化、多機能化が進むのに伴って、検査
時間が長時間化し、半導体集積回路装置のコストアップ
の要因となってきている現在、デジタル信号による測定
に比べて長い測定時間を要するアナログ信号の測定は避
けなればならない。
【００２８】第３の問題点としては、図５に示した従来
の半導体集積回路装置では、基準となるＭＯＳ型電界効
果トランジスタＱREFは、診断用トランジスタＱDDTのゲ
ート長、ゲート幅の数倍の寸法に設計されるが、図６に
示したように、トランジスタの閾値電圧にゲート長依存
性が存在するため、単純にゲート長とゲート幅の比を診
断用トランジスタのそれと同一にしても同一の相互コン
ダクタンスが得られず、所望特性を得る回路設計が容易
ではないという問題点がある。
の半導体集積回路装置では、基準となるＭＯＳ型電界効
果トランジスタＱREFは、診断用トランジスタＱDDTのゲ
ート長、ゲート幅の数倍の寸法に設計されるが、図６に
示したように、トランジスタの閾値電圧にゲート長依存
性が存在するため、単純にゲート長とゲート幅の比を診
断用トランジスタのそれと同一にしても同一の相互コン
ダクタンスが得られず、所望特性を得る回路設計が容易
ではないという問題点がある。
【００２９】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、回路設計の困難さを改
善し、製造ラインでの製造規格に正確に整合した判定基
準で検査対象トランジスタの良子判定を実行可能とした
診断回路を提供することにある。
れたものであって、その目的は、回路設計の困難さを改
善し、製造ラインでの製造規格に正確に整合した判定基
準で検査対象トランジスタの良子判定を実行可能とした
診断回路を提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、外部から入力される信号を処理しその処
理結果の信号を出力端子を介して外部に出力する信号処
理回路と、前記信号処理回路に用いられる半導体デバイ
スの特性の良否を評価し、その評価結果を二値信号に変
換して出力する診断回路と、を同一チップ上に備え、前
記信号処理回路の少なくとも１つの出力信号の出力端子
からの出力許可／禁止を前記診断回路の出力信号の状態
によって制御する半導体集積回路装置において、前記診
断回路が、前記半導体デバイスの特性の評価を、前記半
導体デバイスの形成工程において形成した抵抗体の抵抗
値を評価することで行なうようにしたことを特徴とする
自己診断機能を有する半導体集積回路装置を提供する。
め、本発明は、外部から入力される信号を処理しその処
理結果の信号を出力端子を介して外部に出力する信号処
理回路と、前記信号処理回路に用いられる半導体デバイ
スの特性の良否を評価し、その評価結果を二値信号に変
換して出力する診断回路と、を同一チップ上に備え、前
記信号処理回路の少なくとも１つの出力信号の出力端子
からの出力許可／禁止を前記診断回路の出力信号の状態
によって制御する半導体集積回路装置において、前記診
断回路が、前記半導体デバイスの特性の評価を、前記半
導体デバイスの形成工程において形成した抵抗体の抵抗
値を評価することで行なうようにしたことを特徴とする
自己診断機能を有する半導体集積回路装置を提供する。
【００３１】
【発明の実施の形態】本発明の好ましい実施の形態を図
面を参照して以下に説明する。図１を参照して、本発明
に係る半導体集積回路装置は、外部から入力される信号
を処理しその処理結果の信号を出力端子を介して外部に
出力する信号処理回路１０と、この信号処理回路１０に
用いられるＭＯＳ型電界効果トランジスタ（例えば
Ｑ1、Ｑ2、Ｑ3、Ｑ4）のゲート長の大小を評価し、その
評価結果を二値信号に変換する診断回路２０と、を備
え、信号処理回路１０の少なくとも１つの外部出力端子
２の状態を、信号出力が可能な状態、及び、電位レベル
が固定され又はハイインピーダンス状態の信号出力が不
可能な状態のうちのいずれに設定するかを診断回路２０
の出力信号である二値信号の状態により制御するように
構成したものであり、ＭＯＳ型電界効果トランジスタ
（Ｑ1、Ｑ2、Ｑ3、Ｑ4）のゲート長の評価が、このゲー
ト電極の形成と同一工程で形成される、抵抗体ＲDOT、
ＲREFの抵抗値の評価により行なうようにしたものであ
る。
面を参照して以下に説明する。図１を参照して、本発明
に係る半導体集積回路装置は、外部から入力される信号
を処理しその処理結果の信号を出力端子を介して外部に
出力する信号処理回路１０と、この信号処理回路１０に
用いられるＭＯＳ型電界効果トランジスタ（例えば
Ｑ1、Ｑ2、Ｑ3、Ｑ4）のゲート長の大小を評価し、その
評価結果を二値信号に変換する診断回路２０と、を備
え、信号処理回路１０の少なくとも１つの外部出力端子
２の状態を、信号出力が可能な状態、及び、電位レベル
が固定され又はハイインピーダンス状態の信号出力が不
可能な状態のうちのいずれに設定するかを診断回路２０
の出力信号である二値信号の状態により制御するように
構成したものであり、ＭＯＳ型電界効果トランジスタ
（Ｑ1、Ｑ2、Ｑ3、Ｑ4）のゲート長の評価が、このゲー
ト電極の形成と同一工程で形成される、抵抗体ＲDOT、
ＲREFの抵抗値の評価により行なうようにしたものであ
る。
【００３２】半導体集積回路装置を構成するウェハーの
微小領域、例えばチップ内では、素子寸法の製造ばらつ
きの絶対値は同一であることが保障できる。従って、特
定のＭＯＳ型電界効果トランジスタのゲート電極及びこ
のゲート電極と同一製造工程で形成される抵抗体は同一
の細り、太りの影響を受ける。
微小領域、例えばチップ内では、素子寸法の製造ばらつ
きの絶対値は同一であることが保障できる。従って、特
定のＭＯＳ型電界効果トランジスタのゲート電極及びこ
のゲート電極と同一製造工程で形成される抵抗体は同一
の細り、太りの影響を受ける。
【００３３】例えば、幅０．５μｍ、長さ１０μｍの第
１の抵抗体と、幅５μｍ、長さ１００μｍの第２の抵抗
体が同一チップ内に存在し、抵抗体を形成する材料の素
子寸法が０．０５μｍ細くでき上った場合、第１の抵抗
体では抵抗値が１１％大きくなるのに対し、設計寸法通
りにでき上っている場合には、第１の抵抗体と同一の抵
抗値を有する第２の抵抗体の抵抗値は１％大きくなるに
留まる。
１の抵抗体と、幅５μｍ、長さ１００μｍの第２の抵抗
体が同一チップ内に存在し、抵抗体を形成する材料の素
子寸法が０．０５μｍ細くでき上った場合、第１の抵抗
体では抵抗値が１１％大きくなるのに対し、設計寸法通
りにでき上っている場合には、第１の抵抗体と同一の抵
抗値を有する第２の抵抗体の抵抗値は１％大きくなるに
留まる。
【００３４】従って、素子寸法上、製造ばらつきを受け
にくい素子を、基準素子として、素子特性を比較するこ
とにより、素子特性が所望の値になっているか否かを判
定することが可能となる。
にくい素子を、基準素子として、素子特性を比較するこ
とにより、素子特性が所望の値になっているか否かを判
定することが可能となる。
【００３５】また、図３を参照して、本発明の別の実施
の形態として、ＭＯＳ型電界効果トランジスタのゲート
長の評価を、信号処理回路１０のＭＯＳ型電界効果トラ
ンジスタのドレイン電流の評価を行う従来の診断回路２
０（図５（Ｂ）参照）と、信号処理回路１０のＭＯＳ型
電界効果トランジスタのゲート電極と同一工程で形成さ
れる基準用抵抗体と診断用抵抗体の抵抗値を評価する診
断回路２１と、を並用して行なうようにしてもよい。前
述したように、従来の診断回路２０は、信号処理回路１
０（図５（Ａ）参照）のＭＯＳ型電界効果トランジスタ
内の一つのＭＯＳ型電界効果トランジスタと同一寸法の
診断用ＭＯＳ型電界効果トランジスタＱ ＤＤＴ と、性能
比較の基準となる基準ＭＯＳ型電界効果トランジスタＱ
ＲＥＦ とを備え、診断用ＭＯＳ型電界効果トランジスタ
Ｑ ＤＤＴ のドレイン電流と基準ＭＯＳ型電界効果トラン
ジスタＱ ＲＥＦ のドレイン電流とを比較することで、診
断用ＭＯＳ型電界効果トランジスタＱ ＤＤＴ の特性を評
価する。ゲート長が規格外となる時の検出を、診断回路
２１及び診断回路２０で行なうと共に、ゲート長が規格
内でもゲート酸化膜厚、不純物添加量に異常が発生した
場合には、相互コンダクタンスの変化として診断回路２
０により検出することが可能となる。
の形態として、ＭＯＳ型電界効果トランジスタのゲート
長の評価を、信号処理回路１０のＭＯＳ型電界効果トラ
ンジスタのドレイン電流の評価を行う従来の診断回路２
０（図５（Ｂ）参照）と、信号処理回路１０のＭＯＳ型
電界効果トランジスタのゲート電極と同一工程で形成さ
れる基準用抵抗体と診断用抵抗体の抵抗値を評価する診
断回路２１と、を並用して行なうようにしてもよい。前
述したように、従来の診断回路２０は、信号処理回路１
０（図５（Ａ）参照）のＭＯＳ型電界効果トランジスタ
内の一つのＭＯＳ型電界効果トランジスタと同一寸法の
診断用ＭＯＳ型電界効果トランジスタＱ ＤＤＴ と、性能
比較の基準となる基準ＭＯＳ型電界効果トランジスタＱ
ＲＥＦ とを備え、診断用ＭＯＳ型電界効果トランジスタ
Ｑ ＤＤＴ のドレイン電流と基準ＭＯＳ型電界効果トラン
ジスタＱ ＲＥＦ のドレイン電流とを比較することで、診
断用ＭＯＳ型電界効果トランジスタＱ ＤＤＴ の特性を評
価する。ゲート長が規格外となる時の検出を、診断回路
２１及び診断回路２０で行なうと共に、ゲート長が規格
内でもゲート酸化膜厚、不純物添加量に異常が発生した
場合には、相互コンダクタンスの変化として診断回路２
０により検出することが可能となる。
【００３６】
【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、本発明の実施例を図面を参照して以下に説明
する。図１（Ａ）は本発明の第１の実施例の構成をブロ
ック図にて示したものであり、図１（Ｂ）は図１（Ａ）
中の診断回路２１の回路構成を示したものである。
明すべく、本発明の実施例を図面を参照して以下に説明
する。図１（Ａ）は本発明の第１の実施例の構成をブロ
ック図にて示したものであり、図１（Ｂ）は図１（Ａ）
中の診断回路２１の回路構成を示したものである。
【００３７】図１（Ａ）を参照すると、信号処理回路１
０は、図５に示した従来の半導体集積回路装置における
信号処理回路１０と同一の構成とされており、本実施例
は、診断回路２１の構成が、図５に示した診断回路２０
と相違している。即ち、図５に示した従来の半導体集積
回路装置では、トランジスタ特性の比較を行なうために
診断用トランジスタＱDDTと基準トランジスタＱREFとを
比較する構成とされたのに対し、本実施例では、診断用
抵抗ＲDDTと基準抵抗ＲREFとを比較することにより、同
様の効果を得るものである。
０は、図５に示した従来の半導体集積回路装置における
信号処理回路１０と同一の構成とされており、本実施例
は、診断回路２１の構成が、図５に示した診断回路２０
と相違している。即ち、図５に示した従来の半導体集積
回路装置では、トランジスタ特性の比較を行なうために
診断用トランジスタＱDDTと基準トランジスタＱREFとを
比較する構成とされたのに対し、本実施例では、診断用
抵抗ＲDDTと基準抵抗ＲREFとを比較することにより、同
様の効果を得るものである。
【００３８】次に、図１（Ｂ）を参照して、診断回路２
１の動作について説明する。
１の動作について説明する。
【００３９】診断回路２１は、比較回路を構成してお
り、その構成要素であるトランジスタＱ6A、Ｑ6B、
Ｑ7A、Ｑ7B、Ｑ8A、Ｑ8Bは、図５に示した半導体集積回
路装置における診断回路２０の構成と同一の構成とされ
ている。
り、その構成要素であるトランジスタＱ6A、Ｑ6B、
Ｑ7A、Ｑ7B、Ｑ8A、Ｑ8Bは、図５に示した半導体集積回
路装置における診断回路２０の構成と同一の構成とされ
ている。
【００４０】診断用抵抗ＲDDT及び基準抵抗ＲREFは、信
号処理回路１０及び診断回路２１を構成するトランジス
タＱ1、Ｑ2、…Ｑ6A、Ｑ6B、…のゲート電極を製造する
工程と同一工程で形成する。より詳細には、例えば、材
料としてはリンの添加された多結晶シリコンを用い、そ
の素子寸法を決定するフォトリソグラフィ工程、エッチ
ング工程は、ゲート電極形成の工程と同時に行なう。
号処理回路１０及び診断回路２１を構成するトランジス
タＱ1、Ｑ2、…Ｑ6A、Ｑ6B、…のゲート電極を製造する
工程と同一工程で形成する。より詳細には、例えば、材
料としてはリンの添加された多結晶シリコンを用い、そ
の素子寸法を決定するフォトリソグラフィ工程、エッチ
ング工程は、ゲート電極形成の工程と同時に行なう。
【００４１】また、診断用抵抗ＲDDTの幅は、信号処理
回路１０を構成するトランジスタＱ1〜Ｑ4のゲート長と
同一寸法に構成する。これにより、診断用抵抗ＲDDTの
幅の製造ばらつきによる変動は、トランジスタＱ1〜Ｑ4
のゲート長の製造ばらつきと同一となることが保証され
る。一方、基準抵抗ＲREFの幅は診断用抵抗ＲDDTの幅よ
り十分大きく設計し、製造ばらつきによる変動が無視で
きる程度に設計する。
回路１０を構成するトランジスタＱ1〜Ｑ4のゲート長と
同一寸法に構成する。これにより、診断用抵抗ＲDDTの
幅の製造ばらつきによる変動は、トランジスタＱ1〜Ｑ4
のゲート長の製造ばらつきと同一となることが保証され
る。一方、基準抵抗ＲREFの幅は診断用抵抗ＲDDTの幅よ
り十分大きく設計し、製造ばらつきによる変動が無視で
きる程度に設計する。
【００４２】図２に、診断用抵抗ＲDDTと基準抵抗ＲREF
の抵抗値の製造ばらつきによる変動の状況を示す。図２
において横軸は抵抗幅を、縦軸は抵抗値を示している。
ここで診断用抵抗ＲDDTの幅をｗ1、基準抵抗ＲREFの幅
をｗ2（ｗ2>>ｗ1、ｗ2はｗ1よりも大幅に大）とし、製
造ばらつきの量をΔｗとする。半導体集積回路装置円に
構成される抵抗体の抵抗値Ｒは次式（１）で表わされ
る。
の抵抗値の製造ばらつきによる変動の状況を示す。図２
において横軸は抵抗幅を、縦軸は抵抗値を示している。
ここで診断用抵抗ＲDDTの幅をｗ1、基準抵抗ＲREFの幅
をｗ2（ｗ2>>ｗ1、ｗ2はｗ1よりも大幅に大）とし、製
造ばらつきの量をΔｗとする。半導体集積回路装置円に
構成される抵抗体の抵抗値Ｒは次式（１）で表わされ
る。
【００４３】
【数１】
【００４４】ここで、ρは材料、例えばリンの添加され
たポリシリの比抵抗であり、ｌは抵抗の長さ、ｗは抵抗
の幅、ｔは抵抗の厚さをそれぞれ示している。上式
（１）から明らかなように、抵抗値Ｒは抵抗の幅ｗに反
比例する。即ち、図２に示すように、同一の製造ばらつ
き幅Δｗの影響下では、診断用抵抗ＲDDTはＲ1L〜Ｒ10
〜Ｒ1Hの大きな幅でその抵抗値が変化するのに対し、基
準抵抗ＲREFはＲ2L〜Ｒ20〜Ｒ2Hの小さな幅での変化に
留まる。
たポリシリの比抵抗であり、ｌは抵抗の長さ、ｗは抵抗
の幅、ｔは抵抗の厚さをそれぞれ示している。上式
（１）から明らかなように、抵抗値Ｒは抵抗の幅ｗに反
比例する。即ち、図２に示すように、同一の製造ばらつ
き幅Δｗの影響下では、診断用抵抗ＲDDTはＲ1L〜Ｒ10
〜Ｒ1Hの大きな幅でその抵抗値が変化するのに対し、基
準抵抗ＲREFはＲ2L〜Ｒ20〜Ｒ2Hの小さな幅での変化に
留まる。
【００４５】再び図１（Ｂ）を参照して、診断回路２１
の動作を説明する。ここで、図５に示した従来の半導体
集積回路装置と同様に、信号処理回路１０に用いるトラ
ンジスタのゲート長及び診断用抵抗ＲDDTの幅ｗ1を０．
５μｍとし、基準抵抗ＲREFの幅ｗ2を５．０μｍとし、
製造ばらつきにより０．０５μｍ以上の細りが発生した
場合に、比較回路として作用する診断回路２１は、その
出力を反転するよう回路を構成するものとする。即ち、
診断用抵抗ＲDDTが０．４５μｍ、基準抵抗が４．９５
μｍの時に、比較回路が平衡状態となるようにする。
の動作を説明する。ここで、図５に示した従来の半導体
集積回路装置と同様に、信号処理回路１０に用いるトラ
ンジスタのゲート長及び診断用抵抗ＲDDTの幅ｗ1を０．
５μｍとし、基準抵抗ＲREFの幅ｗ2を５．０μｍとし、
製造ばらつきにより０．０５μｍ以上の細りが発生した
場合に、比較回路として作用する診断回路２１は、その
出力を反転するよう回路を構成するものとする。即ち、
診断用抵抗ＲDDTが０．４５μｍ、基準抵抗が４．９５
μｍの時に、比較回路が平衡状態となるようにする。
【００４６】今、診断用抵抗ＲDDTの長さｌ1を１０μｍ
に設計すれば、抵抗体の比抵抗ρ、厚さｔが同一である
ことより、基準抵抗の長さｌ2は、次式（２）のように
設定すればよいことが判る。
に設計すれば、抵抗体の比抵抗ρ、厚さｔが同一である
ことより、基準抵抗の長さｌ2は、次式（２）のように
設定すればよいことが判る。
【００４７】
【数２】
【００４８】製造ばらつきがない状態では、診断用抵抗
ＲDDT（ｗ1＝０．５μｍ、ｌ1＝１０μｍ）は基準抵抗
ＲREF（ｗ2＝５．０μｍ、ｌ2＝１１０μｍ）の約９１
％の抵抗値を有する。従って、診断用抵抗ＲDDTに直列
に接続されるトランジスタＱ6Aのドレイン電流は基準抵
抗ＲREFに直列に接続されるトランジスタＱ6Bのドレイ
ン電流より大きな状態となっている。
ＲDDT（ｗ1＝０．５μｍ、ｌ1＝１０μｍ）は基準抵抗
ＲREF（ｗ2＝５．０μｍ、ｌ2＝１１０μｍ）の約９１
％の抵抗値を有する。従って、診断用抵抗ＲDDTに直列
に接続されるトランジスタＱ6Aのドレイン電流は基準抵
抗ＲREFに直列に接続されるトランジスタＱ6Bのドレイ
ン電流より大きな状態となっている。
【００４９】一方、製造ばらつきが発生し、設計寸法よ
り０．０５μｍを越える細りが発生した場合には、Ｒ
DDT＞ＲREFの関係が発生し、トランジスタＱ6A、Ｑ6Bの
ドレイン電流の大小関係が逆転するため、診断回路２１
の出力端子５の信号レベルは、前述の製造ばらつきのな
い状態から反転することとなる。
り０．０５μｍを越える細りが発生した場合には、Ｒ
DDT＞ＲREFの関係が発生し、トランジスタＱ6A、Ｑ6Bの
ドレイン電流の大小関係が逆転するため、診断回路２１
の出力端子５の信号レベルは、前述の製造ばらつきのな
い状態から反転することとなる。
【００５０】本実施例における回路動作の状況は、図５
に示した従来の半導体集積回路装置とほぼ同じではある
が、この従来の半導体集積回路装置では、ＭＯＳ型電界
効果トランジスタの相互コンダクタンスの比較を行なう
ため、回路定数、即ち基準トランジスタＱREFのゲート
長、ゲート幅の設定が煩雑である。これに対し、本実施
例に係る半導体集積回路装置では、非常に簡単に設計値
を求め得るという利点を有している。
に示した従来の半導体集積回路装置とほぼ同じではある
が、この従来の半導体集積回路装置では、ＭＯＳ型電界
効果トランジスタの相互コンダクタンスの比較を行なう
ため、回路定数、即ち基準トランジスタＱREFのゲート
長、ゲート幅の設定が煩雑である。これに対し、本実施
例に係る半導体集積回路装置では、非常に簡単に設計値
を求め得るという利点を有している。
【００５１】ＭＯＳ型電界効果トランジスタの相互コン
ダクタンスｇmは概略的に次式（３）で表わされる。
ダクタンスｇmは概略的に次式（３）で表わされる。
【００５２】
【数３】
【００５３】ここで、Ｋは定数、Ｌは実効のゲート長、
Ｗは実効のゲート幅、ＶGはゲート電極への印加電圧、
ＶTはＭＯＳトランジスタの閾値電圧を示す。
Ｗは実効のゲート幅、ＶGはゲート電極への印加電圧、
ＶTはＭＯＳトランジスタの閾値電圧を示す。
【００５４】ここで、問題となる点は、前述の如く、閾
値電圧ＶTは、ゲート長Ｌに対する依存性があるため、
図５に示した、診断用トランジスタＱDDTのゲート長、
ゲート幅を単純に所定倍に大きくして基準トランジスタ
ＱREFのゲート長、ゲート幅としても、診断用トランジ
スタＱDDTの相互コンダクタンスと基準トランジスタＱ
REFの相互コンダクタンスとが同一とならず、診断用ト
ランジスタＱDDTと基準トランジスタＱREFの閾値電圧Ｖ
Tの差等を加味して設計しなければならないことにあ
る。また、現実の回路設計では細かなデバイス性能の合
わせ込みを必要とするため、試作品を作った上でのカッ
ト・アンド・トライも必要になる。
値電圧ＶTは、ゲート長Ｌに対する依存性があるため、
図５に示した、診断用トランジスタＱDDTのゲート長、
ゲート幅を単純に所定倍に大きくして基準トランジスタ
ＱREFのゲート長、ゲート幅としても、診断用トランジ
スタＱDDTの相互コンダクタンスと基準トランジスタＱ
REFの相互コンダクタンスとが同一とならず、診断用ト
ランジスタＱDDTと基準トランジスタＱREFの閾値電圧Ｖ
Tの差等を加味して設計しなければならないことにあ
る。また、現実の回路設計では細かなデバイス性能の合
わせ込みを必要とするため、試作品を作った上でのカッ
ト・アンド・トライも必要になる。
【００５５】以上説明したように、本実施例において
は、診断回路２１は、ほぼ同一の抵抗値を有するように
抵抗の長さと抵抗の幅との比を近似させた２つの抵抗体
ＲDDT、ＲREFを比較回路の入力部に配し、抵抗体
ＲDDT、ＲREFの各抵抗の幅が製造ばらつきにより同一の
細りを生じ、抵抗幅の小さい抵抗体ＲDDTの抵抗値の変
化が抵抗幅の大きい抵抗体ＲREFの抵抗値の変化より大
きいことを利用して、抵抗体及びそれと同一の変化を示
すＭＯＳ型電界効果トランジスタのゲート長の変化幅を
検出するものである。
は、診断回路２１は、ほぼ同一の抵抗値を有するように
抵抗の長さと抵抗の幅との比を近似させた２つの抵抗体
ＲDDT、ＲREFを比較回路の入力部に配し、抵抗体
ＲDDT、ＲREFの各抵抗の幅が製造ばらつきにより同一の
細りを生じ、抵抗幅の小さい抵抗体ＲDDTの抵抗値の変
化が抵抗幅の大きい抵抗体ＲREFの抵抗値の変化より大
きいことを利用して、抵抗体及びそれと同一の変化を示
すＭＯＳ型電界効果トランジスタのゲート長の変化幅を
検出するものである。
【００５６】なお、診断回路２１に用いられるトランジ
スタＱ6A、Ｑ6B、Ｑ7A、Ｑ7B、Ｑ8A、Ｑ8Bの素子寸法
は、比較回路の特性ばらつきを低減するため、ゲート長
は３．０μｍ以上とすることが好ましい。
スタＱ6A、Ｑ6B、Ｑ7A、Ｑ7B、Ｑ8A、Ｑ8Bの素子寸法
は、比較回路の特性ばらつきを低減するため、ゲート長
は３．０μｍ以上とすることが好ましい。
【００５７】また本実施例では、基準抵抗ＲREFの幅を
診断用抵抗ＲDDTの幅の１０倍として説明を行なった
が、この倍率は規格管理を必要とする素子寸法とその製
造ばらつき幅より判断すべきである。すなわち、製造ば
らつき幅の規格を±１０％以下とする場合は、少なくと
も３倍以上、望ましくは５倍以上に設定する必要があ
る。更に、製造ばらつき幅の規格を±７％以下とする場
合には少なくとも５倍以上に設定する必要がある。
診断用抵抗ＲDDTの幅の１０倍として説明を行なった
が、この倍率は規格管理を必要とする素子寸法とその製
造ばらつき幅より判断すべきである。すなわち、製造ば
らつき幅の規格を±１０％以下とする場合は、少なくと
も３倍以上、望ましくは５倍以上に設定する必要があ
る。更に、製造ばらつき幅の規格を±７％以下とする場
合には少なくとも５倍以上に設定する必要がある。
【００５８】次に、本発明の第２の実施例について図３
を参照して説明する。同図において、信号処理回路１０
及び診断回路２１は、図１を参照して説明した前記第１
の実施例の構成と同一である。
を参照して説明する。同図において、信号処理回路１０
及び診断回路２１は、図１を参照して説明した前記第１
の実施例の構成と同一である。
【００５９】本実施例では、更に、図５（Ｂ）に示した
従来の診断回路２０（ＭＯＳ型電界効果トランジスタの
相互コンダクタンスの比較を行なう構成）を追加し、診
断回路２１の出力端子５１に発生する判定信号と、診断
回路２０の出力端子５２に発生する判定信号と、をＯＲ
回路３０の入力として受け、ＯＲ回路３０の出力信号に
より信号処理回路１０の外部出力端子２に出力される信
号の制御を行なうものである。
従来の診断回路２０（ＭＯＳ型電界効果トランジスタの
相互コンダクタンスの比較を行なう構成）を追加し、診
断回路２１の出力端子５１に発生する判定信号と、診断
回路２０の出力端子５２に発生する判定信号と、をＯＲ
回路３０の入力として受け、ＯＲ回路３０の出力信号に
より信号処理回路１０の外部出力端子２に出力される信
号の制御を行なうものである。
【００６０】ＭＯＳ型電界効果トランジスタの特性（閾
値電圧、相互コンダクタンス等）は製造ばらつきにより
変動し、その影響度合はゲート長のばらつきが主要素で
はあるが、他の要因としてのゲート酸化膜厚、ゲート領
域への閾値電圧制御用の不純物添加量も重要である。
値電圧、相互コンダクタンス等）は製造ばらつきにより
変動し、その影響度合はゲート長のばらつきが主要素で
はあるが、他の要因としてのゲート酸化膜厚、ゲート領
域への閾値電圧制御用の不純物添加量も重要である。
【００６１】従って、本実施例では、ゲート長が規格外
となる時の検出を、診断回路２１及び診断回路２０で行
なうと共に、ゲート長が規格内でもゲート酸化膜厚、不
純物添加量に異常が発生した場合には、相互コンダクタ
ンスの変化として診断回路２０により検出することが可
能となる。即ち、本実施例では、前記第１の実施例と比
較して、回路動作の信頼性を向上することができる。
となる時の検出を、診断回路２１及び診断回路２０で行
なうと共に、ゲート長が規格内でもゲート酸化膜厚、不
純物添加量に異常が発生した場合には、相互コンダクタ
ンスの変化として診断回路２０により検出することが可
能となる。即ち、本実施例では、前記第１の実施例と比
較して、回路動作の信頼性を向上することができる。
【００６２】
【発明の効果】以上説明したように、本実施例において
は、半導体集積回路装置内部に、この半導体集積回路装
置を構成するＭＯＳ型電界効果トランジスタのゲート長
を自己診断するための比較回路より成る診断回路を内蔵
したものであり、診断結果により半導体集積回路装置の
出力端子の状態に影響を与えて、その出力端子の出力可
否を制御するものであり、以下の効果を有する。
は、半導体集積回路装置内部に、この半導体集積回路装
置を構成するＭＯＳ型電界効果トランジスタのゲート長
を自己診断するための比較回路より成る診断回路を内蔵
したものであり、診断結果により半導体集積回路装置の
出力端子の状態に影響を与えて、その出力端子の出力可
否を制御するものであり、以下の効果を有する。
【００６３】第１の効果は、半導体集積回路装置の評価
が容易になることであり、これにより半導体集積回路装
置の原価を低減することができる。
が容易になることであり、これにより半導体集積回路装
置の原価を低減することができる。
【００６４】これは、本発明に係る半導体集積回路装置
は、アナログテスター等の高価な評価設備を必要とせ
ず、通常のデジタルテスターで検査できるためである。
は、アナログテスター等の高価な評価設備を必要とせ
ず、通常のデジタルテスターで検査できるためである。
【００６５】第２の効果は、半導体集積回路装置の外部
入出力端子数を不必要に増加させる必要がないことであ
る。
入出力端子数を不必要に増加させる必要がないことであ
る。
【００６６】これは、本発明においては、診断結果に応
じて半導体集積回路装置の外部出力端子の出力可否を決
定する構成としたことによる。
じて半導体集積回路装置の外部出力端子の出力可否を決
定する構成としたことによる。
【００６７】第３の効果は、製造ばらつき規格幅を容易
に回路素子寸法に反映できることであり、これにより半
導体集積回路装置の開発期間を短縮することができる。
に回路素子寸法に反映できることであり、これにより半
導体集積回路装置の開発期間を短縮することができる。
【００６８】これは、本発明においては、ゲート長の変
化を代替素子である抵抗体の幅の変化に置き換えて検出
するため、単純に抵抗値の変化をモニターすれば良いた
めである。
化を代替素子である抵抗体の幅の変化に置き換えて検出
するため、単純に抵抗値の変化をモニターすれば良いた
めである。
【図１】（Ａ）は本発明の第１の実施形態の構成を示す
ブロック図である。（Ｂ）は本発明の第１の実施形態に
おける診断回路の回路構成を示す図である。
ブロック図である。（Ｂ）は本発明の第１の実施形態に
おける診断回路の回路構成を示す図である。
【図２】本発明の実施例を説明するための図であり、抵
抗体の抵抗値特性を説明するための、抵抗幅−抵抗値特
性図である。
抗体の抵抗値特性を説明するための、抵抗幅−抵抗値特
性図である。
【図３】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図４】従来の半導体集積回路装置の回路構成の一例を
示す図である。
示す図である。
【図５】従来の半導体集積回路装置の構成を示す図であ
り、（Ａ）はブロック図、（Ｂ）は診断回路の回路構成
を示す図である。
り、（Ａ）はブロック図、（Ｂ）は診断回路の回路構成
を示す図である。
【図６】ＭＯＳトランジスタの特性を説明するための、
ゲート長−閾値電圧特性図である。
ゲート長−閾値電圧特性図である。
１ 入力端子 ２ 出力端子 ３Ａ、３Ｂ 出力端子 ４ 高位電源線 ５、５１、５２ 出力端子 ６ インバータ １０ 信号処理回路 ２０、２１ 診断回路 ３０ ＯＲ回路 ＲDDT 診断用抵抗 ＲREF 基準抵抗 ＱDDT 診断用トランジスタ ＱREF 基準トランジスタ
Claims (9)
- 【請求項１】外部から入力される信号を処理しその処理
結果の信号を出力端子を介して外部に出力する信号処理
回路と、 前記信号処理回路に用いられる半導体デバイスの特性の
良否を評価し、その評価結果を二値信号に変換して出力
する診断回路と、 を同一チップ上に備え、 前記信号処理回路の少なくとも１つの出力信号の出力端
子からの出力許可／禁止を前記診断回路の出力信号の状
態によって制御する半導体集積回路装置において、 前記診断回路が、前記半導体デバイスの特性の評価を、
前記半導体デバイスの形成工程において形成した抵抗体
の抵抗値を評価することで行なうようにしたことを特徴
とする自己診断機能を有する半導体集積回路装置。 - 【請求項２】前記半導体デバイスがＭＯＳ型電界効果ト
ランジスタからなり、前記診断回路が、半導体デバイス
の特性の評価として、ＭＯＳ型電界効果トランジスタの
ゲート電極の形成工程と同一工程で形成される基準用抵
抗と診断用抵抗との抵抗値を比較評価して、該ＭＯＳ型
電界効果トランジスタのゲート長の大小を評価すること
を特徴とする請求項１記載の自己診断機能を有する半導
体集積回路装置。 - 【請求項３】前記半導体デバイスがＭＯＳ型電界効果ト
ランジスタからなり、前記診断回路が、前記半導体デバ
イスの特性の評価として、所定の幅の基準用抵抗と、評
価対象のＭＯＳ型電界効果トランジスタのゲート長と略
同一幅の診断用抵抗と、にそれぞれ流れる電流を比較し
て、該ＭＯＳ型電界効果トランジスタのゲート長の大小
を評価することを特徴とする請求項１記載の自己診断機
能を有する半導体集積回路装置。 - 【請求項４】外部から入力される信号を処理しその処理
結果の信号を出力端子を介して外部に出力する信号処理
回路と、 前記信号処理回路に用いられるＭＯＳ型電界効果トラン
ジスタのゲート長の大小を評価し、その評価結果を二値
信号に変換して出力する診断回路と、 を同一チップ上に備え、 前記信号処理回路の少なくとも１つの出力端子の状態
を、前記処理結果の信号が出力可能な状態及び、電位レ
ベルが固定され又はハイインピーダンス状態にされて前
記処理結果の信号が出力不能な状態のいずれかに前記診
断回路の出力信号である前記二値信号の状態によって制
御する半導体集積回路装置において、 前記ＭＯＳ型電界効果トランジスタのゲート長の評価
が、前記ＭＯＳ型電界効果トランジスタのゲート電極を
形成する工程と同一工程で形成される抵抗体の抵抗値を
評価することで行なうようにしたことを特徴とする自己
診断機能を有する半導体集積回路装置。 - 【請求項５】請求項４記載の半導体集積回路装置におい
て、前記信号処理回路のＭＯＳ型電界効果トランジスタの内
の一つのＭＯＳ型電界効果トランジスタと同一寸法の診
断用ＭＯＳ型電界効果トランジスタと、性能比較の基準
となる基準ＭＯＳ型電界効果トランジスタとを備え、前
記診断用ＭＯＳ型電界効果トランジスタのドレイン電流
と前記基準ＭＯＳ型電界効果トランジスタのドレイン電
流とを比較することによって前記診断用ＭＯＳ型電界効
果トランジスタの特性の良否を評価する回路をさらに備
え、 前記信号処理回路の 前記ＭＯＳ型電界効果トランジスタ
のゲート長の評価が、前記診断用 ＭＯＳ型電界効果トランジスタの特性の評価
と、前記信号処理回路の前記ＭＯＳ型電界効果トランジ
スタのゲート電極の形成工程と同一の工程で形成される
基準用抵抗体と診断用抵抗体の抵抗値の評価と、を並用
して行われることを特徴とする自己診断機能を有する半
導体集積回路装置。 - 【請求項６】請求項４又は５記載の半導体集積回路装置
において、 前記抵抗体の評価は、２本の抵抗体の抵抗値を比較する
ことにより行なわれ、一方の抵抗体は前記ＭＯＳ型電界
効果トランジスタのゲート長と同一幅に構成され、 比較の基準となる他方の抵抗体は、前記一方の抵抗体の
幅よりも大きな幅を有することを特徴とする自己診断機
能を有する半導体集積回路装置。 - 【請求項７】請求項６記載の半導体集積回路装置におい
て、 前記一方の抵抗体の幅と長さとの比と、前記他方の抵抗
体の幅と長さとの比がほぼ同一に設計されることを特徴
とする自己診断機能を有する半導体集積回路装置。 - 【請求項８】請求項７記載の半導体集積回路装置におい
て、 前記他方の抵抗体の幅が前記一方の抵抗体幅の予め定め
た所定倍以上に設定されることを特徴とする自己診断機
能を有する半導体集積回路装置。 - 【請求項９】請求項７記載の半導体集積回路装置におい
て、 前記他方の抵抗体の幅が前記一方の抵抗体幅の３倍以上
に設定されることを特徴とする自己診断機能を有する半
導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087201A JP3011095B2 (ja) | 1996-03-15 | 1996-03-15 | 自己診断機能を有する半導体集積回路装置 |
| US08/788,444 US5917333A (en) | 1996-03-15 | 1997-01-28 | Semiconductor integrated circuit device with diagnostic circuit using resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087201A JP3011095B2 (ja) | 1996-03-15 | 1996-03-15 | 自己診断機能を有する半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09251059A JPH09251059A (ja) | 1997-09-22 |
| JP3011095B2 true JP3011095B2 (ja) | 2000-02-21 |
Family
ID=13908371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087201A Expired - Fee Related JP3011095B2 (ja) | 1996-03-15 | 1996-03-15 | 自己診断機能を有する半導体集積回路装置 |
Country Status (2)
| Country | Link |
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| US (1) | US5917333A (ja) |
| JP (1) | JP3011095B2 (ja) |
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| US6373266B1 (en) * | 2000-03-31 | 2002-04-16 | Agere Systems Guardian Corp. | Apparatus and method for determining process width variations in integrated circuits |
| JP2004205301A (ja) * | 2002-12-25 | 2004-07-22 | Nec Corp | 評価装置及びそれに用いる回路設計方法 |
| US10476502B2 (en) * | 2017-04-28 | 2019-11-12 | Cirrus Logic, Inc. | Control of switches in a variable impedance element |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3761711D1 (de) * | 1986-05-14 | 1990-03-15 | American Telephone & Telegraph | Integrierte schaltung mit anzeige der kanallaenge. |
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| JP3017871B2 (ja) * | 1991-01-02 | 2000-03-13 | テキサス インスツルメンツ インコーポレイテツド | Ｉｃデバイスに対するチップ上のバラツキ検知回路 |
| US5332973A (en) * | 1992-05-01 | 1994-07-26 | The University Of Manitoba | Built-in fault testing of integrated circuits |
| JPH0794683A (ja) * | 1993-09-27 | 1995-04-07 | Nec Corp | 自己診断機能を有する半導体集積回路装置 |
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- 1996-03-15 JP JP8087201A patent/JP3011095B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-28 US US08/788,444 patent/US5917333A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5917333A (en) | 1999-06-29 |
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