JP2001060608A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001060608A JP2001060608A JP11232684A JP23268499A JP2001060608A JP 2001060608 A JP2001060608 A JP 2001060608A JP 11232684 A JP11232684 A JP 11232684A JP 23268499 A JP23268499 A JP 23268499A JP 2001060608 A JP2001060608 A JP 2001060608A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのゲート長を正確に見積
もる。 【解決手段】 ゲート長の異なるＭＯＳトランジスタ
３，４に電流を流し、そのトランジスタ３，４の閾値電
圧の差dＶtを測定する。
もる。 【解決手段】 ゲート長の異なるＭＯＳトランジスタ
３，４に電流を流し、そのトランジスタ３，４の閾値電
圧の差dＶtを測定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タのゲート長のより正確な見積もりを可能にした半導体
装置に関するものである。
タのゲート長のより正確な見積もりを可能にした半導体
装置に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタのゲート長
は、モニターパターン（チェックトランジスタ）を準備
し、そのゲート長Ｌの物理寸法を測長ＳＥＭ等で工程中
に測定している。
は、モニターパターン（チェックトランジスタ）を準備
し、そのゲート長Ｌの物理寸法を測長ＳＥＭ等で工程中
に測定している。
【０００３】上述した測定方法では、昨今のゲート長の
微細化に伴って測長精度がとれず、局所的な測定である
ため、ゲート形状の影響や測定の仕方などにより、±
０．０１μｍ程度の誤差が生じ、正確なゲート長を把握
することが不可能である。
微細化に伴って測長精度がとれず、局所的な測定である
ため、ゲート形状の影響や測定の仕方などにより、±
０．０１μｍ程度の誤差が生じ、正確なゲート長を把握
することが不可能である。
【０００４】また上述した測定方法は、パターン間差を
調べるには便利であるが、全チップ・全数測定など多数
の測定を行いたい場合は、工程中に測定するため、時間
的にも厳しく、かつゴミなどの付着する可能性が高く不
向きのものである。
調べるには便利であるが、全チップ・全数測定など多数
の測定を行いたい場合は、工程中に測定するため、時間
的にも厳しく、かつゴミなどの付着する可能性が高く不
向きのものである。
【０００５】このような物理寸法の測定に比べて、より
精度が高い電気的特性を利用した図３に示すゲート長の
測定方法が考えられる。
精度が高い電気的特性を利用した図３に示すゲート長の
測定方法が考えられる。
【０００６】図３に示すゲート長の測定方法は、単体の
ＭＯＳトランジスタ１２に電流Ｉｏが流れ始めるゲート
電圧Ｖｇ＝Ｖｔとし、先に同じ条件で製造したＭＯＳト
ランジスタの測定により得られた図２に示すＶｔ−Ｌ特
性１１からゲート長を求めるようになっている。
ＭＯＳトランジスタ１２に電流Ｉｏが流れ始めるゲート
電圧Ｖｇ＝Ｖｔとし、先に同じ条件で製造したＭＯＳト
ランジスタの測定により得られた図２に示すＶｔ−Ｌ特
性１１からゲート長を求めるようになっている。
【０００７】すなわち、図３に示すＭＯＳトランジスタ
１２のドレインに、電流Ｉｏ（例えば１μＡ）が流れた
場合におけるゲート・ソース間の電位差Ｖｔを測定し、
すでに存在する図２のＶｔ−Ｌ（Ｖｔ：ゲート電圧，
Ｌ：ゲート長）特性１１に基づいて、ＭＯＳトランジス
タ１２のゲート長を見積もるようになっている。
１２のドレインに、電流Ｉｏ（例えば１μＡ）が流れた
場合におけるゲート・ソース間の電位差Ｖｔを測定し、
すでに存在する図２のＶｔ−Ｌ（Ｖｔ：ゲート電圧，
Ｌ：ゲート長）特性１１に基づいて、ＭＯＳトランジス
タ１２のゲート長を見積もるようになっている。
【０００８】
【発明が解決しようとする課題】しかしながら、図３に
示すゲート長の測定方法では、測定したＭＯＳトランジ
スタ１２のゲート電圧Ｖｔがゲート長Ｌに相当するもの
ではなく、図２に示す特性１０のようにチャージなどの
要因によりシフトしてしまった場合、見積もったゲート
長の値が実際のゲート長Ｌとずれてしまうという問題が
ある。
示すゲート長の測定方法では、測定したＭＯＳトランジ
スタ１２のゲート電圧Ｖｔがゲート長Ｌに相当するもの
ではなく、図２に示す特性１０のようにチャージなどの
要因によりシフトしてしまった場合、見積もったゲート
長の値が実際のゲート長Ｌとずれてしまうという問題が
ある。
【０００９】次に、その理由について説明する。ＭＯＳ
トラジスタの基本特性の一つであるゲート電圧Ｖｔに影
響を与える要因として、ゲート長Ｌのほかに、ゲート酸
化膜厚及び基板表面濃度、ゲート酸化膜とシリコン基板
との界面の電荷、酸化膜中の電荷の存在などがある。
トラジスタの基本特性の一つであるゲート電圧Ｖｔに影
響を与える要因として、ゲート長Ｌのほかに、ゲート酸
化膜厚及び基板表面濃度、ゲート酸化膜とシリコン基板
との界面の電荷、酸化膜中の電荷の存在などがある。
【００１０】これまでは、ゲート酸化膜中や界面に存在
する電荷の変動による影響がゲート電圧Ｖｔの値に対し
て小さかったため、ゲート酸化膜厚及び基板表面濃度を
その形成工程の精度を高くすれば、ゲート電圧Ｖｔから
ゲート長Ｌを推測することが可能であると考えられてい
る。
する電荷の変動による影響がゲート電圧Ｖｔの値に対し
て小さかったため、ゲート酸化膜厚及び基板表面濃度を
その形成工程の精度を高くすれば、ゲート電圧Ｖｔから
ゲート長Ｌを推測することが可能であると考えられてい
る。
【００１１】しかし、最近ではゲート電圧Ｖｔの値が低
くなり、ゲート酸化膜中や界面に存在する電荷のチャー
ジなど、ゲート酸化膜厚や基板表面濃度以外の要因の変
動によるゲート電圧Ｖｔのシフトが無視できなくなって
きている。
くなり、ゲート酸化膜中や界面に存在する電荷のチャー
ジなど、ゲート酸化膜厚や基板表面濃度以外の要因の変
動によるゲート電圧Ｖｔのシフトが無視できなくなって
きている。
【００１２】上述した電荷のチャージ変動は、製造工程
内の様々な状況で起こり得るため、ゲート酸化膜厚や基
板表面濃度とは異なり、その制御は困難である。
内の様々な状況で起こり得るため、ゲート酸化膜厚や基
板表面濃度とは異なり、その制御は困難である。
【００１３】したがって、電荷のチャージ等の影響によ
り、ゲート電圧Ｖｔがシフトしてしまうことが十分あり
得る。
り、ゲート電圧Ｖｔがシフトしてしまうことが十分あり
得る。
【００１４】したがって、図２に示す特性１０の基礎を
なすゲート電圧Ｖｔがシフトした場合、そのシフトした
ゲート電圧Ｖｔを、ゲート酸化膜厚及び基板表面濃度を
同一とした他のＭＯＳトランジスタの測定により得られ
た図２に示すＶｔ−Ｌ特性１１に当て嵌めることによ
り、ゲート長を見積もると、その見積もった値は実際の
ゲート長Ｌとずれてしまうためである。
なすゲート電圧Ｖｔがシフトした場合、そのシフトした
ゲート電圧Ｖｔを、ゲート酸化膜厚及び基板表面濃度を
同一とした他のＭＯＳトランジスタの測定により得られ
た図２に示すＶｔ−Ｌ特性１１に当て嵌めることによ
り、ゲート長を見積もると、その見積もった値は実際の
ゲート長Ｌとずれてしまうためである。
【００１５】本発明の目的は、ＭＯＳトランジスタのゲ
ート長のより正確な見積もりを可能にした半導体装置を
提供することにある。
ート長のより正確な見積もりを可能にした半導体装置を
提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ゲート長の異なるＭＯ
Ｓトランジスタを組み合わせた測定パターンを用いて閾
値電圧の差を得るものである。
め、本発明に係る半導体装置は、ゲート長の異なるＭＯ
Ｓトランジスタを組み合わせた測定パターンを用いて閾
値電圧の差を得るものである。
【００１７】また、本発明に係る半導体装置は、ゲート
長の異なるＭＯＳトランジスタに電流を流し、そのトラ
ンジスタの閾値電圧の差を測定するチェックパターンを
有するものである。
長の異なるＭＯＳトランジスタに電流を流し、そのトラ
ンジスタの閾値電圧の差を測定するチェックパターンを
有するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１９】図１は、本発明の一実施形態に係る半導体
装置を示す構成図である。
装置を示す構成図である。
【００２０】図に示す本発明に係る半導体装置は基本的
構成として、ＭＯＳトランジスタのゲート長を求める際
に、工程中での物理的な寸法測定や、単体のＭＯＳトラ
ンジスタの測定から得られる電気的特性（ゲート電圧）
Ｖｔからの見積もりではなく、ゲート長の異なるＭＯＳ
トランジスタを組み合わせた測定パターンより得られる
閾値電圧dＶｔを用いることにより、より正確なゲート
長の見積もりを可能としたことを特徴とするものであ
る。
構成として、ＭＯＳトランジスタのゲート長を求める際
に、工程中での物理的な寸法測定や、単体のＭＯＳトラ
ンジスタの測定から得られる電気的特性（ゲート電圧）
Ｖｔからの見積もりではなく、ゲート長の異なるＭＯＳ
トランジスタを組み合わせた測定パターンより得られる
閾値電圧dＶｔを用いることにより、より正確なゲート
長の見積もりを可能としたことを特徴とするものであ
る。
【００２１】次に、本発明に係る半導体装置について具
体例を用いて説明する。図１に示す本発明の一実施形態
に係る半導体装置は、カレントミラー回路を構成するＰ
ＭＯＳトランジスタ１，２の組を有している。
体例を用いて説明する。図１に示す本発明の一実施形態
に係る半導体装置は、カレントミラー回路を構成するＰ
ＭＯＳトランジスタ１，２の組を有している。
【００２２】カレントミラー回路は、組をなすＰＭＯＳ
トランジスタ１，２のソースＳ及びゲートＧをそれぞれ
共通にし、一方のＰＭＯＳトランジスタ１（又は２）の
ゲートＧとドレインＤを接続して構成されている。
トランジスタ１，２のソースＳ及びゲートＧをそれぞれ
共通にし、一方のＰＭＯＳトランジスタ１（又は２）の
ゲートＧとドレインＤを接続して構成されている。
【００２３】さらに、カレントミラー回路を構成する２
つのＰＭＯＳトランジスタ１，２のゲート長は、同じ長
さに設定されている。
つのＰＭＯＳトランジスタ１，２のゲート長は、同じ長
さに設定されている。
【００２４】さらに、カレントミラー回路を構成する２
つのＰＭＯＳトランジスタ１，２のうち、一方のＰＭＯ
Ｓトランジスタ１のドレイン側には、ゲート長をＬに設
定したＮＭＯＳトランジスタ３を、他方のＰＭＯＳトラ
ンジスタ２のドレイン側にはゲート長を（Ｌ＋dＬ）に
設定したＮＭＯＳトランジスタ４をそれぞれ直列に接続
している。
つのＰＭＯＳトランジスタ１，２のうち、一方のＰＭＯ
Ｓトランジスタ１のドレイン側には、ゲート長をＬに設
定したＮＭＯＳトランジスタ３を、他方のＰＭＯＳトラ
ンジスタ２のドレイン側にはゲート長を（Ｌ＋dＬ）に
設定したＮＭＯＳトランジスタ４をそれぞれ直列に接続
している。
【００２５】具体的には、２つのＮＭＯＳトランジスタ
３，４のゲートＧは、それぞれのドレインＤと同電位と
し、２つのＮＭＯＳトランジスタ３，４のソースＳを共
通にし、ＰＭＯＳトランジスタ１，２とＮＭＯＳトラン
ジスタ３，４のソースＳに電源端子５，６、２つのＮＭ
ＯＳトランジスタ３，４のドレインＤに出力端子７，８
をそれぞれ有する構成としている。
３，４のゲートＧは、それぞれのドレインＤと同電位と
し、２つのＮＭＯＳトランジスタ３，４のソースＳを共
通にし、ＰＭＯＳトランジスタ１，２とＮＭＯＳトラン
ジスタ３，４のソースＳに電源端子５，６、２つのＮＭ
ＯＳトランジスタ３，４のドレインＤに出力端子７，８
をそれぞれ有する構成としている。
【００２６】次に、本発明の一実施形態の動作について
説明する。
説明する。
【００２７】通常の閾値電圧（ゲート電圧）Ｖｔの測定
時に流す電流Ｉｏ（例えば１μＡ）の２倍の電流２Ｉｏ
（例えば２μＡ）を２つのＰＭＯＳトランジスタ１，２
のソース側５から供給して、ゲート長の異なる２つのＮ
ＭＯＳトランジスタ３，４のそれぞれに電流Ｉｏ（例え
ば１μＡ）を流し、２つのＮＭＯＳトランジスタ３，４
のそれぞれのドレイン側につないだ出力端子７，８間の
電位差dＶｔを測定する。
時に流す電流Ｉｏ（例えば１μＡ）の２倍の電流２Ｉｏ
（例えば２μＡ）を２つのＰＭＯＳトランジスタ１，２
のソース側５から供給して、ゲート長の異なる２つのＮ
ＭＯＳトランジスタ３，４のそれぞれに電流Ｉｏ（例え
ば１μＡ）を流し、２つのＮＭＯＳトランジスタ３，４
のそれぞれのドレイン側につないだ出力端子７，８間の
電位差dＶｔを測定する。
【００２８】その得られた電位差ｄＶｔの値を、予め調
べておいた図２に示すdＶt−Ｌ特性９に当て嵌めること
により、ＰＭＯＳトランジスタ１，２のゲート長を見積
もる。
べておいた図２に示すdＶt−Ｌ特性９に当て嵌めること
により、ＰＭＯＳトランジスタ１，２のゲート長を見積
もる。
【００２９】次に、本発明の一実施形態において、ＭＯ
Ｓトランジスタのゲート長のより正確な見積もりが可能
となる理由について説明する。
Ｓトランジスタのゲート長のより正確な見積もりが可能
となる理由について説明する。
【００３０】図１に示した回路構成より得られる電位差
dＶｔをモニターとして用いると、ゲート長以外は同じ
構造をもち、かつ、同じ工程を経てきたトランジスタ
３，４同士の閾値電圧の差を監視しているため、電荷チ
ャージ等の影響により、ゲート電圧Ｖｔがシフトしてい
ても、この二つのトランジスタ３，４の受けた影響は同
程度であると考えられるため、その閾値電圧の差を検知
することにより、そのシフト分の影響を取り除くことが
できる。
dＶｔをモニターとして用いると、ゲート長以外は同じ
構造をもち、かつ、同じ工程を経てきたトランジスタ
３，４同士の閾値電圧の差を監視しているため、電荷チ
ャージ等の影響により、ゲート電圧Ｖｔがシフトしてい
ても、この二つのトランジスタ３，４の受けた影響は同
程度であると考えられるため、その閾値電圧の差を検知
することにより、そのシフト分の影響を取り除くことが
できる。
【００３１】したがって、図２に示すdＶt−Ｌ特性９を
もとに、より正確にゲート長を見積もることができる。
もとに、より正確にゲート長を見積もることができる。
【００３２】
【発明の効果】以上のように本発明によれば、同じ工程
を経てきたトランジスタ同士の閾値電圧の差をモニター
するため、ＭＯＳトランジスタのゲート長のより正確な
見積もりを行うことができる。
を経てきたトランジスタ同士の閾値電圧の差をモニター
するため、ＭＯＳトランジスタのゲート長のより正確な
見積もりを行うことができる。
【００３３】したがって、ゲート長のより正確な見積も
りに基づいて、電気的特性とゲート長との関係がより明
確になり、それをフィードバックすることにより、より
性能ばらつきの少ないＬＳＩの製造を行うことができ
る。
りに基づいて、電気的特性とゲート長との関係がより明
確になり、それをフィードバックすることにより、より
性能ばらつきの少ないＬＳＩの製造を行うことができ
る。
【図１】本発明の一実施形態に係る半導体装置を示す構
成図である。
成図である。
【図２】本発明の一実施形態と従来例との動作を説明す
るための特性図である。
るための特性図である。
【図３】従来例に係る半導体装置を示す構成図である。
１，２，３，４ トランジスタ
Claims (2)
- 【請求項１】 ゲート長の異なるＭＯＳトランジスタを
組み合わせた測定パターンを用いて閾値電圧の差を得る
ことを特徴とする半導体装置。 - 【請求項２】 ゲート長の異なるＭＯＳトランジスタに
電流を流し、そのトランジスタの閾値電圧の差を測定す
るチェックパターンを有することを特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232684A JP2001060608A (ja) | 1999-08-19 | 1999-08-19 | 半導体装置 |
| US09/641,729 US6476414B1 (en) | 1999-08-19 | 2000-08-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232684A JP2001060608A (ja) | 1999-08-19 | 1999-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060608A true JP2001060608A (ja) | 2001-03-06 |
Family
ID=16943181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11232684A Pending JP2001060608A (ja) | 1999-08-19 | 1999-08-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6476414B1 (ja) |
| JP (1) | JP2001060608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239163B1 (en) * | 2004-06-23 | 2007-07-03 | Ridgetop Group, Inc. | Die-level process monitor and method |
| US20070263472A1 (en) * | 2006-05-11 | 2007-11-15 | Anderson Brent A | Process environment variation evaluation |
| US9640228B2 (en) * | 2014-12-12 | 2017-05-02 | Globalfoundries Inc. | CMOS device with reading circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359296A (en) * | 1993-09-10 | 1994-10-25 | Motorola Inc. | Self-biased cascode current mirror having high voltage swing and low power consumption |
| JP2783241B2 (ja) * | 1996-02-20 | 1998-08-06 | 日本電気株式会社 | 発光素子駆動回路 |
| JP3011095B2 (ja) | 1996-03-15 | 2000-02-21 | 日本電気株式会社 | 自己診断機能を有する半導体集積回路装置 |
| US5966005A (en) * | 1997-12-18 | 1999-10-12 | Asahi Corporation | Low voltage self cascode current mirror |
-
1999
- 1999-08-19 JP JP11232684A patent/JP2001060608A/ja active Pending
-
2000
- 2000-08-21 US US09/641,729 patent/US6476414B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
| US7342408B2 (en) | 2003-08-04 | 2008-03-11 | Samsung Electronics Co., Ltd | Semiconductor test device using leakage current and compensation system of leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
| US6476414B1 (en) | 2002-11-05 |
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