JPH02140947A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02140947A JPH02140947A JP63295012A JP29501288A JPH02140947A JP H02140947 A JPH02140947 A JP H02140947A JP 63295012 A JP63295012 A JP 63295012A JP 29501288 A JP29501288 A JP 29501288A JP H02140947 A JPH02140947 A JP H02140947A
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- JP
- Japan
- Prior art keywords
- transistor
- terminal
- turned
- voltage
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にトランジスタ特性測
定用被測定トランジスタ（以下チエツクＴｒと略す）を
有する半導体装置に関する。
定用被測定トランジスタ（以下チエツクＴｒと略す）を
有する半導体装置に関する。
従来、この種の半導体装置は、チップ上にチエツクＴｒ
を有し、トランジスタ特性を測定する為に測定機の探針
を直接チエツクＴｒに立てて測定するか、発振器を内蔵
している半導体装置であれば、発振器内の増幅器の特性
を測定するという方法をとっていた。
を有し、トランジスタ特性を測定する為に測定機の探針
を直接チエツクＴｒに立てて測定するか、発振器を内蔵
している半導体装置であれば、発振器内の増幅器の特性
を測定するという方法をとっていた。
上述した従来の半導体装置はチエツクＴｒに探針を立て
る方法の場合、その作業の効率が悪くチップを組み立て
た後では、パッケージを開封しないと測定ができないと
いう欠点があり、発振器の増幅器の特性を測定する方法
では、フィードパ、り抵抗等の付加回路があり、増幅器
を構成するトランジスタの寸法がチエツクＴｒの寸法と
異なることもあり、正確な測定ができないという欠点が
ある。
る方法の場合、その作業の効率が悪くチップを組み立て
た後では、パッケージを開封しないと測定ができないと
いう欠点があり、発振器の増幅器の特性を測定する方法
では、フィードパ、り抵抗等の付加回路があり、増幅器
を構成するトランジスタの寸法がチエツクＴｒの寸法と
異なることもあり、正確な測定ができないという欠点が
ある。
本発明の半導体装置は、第１の外部端子と基準電位の間
に接続される第１のトランジスタと、第２の外部端子と
第１トランジスタのゲートの間に接続される第２トラン
ジスタと、第１のトランジスタのゲートと基準電位の間
に接続される第３のトランジスタと、第２のトランジス
タと第３のトランジスタのどちらか一方をＯＮさせる手
段を有している。
に接続される第１のトランジスタと、第２の外部端子と
第１トランジスタのゲートの間に接続される第２トラン
ジスタと、第１のトランジスタのゲートと基準電位の間
に接続される第３のトランジスタと、第２のトランジス
タと第３のトランジスタのどちらか一方をＯＮさせる手
段を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。半導体装置１はチエ
ツクトランジスタＴｒｌＯと出力端子０１０゜０１１を
有している。
ツクトランジスタＴｒｌＯと出力端子０１０゜０１１を
有している。
Ｔｒ１０〜１２はＮｃｈＭＯ８型トランジスタ、Ｂｕｆ
ｌＯ〜１１は３ステートの出力バッファ、ＩＮＶＩはイ
ンバータ、ＴＥＳＴはテスト用信号である。
ｌＯ〜１１は３ステートの出力バッファ、ＩＮＶＩはイ
ンバータ、ＴＥＳＴはテスト用信号である。
ＴＥＳＴが“Ｏ”の通常状態では、ＢｕｆｌＯ〜１１は
オンになり、出力端子０１０〜１１は出力状態になって
いる。この時インバータＩＮＶＩは“１”になり、Ｎｃ
ｈＭＯ８型トランジスタＴｒｌｌはオン、’］’ｒ１２
はオフになり、チエツクトランジスタＴｒｌＯのゲート
電圧はグランドレベルになり、チエツクトランジスタＴ
ｒｉｏはオフし、出力バッファの動作には影響を与えな
い。
オンになり、出力端子０１０〜１１は出力状態になって
いる。この時インバータＩＮＶＩは“１”になり、Ｎｃ
ｈＭＯ８型トランジスタＴｒｌｌはオン、’］’ｒ１２
はオフになり、チエツクトランジスタＴｒｌＯのゲート
電圧はグランドレベルになり、チエツクトランジスタＴ
ｒｉｏはオフし、出力バッファの動作には影響を与えな
い。
テスト用信号ＴＥＳＴが“１″になり、トランジスタ特
性測定モードになると、出力バッファＢｕｔ１０〜１１
はオフしＨｉ−Ｚになる。インバータＩＮＶＩは“０″
になり、ＮｃｈＭＯ３型トランジスタＴｒｌｌはオフｒ
Ｔ ｒ １２はオンになり、チエツクトランジスタＴ
ｒｉｏのゲートには端子０１１から入力された電圧が印
加される。この時端子０１０に電圧を印加し、端子０１
１の電圧を変化させた時に端子０１０よりチエツクトラ
ンジスタＴｒｌＯに流れ込む電流を測定することにより
、チエツクトランジスタＴｒｌＯのスレッシＢルドレベ
ルが測定できる。
性測定モードになると、出力バッファＢｕｔ１０〜１１
はオフしＨｉ−Ｚになる。インバータＩＮＶＩは“０″
になり、ＮｃｈＭＯ３型トランジスタＴｒｌｌはオフｒ
Ｔ ｒ １２はオンになり、チエツクトランジスタＴ
ｒｉｏのゲートには端子０１１から入力された電圧が印
加される。この時端子０１０に電圧を印加し、端子０１
１の電圧を変化させた時に端子０１０よりチエツクトラ
ンジスタＴｒｌＯに流れ込む電流を測定することにより
、チエツクトランジスタＴｒｌＯのスレッシＢルドレベ
ルが測定できる。
第２図は本発明の第２の実施例を示す回路図である。
Ｔｒ２０〜２２はＰｃｈＭＯ８型トランジスタ、Ｂｕｆ
２０〜２１は出力バッファ、ＩＮＶ２はインバータ、Ｔ
ＥＳＴはテスト用信号である。
２０〜２１は出力バッファ、ＩＮＶ２はインバータ、Ｔ
ＥＳＴはテスト用信号である。
テスト用信号ＴＥＳＴが“０″の時チエツクＴ「のゲー
ト電圧はｖｏ。レベルとなり、他の動作は第１の実施例
と同じである。第１の実施例ではＮｃｈトランジスタの
特性が測定でき、第２の実施例ではＰｃｈ ）ランジス
タの特性が測定できる。
ト電圧はｖｏ。レベルとなり、他の動作は第１の実施例
と同じである。第１の実施例ではＮｃｈトランジスタの
特性が測定でき、第２の実施例ではＰｃｈ ）ランジス
タの特性が測定できる。
以上説明したように本発明は、テスト用信号により半導
体装置の端子よりチエツクＴｒ特性が測定できることに
より、組み立て後のデバイスも開封することなくトラン
ジスタ特性の測定が可能になり、デバイスの評価、不良
品の解析が容易になるという効果がある。
体装置の端子よりチエツクＴｒ特性が測定できることに
より、組み立て後のデバイスも開封することなくトラン
ジスタ特性の測定が可能になり、デバイスの評価、不良
品の解析が容易になるという効果がある。
また、ＬＳＩテスタでトランジスタ特性の測定が可能に
なる為、量産現場で不良品の除去率を高める効果もある
。
なる為、量産現場で不良品の除去率を高める効果もある
。
１・・・・・・半導体装置、Ｔｒｉｏ〜１２・・・・・
・ＮｃｈＭＯ３型トランジスタ、Ｔｒ２０〜２２・・・
・・・ＰｃｈＭＯ８型トランジスタ、ＩＮＶＩ、２・・
・・・・インバータ、Ｂｕ ｆ １０〜１１ 、２０〜
２１＝・−３ステート出力バツフア、０１０〜１１，２
０〜２１・・・・・・出力端子。
・ＮｃｈＭＯ３型トランジスタ、Ｔｒ２０〜２２・・・
・・・ＰｃｈＭＯ８型トランジスタ、ＩＮＶＩ、２・・
・・・・インバータ、Ｂｕ ｆ １０〜１１ 、２０〜
２１＝・−３ステート出力バツフア、０１０〜１１，２
０〜２１・・・・・・出力端子。
代理人 弁理士 内 原 晋
第１図は本発明の第１の実施例を示す回路図であり、第
２図は本発明の第２の実施例を示す回路図である。
２図は本発明の第２の実施例を示す回路図である。
Claims (1)
- 第１の外部端子と基準電位間に第１のトランジスタを接
続し、第１トランジスタのゲート電極と第２外部端子間
に第２トランジスタを接続し、第１トランジスタのゲー
ト電極と基準電位間に第３トランジスタを接続し、前記
第２及び第３トランジスタを選択伝達的に導通させる制
御信号を第２及び第３トランジスタのゲート電極に入力
することを特性とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295012A JPH02140947A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295012A JPH02140947A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140947A true JPH02140947A (ja) | 1990-05-30 |
Family
ID=17815192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295012A Pending JPH02140947A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
-
1988
- 1988-11-21 JP JP63295012A patent/JPH02140947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
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