JPH11354721A - 半導体装置 - Google Patents

半導体装置

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JPH11354721A
JPH11354721A JP10156378A JP15637898A JPH11354721A JP H11354721 A JPH11354721 A JP H11354721A JP 10156378 A JP10156378 A JP 10156378A JP 15637898 A JP15637898 A JP 15637898A JP H11354721 A JPH11354721 A JP H11354721A
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power supply
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circuit
wafer
line
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Katsunobu Hongo
勝信 本郷
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Abstract

(57)【要約】 【課題】 ウエハの状態、またはダイシング後の半導体
チップでバーンインを実行できなかった。 【解決手段】 電源配線へ接続された電源引き込み線６
と、電源引き込み線に接続され、前記電源配線へ電源電
圧が印可されたことを検出するバーンインモード（ＢＩ
モード）検出回路２０と、バーンイン時に所定クロック
を発振する自励発振回路４０と、バーンイン時にタイミ
ングクロックを生成し出力するタイミング生成回路５０
と、バーンインモード時に実行する複数の回路へ制御信
号を送信するＢＩモード制御回路６０と、第１の電源線
の電源電圧を自励発振回路等の各回路へ供給する電源回
路１０とを備えた半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体製品を製
造する際に実施されるバーンインをウエハ状態で実施す
るウエハバーンインを実施可能な半導体装置、その製造
方法、およびウエハバーンイン方法に関するものであ
る。
【０００２】
【従来の技術】一般に半導体製品は、製造段階において
高温状態で連続動作させる、いわゆるバーンインを実施
している。このバーンインを実施することで、事前に欠
陥のある故障品を除外して製品の信頼性を高めている。
【０００３】
【発明が解決しようとする課題】しかしながら従来で
は、上記のバーンインの実施は、半導体製品をダイシン
グ、モールド加工した後においてのみ実施できていた。
即ち、ウエハ状態あるいはダイシング後の半導体チップ
の状態では、バーンインを実施することができないとい
う課題があった。
【０００４】また従来では、多数のソケットを装備した
バーンインボードに、モールド加工後の半導体製品を装
着し、高温のバーンイン炉内で、高電圧を印加し、連続
動作させていた。従って、従来の方法を用いてバーンイ
ンを複数の半導体装置に対して実施する場合、バーンイ
ン対象の半導体製品の数量に応じたソケットが必要であ
るため、バーンインボードが高価になり、またバーンイ
ン炉の大きさには制限があるため、同時にバーンインを
行う半導体製品の数量に限度があり、バーンインの実施
のコストが上昇し、さらにバーンインの時間が長くなる
等の課題があった。
【０００５】この発明は、上記のような課題を解決する
ためになされたもので、ダイシング前のウエハの状態で
ウエハバーンインを効率良く実施可能な、またアセンブ
リ後の製品の状態でバーンインを実施可能な半導体装
置、その製造方法、およびバーンイン方法を得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、ダイシングライン上に形成され電源電圧を供給す
る少なくとも１つの電源配線と、前記ダイシングライン
で分けられた複数の半導体チップからなるウエハであ
る。そして、前記半導体チップの各々は、前記電源配線
へ接続された電源引き込み線と、前記電源引き込み線に
接続され、前記電源配線へ電源電圧が印加されたことを
検出するバーンインモード（ＢＩモード）検出回路と、
前記ＢＩモード検出回路から出力されるバーンインの動
作を指示するＢＩモード信号に基づいて、バーンイン時
に所定のクロックを発振する自励発振回路と、前記クロ
ックを入力し前記バーンイン時にタイミングクロックを
出力するタイミング生成回路と、前記タイミングクロッ
クを入力し、前記バーンインモード時に実行する複数の
内部回路へ制御信号を送信するＢＩモード制御回路と、
前記電源引き込み線に接続され前記ＢＩモード検出回路
から出力される制御信号に基づいて、前記第１の電源線
の電源電圧を前記自励発振回路、前記タイミング生成回
路、前記ＢＩモード制御回路、および前記複数の内部回
路へ供給する電源回路とを備え、ウエハ状態であるいは
アセンブリ後にバーンインを実行するものである。
【０００７】この発明に係る半導体装置は、ウエハの周
辺領域に、電源電圧を供給する第１の電極領域および接
地電圧を供給する第２の電極領域が形成され、前記第２
の電極領域はＰ+ 拡散層を介してＰ- 基板層へ電気的に
接続され、前記ウエハ内の各半導体チップ内のＮチャン
ネルトランジスタのＰ- 拡散層は前記Ｐ- 基板層へ接続
され、ダイシングライン上の電源配線の本数は１つであ
り前記第１の電極領域へ接続されていることを特徴とす
るものである。
【０００８】この発明に係る半導体装置は、ダイシング
ライン上に形成された電源配線からＢＩモード検出回路
内へ直接に電源電圧を供給するための入力線と、前記電
源配線から電源回路内へ直接に前記電源電圧を供給する
ための電源引き込み線とを備えたものである。
【０００９】この発明に係る半導体装置は、電源回路
が、ＢＩモード検出回路から出力された制御信号に基づ
いて、ＢＩモード時にはオンし前記ＢＩモード時以外の
場合はオフするトランジスタを備え、トランジスタのオ
ン／オフに基づいて電源電圧が半導体チップ内の各回路
へ供給されるものである。
【００１０】この発明に係る半導体装置は、トランジス
タがＰチャンネルトランジスタであり、ＢＩモード検出
回路から出力された制御信号は、前記Ｐチャンネルトラ
ンジスタのゲートへ入力されることを特徴とするもので
ある。
【００１１】この発明に係る半導体装置は、トランジス
タがＮチャンネルトランジスタであり、第１の配線から
ＢＩモード検出回路内へ電圧を供給するための入力線
は、前記Ｎチャンネルトランジスタのゲートへも直接に
接続されているものである。
【００１２】この発明に係る半導体装置は、ＢＩモード
検出回路において、入力線内のノードにウエハテスト用
のボンディングパッドを形成し、前記ウエハテストを実
行する時には、前記ボンディングパッドへ電源配線へ供
給された電圧レベルと逆レべルの電圧を供給することを
特徴とするものである。
【００１３】この発明に係る半導体装置は、入力線内の
ノードにプルダウン抵抗あるいはプルアップ抵抗を接続
し、ウエハをダイシングした後に、前記ボンディングパ
ッドを介して前記ノードへ、電源配線に供給された電圧
レベルと逆レべルの電圧を供給することを特徴とするも
のである。
【００１４】この発明に係る半導体装置は、ＢＩモード
検出回路において、入力線内のノードに少なくとも２つ
のボンディングパッドを形成し、前記ボンディングパッ
ドへプルダウン抵抗を接続し、ウエハテストで不良と判
断された半導体チップ内の前記２つのボンディングパッ
ドへレベルが異なる電圧を供給して前記ボンディングパ
ッド間の配線を溶断させ、溶断後は前記プルダウン抵抗
を介して前記半導体チップ内の各回路へ非ＢＩモードを
示すＢＩモード信号を出力することを特徴とするもので
ある。
【００１５】この発明に係る半導体装置は、ＢＩモード
検出回路から電源回路内のトランジスタのゲートへ制御
信号を出力するための信号配線の途中に、ボンディング
パッドをさらに設けたことを特徴とするものである。
【００１６】この発明に係る半導体装置は、ＢＩモード
検出回路内にボンディングパッドをさらに設け、前記Ｂ
Ｉモード検出回路から半導体チップ内の他の回路へ出力
されるＢＩモード信号と前記ボンディングパッドへ供給
された信号との論理演算を行う入力ゲートとしてのＮＯ
Ｒ回路またはＮＡＮＤ回路をさらに設け、前記ＢＩモー
ド時に前記ボンディングパッドへ制御信号を入力して、
前記入力ゲートをオフすることを特徴とするものであ
る。
【００１７】この発明に係る半導体装置は、ウエハ内の
複数の半導体チップの中で、前記ウエハの周辺領域に隣
接して形成された半導体チップから出力される信号を伝
送するための信号配線へ接続されたボンディングパッド
をさらに設けている。前記ウエハの外部の装置は、前記
ボンディングパッドを介して、ＢＩモード時に、前記半
導体チップからの前記出力信号を得ることを特徴とする
ものである。
【００１８】この発明に係る半導体装置は、電源配線が
前記ダイシングラインを横断する方向で形成されている
ことを特徴とするものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置に係るウエハ上に形成された複数の半導体チ
ップの構成を示すブロック図であり、図において、１は
マイクロコンピュータ、メモリ等の半導体チップまたは
ダイ（Ｄｉｅ）、２はウエハ上の半導体チップ同士を切
り離すためのダイシングライン、３，４はダイシングラ
イン２上に形成された、例えば、第１アルミ層、第２ア
ルミ層からなる電源配線、接地電源（ＧＮＤ）のＧＮＤ
線である。
【００２０】１０は半導体チップ１内の電源回路、６は
ダイシングライン２上の電源配線３（＝Ｖｃｃ）と電源
回路１０との間の電源引き込み線、５は電源引き込み線
６の取り込み口、５６はダイシングライン２上のＧＮＤ
線４と半導体チップ１上のＧＮＤ（＝Ｖｓｓ）線とを接
続するＧＮＤ線、５５はＧＮＤ線５６の取り込み口であ
る。２０はバーンインモード（以下、ＢＩモードとい
う）を検出するＢＩモード検出回路、４０はＢＩモード
時に発振する自励発振回路である。５０は半導体チップ
１上の動作タイミングクロックを生成して供給するタイ
ミング生成回路、６０は内部回路７０に対してＢＩモー
ド時の動作の制御を行うＢＩモード制御回路、６１はＢ
Ｉモード制御回路６０の制御信号線である。
【００２１】２２はＢＩモード検出回路２０が出力する
ＢＩモード信号、２１はＢＩモード検出回路２０が出力
する電源回路１０への制御信号である。内部回路７０
は、ＢＩモードで動作させる回路で、例えば、マイコン
では、ＣＰＵ（中央演算処理装置）、タイマ等の周辺装
置、メモリ等である。
【００２２】図２は、図１に示したウエハに対して電源
およびＧＮＤを供給する手段を示す説明図であり、図に
おいて、１９０は図１に示した複数の半導体チップ１が
形成されているウエハであり、２００はウエハ１９０の
周辺部分に形成された導電層の電極領域（第１の電極領
域）であり電源配線３と接続されている。２１０はウエ
ハ１９０の周辺部分に形成された導電層の電極領域（第
２の電極領域）でありＧＮＤ線４と接続されている。図
３は、図２に示したウエハ上に形成された電極領域２０
０および２１０をウエハの周囲へ拡張した例を示す説明
図であり、図２の場合と同様に、電極領域２００、２１
０の各々は電源配線３、ＧＮＤ線４と接続されている。
【００２３】次に動作について説明する。バーンインの
実施時では、高温、例えば、温度が約１２０℃の炉内
で、ウエハ１９０の電極領域２００，２１０の各々へＢ
Ｉ電圧、例えば、約６．５Ｖ（＝Ｖｃｃ）および接地電
圧ＧＮＤ（＝Ｖｓｓ）を印加する。ここで、印加した電
圧は、ダイシングライン２上の電源配線３およびＧＮＤ
線４を介して、半導体チップ１へ供給される。
【００２４】ＢＩモード検出回路２０は、電源配線３へ
ＢＩ電圧が印加されたことを検出し、ハイレベル（Ｈレ
ベル）のＢＩモード信号２２を各回路４０，５０，６０
へ出力し、さらにＨレベルの制御信号２１を電源回路１
０へ出力する。電源回路１０は、制御信号２１がＨレベ
ルになると、半導体チップ１内へ電源電圧Ｖｃｃの供給
を開始する。これにより、半導体チップ１内の各回路４
０，５０，６０，７０の動作が開始される。
【００２５】ＢＩモード信号２２がＨレベルになると、
自励発振回路４０は発振を開始し、生成したクロックを
タイミング生成回路５０へ供給する。この自励発振回路
４０はＢＩモード信号２２のレベルに係わらず、常に発
振するように構成してもよい。あるいは、ＢＩモード時
と通常動作時とで発振周波数を変えるように構成しても
よい。
【００２６】一方、タイミング生成回路５０は、ＢＩモ
ード時に自励発振回路４０から出力されたクロックを入
力し、入力したクロックを用いてＢＩモードでの動作用
のタイミングクロック（ＢＩモード動作用タイミングク
ロック）を生成し、このＢＩモード動作用タイミングク
ロック、あるいはＢＩモード動作用タイミングクロック
と上記したクロックとの双方を、ＢＩモード制御回路６
０および内部回路７０へ供給する。
【００２７】ＢＩモード制御回路６０では、ＢＩモード
時に内部回路７０を動作させるための制御信号線６１を
内部回路７０へ出力する。内部回路７０は制御信号線６
１を入力し、タイミング生成回路５０から供給されたＢ
Ｉモード動作用タイミングクロックを用いて、ＢＩモー
ドでの動作を実行する。
【００２８】次に、上記したＢＩモード時の動作をマイ
コンに適用した場合について説明する。タイミング生成
回路５０では、正規の発振器（図示せず）の出力クロッ
クの代わりに、自励発振回路４０からのクロックを選択
し、タイミングクロックを生成する。このタイミングク
ロックの生成方法は正規の発振器の出力クロックを用い
て生成しても良い。即ち、通常動作時とＢＩモード時と
で、タイミングクロックの生成方法は同じでも、また異
なっていてもよい。
【００２９】ＢＩモード制御回路６０は、例えば、クロ
ックをカウントし、カウント値に基づいて定期的に内部
回路７０へリセットを出力する。そして、リセット解除
後に、最初にＣＰＵがアクセスするメモリ（ＲＯＭ）上
のアドレスを示すリセットベクトルを、ＢＩモード用プ
ログラム格納番地へ強制的に変更させるための制御信号
Ｃを内部回路７０へ出力する。内部回路７０内の割り込
み制御回路（図示せず）は、制御信号Ｃに基づいてリセ
ットベクトルをＢＩモード用に切り替える。これによ
り、定期的に実行されるリセット解除後は、ＢＩモード
用プログラムを用いてＣＰＵが動作を開始する。
【００３０】ＢＩモード用プログラムは、基本的に半導
体チップ１内の全回路のノードが定期的にＨレベル、ロ
ウレベル（Ｌレベル）、Ｈレベル、Ｌレベル、．．．と
変化するように制御を行う。具体的には、タイマにクロ
ックをカウントさせる。アナログ・デジタル（Ａ／Ｄ）
変換器は、Ａ／Ｄ変換の動作を繰り返し実行する。
【００３１】各種メモリとしての、ＤＲＡＭ、ＳＲＡ
Ｍ、ＥＰＲＯＭ、フラッシュメモリ等のメモリ素子で
は、ＢＩモード制御回路６０内に、例えば、メモリを構
成する全メモリ素子を定期的にアクセスする（読み出
し、書き込み）ためのシーケンサを設けて、ＢＩモード
時に自励発振回路４０とタイミング生成回路５０から出
力されるクロック信号を用いてこのシーケンサを動作さ
せる。上記のようにして、メモリ内の全メモリ素子を順
にアクセスさせる。
【００３２】以上のように、この実施の形態１によれ
ば、ウエハ１９０上に形成された複数の半導体チップ１
の各々は、電源回路１０、ＢＩモード検出回路２０，自
励発振回路４０，タイミング生成回路５０，ＢＩモード
制御回路６０等を備えているので、ウエハ１９０上の電
極領域２００，２１０に電源と接地電源ＧＮＤとを接続
するのみで、ウエハ１９０上の全半導体チップ１に電源
を供給でき、ＢＩモードの動作を実行させることがで
き、即ち、ウエハ１９０の状態でバーンインを実行でき
る。
【００３３】実施の形態２．図４は、この発明の実施の
形態２のウエハの構造を示す断面図であり、図におい
て、（ａ）はウエハの電極領域２１０の縦構造を示す断
面図、（ｂ）はウエハ内に形成されている半導体チップ
１内のＮチャンネルトランジスタ（以下では、ＮｃｈＴ
ｒとする）の縦構造を示す断面図であり、図において、
６７はＰ- の半導体基板層（Ｐ- 基板層）、６６，７６
はＰ+ の拡散層、６３，７３，７７はアルミ層、６２，
６４，６５は、例えば、ＳｉＯ２等の絶縁層、７１はＮ
ｃｈＴｒのゲート層、７２，７４はＮ+ の拡散層で各々
ソース、ドレインである。６８は、バーンイン装置の金
属電極であり、ウエハの電極領域２１０に相当するアル
ミ層６３とコンタクトしておりＧＮＤの電圧レベルをウ
エハへ供給する。
【００３４】図５は、実施の形態２のウエハ上に形成さ
れた半導体チップ１の構造を示す説明図である。図にお
いて、図１〜図３に示した実施の形態１のウエハ１９０
の構成要素と同一の構成要素は同様の参照番号を用い
て、それらの説明をここでは省略する。
【００３５】次に動作について説明する。ＮｃｈＴｒの
アルミ層７７，７３の各々は、ソース配線（Ｖｓｓ／Ｇ
ＮＤ）、ドレイン配線である。７９は基板層６７の内部
抵抗である。
【００３６】ウエハ周辺の電極領域２１０のアルミ層６
３と半導体チップ１内のＮｃｈＴｒのソース配線のアル
ミ層７７が接続されていなくとも、アルミ層６３のＧＮ
Ｄ電位はＰ+ 拡散層６６を通じてＰ- 基板層６７に電気
的に接続されており、このＧＮＤ電位はＰ- 基板層６７
を介してＮｃｈＴｒのＰ- 拡散層に供給されている。
【００３７】Ｐ+ 拡散層７６は、Ｎ+ 拡散層７２とアル
ミ層７７を介して電気的に接続されているため、電極領
域２１０とＮ+ 拡散層のソース７２は電気的に接続され
ている。従って、電極領域２１０を図４の（ａ）に示す
構造のように、Ｐ+ 拡散層６６を形成することで、ダイ
シングライン２上のＧＮＤ線４は不要となる。
【００３８】図５に示すように、実施の形態２に係るウ
エハでは、ダイシングライン２上のＧＮＤ４線が不要で
あるので形成されておらず、実施の形態１のウエハの構
造と比較して簡単な構成となっている。
【００３９】以上のように、この実施の形態２によれ
ば、実施の形態１の効果に加え、電極領域２１０の縦構
造として、アルミ層６３の下にＰ+ 拡散層を設け、この
アルミ層６３と半導体チップ１内に形成されるＮｃｈＴ
ｒのソースとを、Ｐ- 基板層６７を介して電気的に接続
した構造を持つ。このため、ダイシングライン２上に形
成するＧＮＤ線４を形成する必要がなくなり、ダイシン
グラインの幅を狭くでき、ウエハ上に形成する半導体チ
ップの数を増大することができ、ウエハを有効に使用で
きる。
【００４０】実施の形態３．上記した実施の形態１，実
施の形態２においては、ウエハ１９０上の半導体チップ
１、ダイシング２、電源配線／ＧＮＤ線等の構成につい
て説明したが、実施の形態４においては、半導体チップ
の各々の詳細な構造について説明する。
【００４１】図６は、この発明の実施の形態３に係るウ
エハの各半導体チップ内の主として電源回路およびＢＩ
モード検出回路の構造を示す回路図であり、図におい
て、１０−１は電源回路、１１は製品のアセンブリ時に
電源Ｖｃｃ端子へワイヤリングされるパッド（ボンディ
ングパッド）、１２は電源供給／遮断用のＰチャンネル
トランジスタ（以下では、ＰｃｈＴｒとする）、１４は
電圧Ｖｃｃを供給する半導体チップ１内部の電源配線で
あり、電源回路１０−１は、パッド１１、ＰｃｈＴｒ１
２、電源配線１４から主として構成されている。
【００４２】２０−１はＢＩモード検出回路、２７はウ
エハテスト時に、ＢＩモード検出回路２０−１へ電位を
供給するためのパッド（ボンディングパッド）、２８は
電源引き込み線６から引き込み線上に形成される抵抗、
プルダウン抵抗２９はパッド２７のノード２３をプルダ
ウンする抵抗であり、２４および３１はインバータ回路
であり、ＢＩモード検出回路２０−１は、パッド２７、
抵抗２８、プルダウン抵抗２９、インバータ回路２４お
よび３１から構成されている。
【００４３】また、インバータ回路２４は、ＰｃｈＴｒ
２５およびＮｃｈＴｒ２６から構成されており、インバ
ータ回路３１は、ＰｃｈＴｒ３２およびＮｃｈＴｒ３３
から構成されている。このインバータ回路３１の出力
は、ＢＩモード信号２２となり、インバータ回路２４の
出力は電源回路１０−１への制御信号となる。尚、実施
の形態１，２の半導体装置としてのウエハと同一の構成
要素は、同一の参照番号を用いて、それらの説明をここ
では省略する。
【００４４】次に動作について説明する。 （１）ＢＩモード時の動作 ＢＩモード時には、電源配線３，電源引き込み線６およ
び入力線２３０にＢＩ電源電圧が印加される。また、パ
ッド１１，２７は、何もコンタクトされないオープン状
態下にある。パッド２７のノード２３には、抵抗２８を
介して入力線２３０から電源電圧が印加される。抵抗２
８とプルダウン抵抗２９の抵抗値は、前者が小さく設定
されているので（Ｒ２８＜＜Ｒ２９）、ノード２３の電
位は電源電圧にほぼ近い値になっている。即ち、約Ｈレ
ベルとなっている。従って、インバータ回路２４の出力
である制御信号２１はＬレベル、インバータ回路３１の
出力はＨレベル（ＢＩモード）となる。
【００４５】制御信号２１がＬレベルとなるので、Ｐｃ
ｈＴｒ１２はオンし、電源引き込み線６の電位Ｖｃｃ
が、電源線Ｖｃｃ１４へ接続されているノードに印加さ
れ、これにより半導体チップ１内に電源電圧が供給され
る。ＢＩモード信号２２がＨレベルとなり半導体チップ
１内へ電源電圧が供給されるので、実施の形態１で説明
したように、半導体チップ１内の各回路はＢＩモード時
の動作を実行する。
【００４６】（２）ウエハテスト時の動作 ウエハテスト時には、テスタ（図示せず）のプローバ
が、パッド１１，２７とコンタクトして電源電圧Ｖｃ
ｃ、Ｌレベルの電圧をそれぞれへ印加する。電源配線
３，電源引き込み線６は、ウエハ１９０の端部で形成さ
れている電極領域２００がオープン状態となっているた
めオープン状態となる。但し、抵抗２８を介してパッド
２７へ印加されるＬレベルの電圧が伝達されるため、Ｌ
レベル、即ちＧＮＤレベルとなる。
【００４７】パッド２７にＬレベルの電圧が印加される
ので、インバータ回路２４の出力はＨレベル、インバー
タ回路３１の出力は非ＢＩモードとなる。制御信号２１
がＨレベルとなるので、ＰｃｈＴｒ１２はオフ状態とな
る。電源線Ｖｃｃ１４へは、パッド１１から直接に電源
電圧が印加される。ＢＩモード信号２２がＬレベルとな
り、半導体チップ１へ電源電圧が供給されるので、半導
体チップ１内の各回路は、通常動作モードで動作可能と
なる。尚、ウエハテスト時にオープン状態となっている
電源配線３から、ノイズが直接ＢＩモード検出回路２０
−１へ入力され、誤動作および破壊の原因となる場合が
あり、これを回避するために抵抗２８が必要であり、こ
の抵抗２８は、ＢＩモード検出回路２０−１内のノード
２３内に形成されている。
【００４８】（３）アセンブリ後の動作 半導体チップのアセンブリの工程の最初で、ウエハ１９
０は、ダイシングライン２に沿って切断され、複数の半
導体チップ１が切り離される。この後、フレームのダイ
パッド上に接着（あるいは、半田付け）され、フレーム
のリードと半導体チップ１のパッド（ボンディングパッ
ド）との間は金線、あるいはアルミ線でワイヤボンディ
ングされる。
【００４９】ダイシングの実行により電源配線３は消滅
し、電源引き込み線６は引き込み口５の上端付近で切断
される。また、ワイヤボンディングにより、パッド１１
はアセンブリ製品（図示せず）のＶｃｃ端子へ接続され
る。また、アセンブリ製品ではＶｓｓパッドがＶｓｓ端
子と同様にワイヤボンディングされている。
【００５０】アセンブリ製品の動作時には、半導体チッ
プ１内の電源線ＶｃｃとＧＮＤ線（Ｖｓｓ）は、上記Ｖ
ｃｃパッド１１とＶｓｓパッドを介して電源電圧とＧＮ
Ｄ電圧レベルが印加される。
【００５１】また、パッド２７はオープンとなり、電源
引き込み線６は切断されているので、ＰｃｈＴｒ１２が
オフしているならばプルダウン抵抗２９によりＬレベル
へプルダウンされる。従って、インバータ回路２４の出
力である制御信号２１はＨレベルとなり、電源回路１０
−１内のＰｃｈＴｒ１２はオフする。インバータ回路３
１の出力であるＢＩモード信号２２はＬレベルとなり、
半導体チップ１内の各回路は通常動作モードで動作す
る。
【００５２】以上のように、電源回路１０−１、ＢＩモ
ード検出回路２０−１を、図６で示した構成で形成する
と、ＢＩモード時では、電源配線３へ電圧が印加される
ことでＢＩモードを検出し、半導体チップ１をＢＩモー
ドで動作させることが可能となる。また、ウエハテスト
時やアセンブリ後ではＢＩモードは成立しないので、通
常動作モードで動作可能となり、ＢＩモードになるとい
った誤動作がなくなる。
【００５３】また、アセンブリ製品では、ＰｃｈＴｒ１
２はオフするので、電源引き込み線６の切断面で何らか
のリークが発生しても、Ｖｃｃの電源線１４から半導体
チップ１内の各回路へこのリークが流出することはな
い。
【００５４】また、ウエハバーンインの前に行うウエハ
テストで、不良個所、特にＶｓｓ−Ｖｃｃ間のショート
不良となった半導体チップは、参照番号３９で示す丸印
の箇所で入力線２３０をレーザ等で溶断する。これによ
り、ウエハバーンイン時にノード２３をプルダウンし、
ＰｃｈＴｒ１２をオフさせ動作させないようにすること
ができる。また、実施の形態３のウエハは、実施の形態
１のウエハと同様に、ウエハバーンインできる。
【００５５】また、図６に示したウエハ内の半導体チッ
プ１の構成では、プルダウン抵抗２９を形成し、アセン
ブリ時にパッド２７にワイヤボンディングしない例を示
した。この場合、金線を１本削除可能でありコストを低
減することができる。しかし、プルダウン抵抗２９を形
成せず、アセンブリ時にＶｓｓのリードをワイヤボンデ
ィングして強制的にノード２３をＬレベルへ設定しても
良い。これにより、万が一、電源投入時にＰｃｈＴｒ１
２がオフしていない場合であっても、ノード２３は確実
にＬレベルへ設定され、制御信号２１はＨレベルとな
り、ＰｃｈＴｒ１２はオフされるので、ＢＩモードが実
行されるといった誤動作を避ける事ができる。
【００５６】また、図１および図４に示す実施の形態１
および実施の形態２に係るウエハ１９０では、ＢＩモー
ド検出回路２０へ電圧を供給する配線は電源引き込み線
６から分岐してＢＩモード検出回路２０へ接続していた
が、この構成では、アセンブリ品の電源投入時にＢＩモ
ードが成立する可能性が皆無とは言えず、ＢＩモードが
成立する場合がある。
【００５７】この可能性を完全に除去するために、実施
の形態３のウエハでは、図６に示すように、ダイシング
ライン２上に形成された電源配線３から入力線２３０を
介して、直接にＢＩモード検出回路２０−１へ接続する
構成を有する。
【００５８】実施の形態３のウエハ上に形成された入力
線２３０の構成により、ダイシングの実行の際に、ＢＩ
モード検出回路２０−１と接続された入力線２３０の上
端は、電源配線３から確実に切断されるので、ノード２
３は、プルダウン抵抗２９により、確実にプルダウンさ
れる。従って、制御信号２１はＨレベルとなり、ＢＩモ
ード信号２２はＬレベルとなる。従って、アセンブリ部
品の電源投入時に、万が一、ＰｃｈＴｒ１２がオフして
いない場合であっても、制御信号２１は確実にＨレベル
になるので、ＰｃｈＴｒ１２は直ちにオフする。従っ
て、電源回路１０−１がＢＩモードに設定されることは
確実に無くなり、ＢＩモード以外で電源回路１０−１か
ら半導体チップ１内の各回路へ電源Ｖｃｃが供給される
ことはない。
【００５９】また、図６に示した構成では、パッド２７
をノード２３へ接続し、ウエハテスト時にはＬレベルの
電圧を供給しアセンブリ製品では、これをオープンする
ようにしたが、パッド３５を制御信号２１が送信される
ノードへ接続し、これにＨレベルの電圧を印加し、ま
た、アセンブリ製品では電源電圧Ｖｃｃリード時にワイ
ヤボンディングするように構成しても同様の効果を得る
ことができる。
【００６０】図７は、実施の形態３のウエハの他の構成
を示した回路図であり、ウエハ内の半導体チップ１の構
成を示しており、図において、２０−２はＢＩモード検
出回路、３５は電圧Ｖｃｃを印加するパッド（ボンディ
ングパッド）である。その他の構成要素は、図７に示し
たウエハ１９０の場合と同一の構成要素なので、同一の
参照番号を用いる。
【００６１】ウエハ内の各半導体チップが、図７に示す
構成を持つことで、万が一、インバータ回路２４を構成
するＰｃｈＴｒ２５に欠陥がある等の理由で、アセンブ
リ製品で制御信号２１のレベルをＨレベルへ設定できな
いといった不良が生じた場合であっても、パッド３５に
電圧Ｖｃｃを印加しているので、制御信号２１は強制的
にＨレベルとなり、ＰｃｈＴｒ１２はオフし、ＢＩモー
ド信号２２はＬレベルとなり通常動作モードとなる。
【００６２】このように、図６および図７に示したウエ
ハの構造は、アセンブリ製品の動作を確実なものとする
ことができる。即ち、ウエハテスト時に発見された欠陥
を持つ不良品内の参照番号３９で示される箇所をカット
しＢＩモードで動作させないようにすることができ、実
施の形態１、２のウエハと同様に、ウエハバーンインを
実行可能である。
【００６３】以上のように、この実施の形態３によれ
ば、ＢＩモード検出回路２０−１、２０−２内に電源配
線３から直接電源を供給する入力線２３０を形成し、ま
た、電源回路１０−１内にパッド１１を設け、さらにＢ
Ｉモード検出回路２０−１内にパッド２７およびプルダ
ウン抵抗２９を設けた。また、ＢＩモード検出回路２０
−１の他の構成としてＢＩモード検出回路２０−２の構
成のように、パッド２７の代わりに、ＢＩモード検出回
路２０−２から電源回路１０−１へ出力される制御信号
の経路の途中にパッド３５を設けたため、ウエハテスト
時やアセンブリ後にはＢＩモードが成立せず確実に通常
動作モードで動作でき、電源回路１０−１がＢＩモード
へ設定されるという誤動作がなくなる。
【００６４】実施の形態４．図８は、この発明の実施の
形態４によるウエハを示す回路図であり、特にウエハ内
のある半導体チップの構造を示す回路図であり、図にお
いて、１０−２は半導体チップ１内の電源回路、２０−
３は半導体チップ１内のＢＩモード検出回路である。そ
の他の構成要素は実施の形態１から実施の形態３のもの
と同じなので、同一参照番号を用いて、ここではそれら
の説明を省略する。
【００６５】次に動作について説明する。実施の形態１
から実施の形態３のウエハ１９０内の電源回路１０，１
０−１では、ＰｃｈＴｒ１２を用いて、ＢＩモード時の
電源電圧を半導体チップ１内の各回路へ供給したり、ま
た、ウエハテスト時やアセンブリ後の製品においては、
パッド１１へ印加される電源電圧を外部の電源引き込み
線６へ出力しないようにしていたが、この実施の形態４
のウエハ内の電源回路１０−２では、ＰｃｈＴｒの代わ
りにＮチャンネルトランジスタ（ＮｃｈＴｒ）１３を用
いている。このＮｃｈＴｒ１３をオン／オフさせるため
印加するゲート電圧のレベルは、ＰｃｈＴｒの場合と逆
なので、このＮｃｈＴｒ１３のゲートへは、電源引き込
み線６が直接接続される。
【００６６】ＢＩモード時では、電源配線３および入力
線２３０へ電源電圧が印加されるために、ＮｃｈＴｒ１
３はオンし、半導体チップ１内の各回路へ電源電圧を供
給する。ウエハテスト時、またはアセンブリ後の製品で
は、入力線２３０はプルダウン抵抗２９によりプルダウ
ンされるのでＮｃｈＴｒ１３はオフする。
【００６７】実施の形態４のウエハは上記した構成を有
しているので、電源供給用のＮｃｈＴｒ１３のオン／オ
フ制御信号は、例えば、図６に示したインバータ回路２
４からの出力ではなく、電源電圧の入力線２３０および
プルダウン抵抗２９へ直接に接続された電源線である。
従って、製造上の欠陥によりインバータ回路２４が動作
しない場合が発生しても、確実にＮｃｈＴｒ１３の制御
が可能となる。
【００６８】以上のように、この実施の形態４によれ
ば、電源回路１０−２内に電源供給用のＮｃｈＴｒ１３
を設け、ＮｃｈＴｒ１３のオン／オフ制御信号は、図６
に示した実施の形態３のＢＩモード検出回路２０−１内
のインバータ回路２４からの出力ではなく、電源電圧の
入力線２３０およびプルダウン抵抗２９へ直接に接続さ
れた電源線であるので、製造上の欠陥によりインバータ
回路２４が動作しない場合が発生しても、確実にＮｃｈ
Ｔｒ１３を制御することができる。
【００６９】実施の形態５．実施の形態１から実施の形
態４のウエハでは、ウエハバーンインの実行前に行うウ
エハテストで製造上の欠陥を持つ不良品が出た場合、特
に、電源電圧Ｖｓｓ−Ｖｃｃ間がショートした不良品が
出た半導体チップをＢＩモードにさせないための手段と
して、参照番号３８，３９で示される領域をレーザ等で
溶断して電気的にカットする場合を説明した。しかしな
がら、もし、電源電圧Ｖｓｓ−Ｖｃｃ間がショートした
半導体チップをウエハバーンインした場合、電源回路１
０，１０−１，１０−２に過大な負担をかけることにな
り、電源電圧レベルの降下を発生させ、他の欠陥のない
半導体チップのＢＩモード動作を著しく低下させる場合
がある。
【００７０】図９は、この発明の実施の形態５によるウ
エハを示す回路図であり、特に、ウエハ内の半導体チッ
プの構成を示す回路図である。図において、２０−４は
ＢＩモード検出回路、５７はパッド（ボンディングパッ
ド）である。その他の構成要素は、実施の形態３のウエ
ハ内の構成要素と同じものなので、同一の参照番号を用
いて、ここではそれらの説明を省略する。
【００７１】次に動作について説明する。図９に示すよ
うに、実施の形態５のウエハ内における半導体チップ１
内のＢＩモード検出回路２０−４では、入力線２３０の
一部に新たにパッド５７を設けている。従って、ＢＩモ
ード検出回路２０−４では、２つのパッド２７，５７が
形成されている。そして、ウエハバーンイン時、ウエハ
テスト時、およびアセンブリ後のアセンブリ製品の動作
は実施の形態３，４の場合と同様である。
【００７２】ウエハテストにおいて、不良品と判断され
た半導体チップは、ウエハテストの最後で、例えば、パ
ッド２７へＨレベルの電圧、パッド５７へＬレベルの電
圧を印加する。これにより、参照番号３８で示されるノ
ード２３上の領域に大電流を流してジュール熱を発生さ
せ溶断する。
【００７３】以上のように、この実施の形態５によれ
ば、２つのパッド２７，５７をＢＩモード検出回路２０
−４内に設け、この２つのパッドに異なる電圧を供給す
るようにして、参照番号３８で示されるノードに大電流
を流し溶断するようにした。これにより、不良を持つ欠
陥品の半導体チップをレーザでなくウエハテストの工程
の途中で実行でき、ウエハの製造コストを低減し、製造
時間を低減することができる。
【００７４】実施の形態６．図１０は、この発明の実施
の形態６によるウエハを示す回路図であり、特に、ウエ
ハ内の半導体チップの構成を示す回路図である。図にお
いて、２０−５，２０−６はＢＩモード検出回路であ
る。その他の構成要素は実施の形態１から実施の形態３
のものと同じなので、同一参照番号を用いて、ここでは
それらの説明を省略する。
【００７５】次に動作について説明する。ＢＩモード時
では、電源以外の端子はフローティング状態になってい
る。ＢＩモードを実行する際に、電源がオンされると、
この電源から供給される電圧を入力するゲートの電位が
Ｖｃｃ−Ｖｓｓの中間電位レベルになり貫通電流が流れ
る可能性がある。つまり、入力インバータ回路のゲート
入力が１／２Ｖｃｃ付近でＰｃｈＴｒとＮｃｈＴｒとが
ともに完全にオフせず、ＰｃｈＴｒからＮｃｈＴｒへ電
流が流れる可能性がある。
【００７６】この貫通電流が流れないように、図１０に
示すように、入力ゲートをＮＯＲ回路１１５またはＮＡ
ＮＤ回路１１６で形成し、一方の入力にＢＩモード信号
２２あるいは制御信号２１を入力し、ＢＩモード時には
この入力ゲート１１５，１１６がオフするようにパッド
（ボンディングパッド）１１１，１１２を介して制御信
号を入力する。これにより、ＢＩモード時に入力ゲート
での貫通電流の発生を防止できる。
【００７７】以上のように、この実施の形態６によれ
ば、ＢＩモード検出回路内に、入力ゲートとしてＮＯＲ
回路１１５またはＮＡＮＤ回路１１６を設けたので、Ｂ
Ｉモード時に入力ゲートでの貫通電流の発生を防止で
き、バーンインを正しく実行することができる。
【００７８】実施の形態７．図１１は、この発明の実施
の形態７によるウエハを示す回路図であり、図におい
て、１３１は出力ドライバ、１３０は出力信号のパッ
ド、１３３は半導体チップ内の出力信号線、１３５はダ
イシングライン２上の出力信号線、１３６はウエハ周辺
部で半導体チップが形成されていない領域内での信号
線、１３７は出力信号の電極である。その他の構成要素
は実施の形態１から実施の形態６のものと同じなので、
同一参照番号を用いて、ここではそれらの説明を省略す
る。
【００７９】次に動作について説明する。実施の形態７
のウエハでは、ウエハ周辺部に隣接した半導体チップ１
内の出力信号パッド１３０を、出力信号線１３３，１３
５，１３６を介してウエハ周辺部の電極１３７へ接続す
る。ＢＩモードでの動作中では、出力パッド１３０から
半導体チップの動作に応じた制御信号を出力する。ＢＩ
モード時に電極１３７へオシロスコープ等のプローバを
接触させて、正常に、半導体チップ内でＢＩモードが実
行されているかの確認を行うことができる。
【００８０】以上のように、この実施の形態７によれ
ば、ウエハ周辺部に隣接した半導体チップ１内の出力信
号パッド１３０をウエハ周辺部の電極１３７へ接続し、
ＢＩモードでの動作中では、出力パッド１３０から半導
体チップの動作に応じた制御信号を出力させて、外部か
ら、半導体チップ内でＢＩモードが正常に実行されてい
るかの確認を行うことが可能となる。
【００８１】実施の形態８．図１２は、この発明の実施
の形態８によるウエハを示す回路図であり、図におい
て、１４１は半導体チップの周辺に形成された電源配
線、１４３はダイシングライン２上を横断し、隣接する
半導体チップ間を接続する電源配線、１４２は、電源配
線１４１と１４３との間に電源供給／遮断用のＰｃｈＴ
ｒである。その他の構成要素は実施の形態１から実施の
形態７のものと同じなので、同一参照番号を用いて、こ
こではそれらの説明を省略する。
【００８２】次に動作について説明する。ＢＩモード信
号を入力することでＰｃｈＴｒ１４２がオンするように
設定しておく。ＢＩモード検出回路２０が、電源配線１
４３の電圧レベルを測定し、ＢＩモードであることを検
出する。また図１２の左側のウエハの端部に電源電極を
設け、この電源電極の左側に隣接する半導体チップへ電
源配線１４３を介し、さらに隣接する半導体チップへ
は、同様にダイシングライン２を横断する電源配線１４
３を介して接続している。また、図１２に示すウエハの
右側であるウエハ端部は、図４の（ａ）に示した実施の
形態２に係るウエハ内の電極領域と同様の構成を有して
いる。
【００８３】以上のように、この実施の形態８によれ
ば、ダイシングライン２上を横断して隣接する半導体チ
ップ間に電源配線を配置しているので、ダイシングライ
ンの幅を狭く形成することができ、ダイシングラインの
面積を低減可能なので、ウエハ上に半導体チップを有効
に形成できる。
【００８４】
【発明の効果】以上のように、この発明によれば、半導
体チップの各々が、電源配線へ接続された電源引き込み
線と、電源引き込み線に接続され電源配線へ電源電圧が
印加されたことを検出するＢＩモード検出回路と、ＢＩ
モード検出回路から出力されるバーンインの動作を指示
するＢＩモード信号に基づいて、バーンイン時に所定の
クロックを発振する自励発振回路と、クロックを入力
し、バーンイン時にタイミングクロックを生成し出力す
るタイミング生成回路と、タイミングクロックを入力
し、バーンインモード時に実行する複数の内部回路へ制
御信号を送信するＢＩモード制御回路と、電源引き込み
線に接続され、ＢＩモード検出回路から出力される制御
信号に基づいて第１の電源線の電源電圧を自励発振回
路、タイミング生成回路、ＢＩモード制御回路、および
複数の内部回路へ供給する電源回路とを備えるように構
成したので、ウエハ上の電極領域に電源と接地電源ＧＮ
Ｄとを接続するのみで、ウエハ上に形成された半導体チ
ップの各々に電源を供給でき、ＢＩモードの動作を実行
させることができ、即ち、ウエハ状態でのバーンインを
実行できるという効果がある。
【００８５】この発明によれば、ウエハの周辺領域に、
電源電圧を供給する第１の電極領域および接地電圧を供
給する第２の電極領域を形成し、第２の電極領域はＰ+
拡散層を介してＰ- 基板層へ電気的に接続され、ウエハ
内の各半導体チップ内のＮチャンネルトランジスタのＰ
- 拡散層はＰ- 基板層へ接続され、ダイシングライン上
の電源配線の本数は１つであり第１の電極領域へ接続さ
れるように構成したので、ダイシングライン上にＧＮＤ
線を形成する必要がなくなる。これによりダイシングラ
インの幅を狭くでき、ウエハ上に形成する半導体チップ
の数を増大することができ、ウエハを有効に使用できる
という効果がある。
【００８６】この発明によれば、ダイシングライン上に
形成された電源配線からＢＩモード検出回路内へ直接に
電源電圧を供給するための入力線と、電源配線から電源
回路内へ直接に電源電圧を供給するための電源引き込み
線とを備えるように構成した。また、ＢＩモード検出回
路において、入力線内のノードにウエハテスト用のボン
ディングパッドを形成し、ウエハテストを実行する時に
はボンディングパッドへ電源配線へ供給された電圧レベ
ルと逆レべルの電圧を供給するように構成した。さら
に、入力線内のノードにプルダウン抵抗あるいはプルア
ップ抵抗を接続し、ウエハをダイシングした後に、ボン
ディングパッドを介してノードへ、電源配線に供給され
た電圧レベルと逆レべルの電圧を供給するように構成し
たので、ウエハテスト時やアセンブリ後にはＢＩモード
が成立せず確実に通常動作モードで動作でき、電源回路
がＢＩモードへ設定される様な誤動作の発生を避けるこ
とができるという効果がある。
【００８７】この発明によれば、電源回路内に電源供給
用のＮチャンネルトランジスタを設け、Ｎチャンネルト
ランジスタのオン／オフ制御信号は、ＢＩモード検出回
路内のインバータ回路からの出力ではなく、電源電圧の
入力線およびプルダウン抵抗へ直接に接続された電源線
を介して供給するように構成したので、製造上の欠陥に
よりインバータ回路が動作しない場合が発生しても、確
実に電源回路内のＮチャンネルトランジスタを制御する
ことができるという効果がある。
【００８８】この発明によれば、２つのパッドをＢＩモ
ード検出回路内に設け、この２つのパッドに異なる電圧
を供給するように構成したので、ボンディングパッド間
の配線を溶断させ、溶断後はプルダウン抵抗を介して半
導体チップ内の各回路へ非ＢＩモードを示すＢＩモード
信号を出力することができ、不良を持つ欠陥品の半導体
チップをレーザでなくウエハテストの工程の途中で実行
でき、ウエハの製造コストを低減し、製造時間を低減で
きるという効果がある。
【００８９】この発明によれば、ＢＩモード検出回路内
に、半導体チップ内の他の回路へ出力される制御信号や
ＢＩモード信号の入力ゲートとしてＮＯＲ回路あるいは
ＮＡＮＤ回路を設けるように構成したので、ＢＩモード
時に入力ゲートでの貫通電流の発生を防止でき、正常な
バーンインを実行できるという効果がある。
【００９０】この発明によれば、ウエハ周辺部に隣接し
た半導体チップ内の出力信号パッドをウエハ周辺部の電
極へ接続し、ＢＩモードでの動作中では、出力パッドか
ら半導体チップの動作に応じた制御信号を出力させて、
外部から、半導体チップ内でＢＩモードが正常に実行し
ているかを確認できるように構成したので、正常なバー
ンインの実行を確認できるという効果がある。
【００９１】この発明によれば、電源配線が隣接する半
導体チップ間に形成されているダイシングラインを横断
するように構成したので、ダイシングラインの幅を狭く
でき、ウエハ上に半導体チップを有効に形成できるとい
う効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるウエハ内のあ
る半導体チップを示す構成図である。
【図２】 この発明のウエハの電極領域を示す構成図で
ある。
【図３】 この発明のウエハの電極領域を示す構成図で
ある。
【図４】 この発明の実施の形態２によるウエハ内のあ
る半導体チップの縦断面構造を示す構成図である。
【図５】 この発明の実施の形態２によるウエハ内のあ
る半導体チップを示す構成図である。
【図６】 この発明の実施の形態３によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
【図７】 この発明の実施の形態３によるウエハ内のあ
る半導体チップの詳細な他の構成を示す回路図である。
【図８】 この発明の実施の形態４によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
【図９】 この発明の実施の形態５によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
【図１０】 この発明の実施の形態６によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
【図１１】 この発明の実施の形態７によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
【図１２】 この発明の実施の形態８によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
【符号の説明】
１ 半導体チップ、２ ダイシングライン、３ 電源配
線、６ 電源引き込み線、１０，１０−１，１０−２
電源回路、１１，２７，３５，５７，１１１，１１２
パッド（ボンディングパッド）、１２ Ｐチャンネルト
ランジスタ、１３ Ｎチャンネルトランジスタ、２０，
２０−１〜２０−６ ＢＩモード検出回路、２１ 制御
信号、２２ ＢＩモード信号、２９ プルダウン抵抗、
４０ 自励発振回路、５０ タイミング生成回路、６０
ＢＩモード制御回路、６６ Ｐ+ 拡散層、６７ Ｐ-
基板層、７０ 内部回路、１１５ ＮＯＲ回路、１１６
ＮＡＮＤ回路、２００ 電極領域（第１の電極領域）、
２１０ 電極領域（第２の電極領域）、２３０ 入力
線。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ダイシングライン上に形成され電源電圧
    を供給する少なくとも１つの電源配線と、前記ダイシン
    グラインで分けられた複数の半導体チップからなるウエ
    ハであり、前記半導体チップの各々は、前記電源配線へ
    接続された電源引き込み線と、前記電源引き込み線に接
    続され、前記電源配線へ電源電圧が印加されたことを検
    出するバーンインモード（ＢＩモード）検出回路と、前
    記ＢＩモード検出回路から出力されるバーンインの動作
    を指示するＢＩモード信号に基づいて、バーンイン時に
    所定のクロックを発振する自励発振回路と、前記クロッ
    クを入力し前記バーンイン時にタイミングクロックを出
    力するタイミング生成回路と、前記タイミングクロック
    を入力し、前記バーンインモード時に実行される複数の
    内部回路へ制御信号を送信するＢＩモード制御回路と、
    前記電源引き込み線へ接続され、前記ＢＩモード検出回
    路から出力される制御信号に基づいて前記第１の電源配
    線の電源電圧を前記自励発振回路、前記タイミング生成
    回路、前記ＢＩモード制御回路、および前記複数の内部
    回路へ前記電源電圧を供給する電源回路とを備えた半導
    体装置。
  2. 【請求項２】 ウエハの周辺領域に、電源電圧を供給す
    る第１の電極領域および接地電圧を供給する第２の電極
    領域が形成され、前記第２の電極領域はＰ+拡散層を介
    してＰ- 基板層へ電気的に接続され、各半導体チップ内
    のＮチャンネルトランジスタのＰ- 拡散層は前記Ｐ- 基
    板層へ接続され、ダイシングライン上の電源配線の本数
    は１つであり、かつ前記第１の電極領域へ接続されてい
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 ダイシングライン上に形成された電源配
    線からＢＩモード検出回路内へ直接に電源電圧を供給す
    るための入力線と、前記電源配線から電源回路内へ直接
    に前記電源電圧を供給するための電源引き込み線とを備
    えたことを特徴とする請求項１または請求項２記載の半
    導体装置。
  4. 【請求項４】 電源回路は、ＢＩモード検出回路から出
    力された制御信号に基づいて、ＢＩモード時にはオンし
    前記ＢＩモード時以外の場合はオフするトランジスタを
    備え、前記トランジスタのオン／オフに基づいて電源電
    圧を供給することを特徴とする請求項１から請求項３の
    うちのいずれか１項記載の半導体装置。
  5. 【請求項５】 トランジスタはＰチャンネルトランジス
    タであり、ＢＩモード検出回路から出力された制御信号
    は、前記Ｐチャンネルトランジスタのゲートへ入力され
    ることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 トランジスタはＮチャンネルトランジス
    タであり、第１の配線からＢＩモード検出回路内へ電圧
    を供給するための入力線は、前記Ｎチャンネルトランジ
    スタのゲートへも直接に接続されていることを特徴とす
    る請求項４記載の半導体装置。
  7. 【請求項７】 ＢＩモード検出回路において、入力線内
    のノードにウエハテスト用のボンディングパッドを形成
    し、前記ウエハテストを実行する時には、電源配線へ供
    給された電圧レベルと逆レべルの電圧を、前記ボンディ
    ングパッドへ供給することを特徴とする請求項３記載の
    半導体装置。
  8. 【請求項８】 入力線内のノードにプルダウン抵抗ある
    いはプルアップ抵抗を接続し、ウエハをダイシングした
    後には、前記ボンディングパッドを介して前記ノード
    へ、電源配線に供給された電圧レベルと逆レべルの電圧
    が供給されることを特徴とする請求項３記載の半導体装
    置。
  9. 【請求項９】 ＢＩモード検出回路において、入力線内
    のノードに少なくとも２つのボンディングパッドを形成
    し、前記ボンディングパッドへプルダウン抵抗を接続
    し、ウエハテストで不良と判断された半導体チップ内の
    前記２つのボンディングパッドへレベルが異なる電圧を
    供給して前記ボンディングパッド間の配線を溶断させ、
    溶断後は前記プルダウン抵抗を介して前記半導体チップ
    内の各回路へ非ＢＩモードを示すＢＩモード信号を出力
    することを特徴とする請求項３記載の半導体装置。
  10. 【請求項１０】 ＢＩモード検出回路から電源回路内の
    トランジスタのゲートへ制御信号を出力するための信号
    配線の途中に、ボンディングパッドをさらに設けたこと
    を特徴とする請求項４記載の半導体装置。
  11. 【請求項１１】 ＢＩモード検出回路内にボンディング
    パッドをさらに設け、前記ＢＩモード検出回路から半導
    体チップ内の他の回路へ出力されるＢＩモード信号と前
    記ボンディングパッドへ供給された信号との論理演算を
    行う入力ゲートとしてのＮＯＲ回路またはＮＡＮＤ回路
    をさらに設け、前記ＢＩモード時に前記ボンディングパ
    ッドへ制御信号を入力して、前記入力ゲートをオフする
    ことを特徴とする請求項１から請求項１０のうちのいず
    れか１項記載の半導体装置。
  12. 【請求項１２】 ウエハ内の複数の半導体チップのなか
    で、前記ウエハの周辺領域に隣接して形成された半導体
    チップから出力される信号を伝送する信号配線へ接続さ
    れたボンディングパッドをさらに設け、ＢＩモード時
    に、前記半導体チップから出力される前記出力信号を前
    記ボンディングパッドを介して得ることを特徴とする請
    求項１から請求項１０のうちのいずれか１項記載の半導
    体装置。
  13. 【請求項１３】 電源配線は前記ダイシングラインを横
    断する方向に形成されていることを特徴とする請求項１
    から請求項１０のうちのいずれか１項記載の半導体装
    置。
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