JP2012023254A - 半導体装置 - Google Patents

Abstract

【課題】外部ループバックテストが容易な半導体装置を提供する。
【解決手段】主面に形成された格子状のダイシングライン１４、１５と、ダイシングライン１４、１５で囲まれた矩形状格子に形成され、信号出力パッド２４有する送信回路２２と、信号入力パッド２５を有する受信回路２３と、送信回路２２および受信回路２３に入出力されるデータを処理する内部回路２１とを有する複数の集積回路１２と、ダイシングライン１４、１５上に形成され、信号出力パッド２４と信号入力パッド２５間を電気的に接続する信号配線２６とを具備する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

半導体装置では、微細化、高集積化、多機能化に伴い、半導体装置の製造過程において、テスト回路を用いて多くのプロセスおよびデバイス特性を測定し、その測定結果に基づいて製造工程を管理している。

通常、テスト回路は半導体装置が完成した後は不要となるので、１枚の半導体基板から製造できる半導体装置の個数を増やして製造コストを低減するために、半導体ウェーハをチップに分割するためのダイシングライン上に形成されている。

ところで、半導体装置が送信回路および受信回路を含む集積回路である場合、送信回路の出力端子まわりおよび受信回路の入力端子まわりの伝送路が正常か否かを確認する必要がある。この確認は外部ループバックテストと呼ばれ、送信回路から送信した信号を集積回路の外部の配線を通して受信回路で受け取り、受信側で期待値比較をおこなうことによりデータの送受信が正しくおこなわれているかを検査するものである。

外部ループバックテストは、例えば以下のように行われる。まず送信回路の出力端子および受信回路の入力端子にそれぞれプローブ針を当接させ、各プローブ針の引き出し線を外部で接続して信号伝送路を形成する。次に、送信回路からデータを送信し、この信号伝送路を介して自己の受信回路で受信する。そして、送信データと受信データを照合し、伝送路が正常か否かを判断する。

然しながら、プローブ針の引き出し配線は、集積回路が実装されたときの信号配線に比べて長く太い配線となるため、この信号伝送路には外部に大きな容量が付随する。その結果、伝送速度が高速になるほど、送信回路、受信回路が正常に動作しなくなり、外部ループバックテストができなくなるという問題がある。

特開２００３−１２４２７５号公報

本発明は、外部ループバックテストが容易な半導体装置を提供する。

一つの実施形態によれば、半導体装置は、主面に形成された格子状のダイシングラインと、前記ダイシングラインで囲まれた矩形状格子に形成され、信号出力パッド有する送信回路と、信号入力パッドを有する受信回路と、前記送信回路および前記受信回路に入出力されるデータを処理する内部回路とを有する複数の集積回路と、前記ダイシングライン上に形成され、前記信号出力パッドと前記信号入力パッド間を電気的に接続する信号配線と、を具備している。

本発明の実施例１に係る半導体ウェーハを示す平面図。 本発明の実施例１に係る半導体ウェーハの要部を示す平面図。 本発明の実施例１に係る信号伝送方式を説明するための図。 本発明の実施例１に係る信号配線のパターンを示す平面図。 本発明の実施例１に係る信号配線の別のルートを示す平面図。 本発明の実施例１に係る別の信号配線を示す平面図。 本発明の実施例２に係る信号配線のパターンを示す平面図。 本発明の実施例２に係る信号配線の別のパターンを示す平面図。 本発明の実施例２に係る信号配線の更に別のパターンを示す平面図。 本発明の実施例３に係る半導体ウェーハの要部を示す平面図。 本発明の実施例４に係る半導体ウェーハの要部を示す平面図。 本発明の実施例５に係る半導体ウェーハの要部を示す平面図。 本発明の実施例５に係る半導体ウェーハの別の要部を示す平面図。 本発明の実施例５に係る別の半導体ウェーハ要部を示す平面図。 本発明の実施例５に係る更に別の半導体ウェーハの要部を示す平面図。 本発明の実施例６に係る半導体ウェーハの要部を示す平面図。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例について、図１乃至図６を参照して説明する。図１は本実施例の半導体ウェーハを示す平面図である。図１に示すように、本実施例の半導体ウェーハ１０において、半導体基板１１は、例えば直径２００ｍｍのシリコン基板である。半導体基板１１の主面（表面）には、複数の集積回路１２、例えばサイズが数ｍｍ□の集積回路が形成されている。

集積回路１２は、オリエンテーションフラット１３に平行なＸ方向にピッチＰ１で配列され、Ｘ方向に直行するＹ方向にピッチＰ２で配列されている。Ｘ方向に隣り合う集積回路１２の間が、Ｘ方向にピッチＰ１で配列されたダイシングライン１４である。同様に、Ｙ方向に隣り合う集積回路１２の間が、Ｙ方向にピッチＰ２で配列されたダイシングライン１５である。

即ち、ダイシングライン１４、１５は、半導体基板１１の主面に格子状に形成されている。集積回路１２は、ダイシングライン１４、１５で囲まれた矩形状格子に形成されている。

半導体ウェーハ１０は、半導体基板１１がダイシングデープの上に載置され、例えば厚さ５０μｍのブレードにより、ダイシングライン１４およびダイシングライン１５のそれぞれに沿って切断され、集積回路１２が形成された半導体チップに分割される。ダイシングライン１４およびダイシングライン１５の幅Ｗは、それぞれ例えばブレードの厚さの２倍の１００μｍ程度である。

図２は半導体ウェーハ１０の要部、即ち本実施例の半導体装置を示す平面図である。図２に示すように、集積回路１２は、例えば高速でシリアルデータを外部に送受信する機能を有する集積回路であり、内部回路２１、送信回路２２および受信回路２３を有している。

内部回路２１は、送信回路２２および受信回路２３に入出力されるデータを処理する。送信回路２２は、内部回路２１で処理されたデータを基に送信信号を生成し、信号出力パッド２４を介して外部に送信する。受信回路２３は、信号入力パッド２５を介して外部から信号を受信し、受信した信号を基にデータを生成して内部回路２１に引き渡す。

送信回路２２および受信回路２３は、集積回路１２のＹ方向に平行な一辺に沿って形成されている。ダイシングライン１４上には、Ｙ方向に平行な一辺に沿って、信号出力パッド２４と信号入力パッド２５間を電気的に接続する信号配線２６が形成されている。

本実施例では、信号の伝送方式はＬＶＤＳ（Low Voltage Differential signaling）である。周知のように、ＬＶＤＳは短距離用のデジタル有線伝送技術であり、小振幅・低消費電力で比較的高速の差動インタフェースである。

従って、信号出力パッド信号配線２４は、差動信号を出力するための一対のパッド２４ａ、２４ｂを有している。信号入力パッド２５は、差動信号を入力するための一対のパッド２５ａ、２５ｂを有している。信号配線２６は、差動信号を伝送するための一対の配線２６ａ、２６ｂを有している。パッド２４ａとパッド２５ａ間が配線２６ａで接続され、パッド２４ｂとパッド２５ｂ間が配線２６ｂで接続されている。

図３は信号の伝送方式を説明するための図である。図３に示すように、送信回路２２は、定電流源３１と、電流路を切り替えるための双投スイッチＳ１、Ｓ２を有している。送信回路２２は、定電流源３１で抵抗Ｒに電流Ｉを流しながら、内部回路２１からのデータに基づいてスイッチＳ１、Ｓ２を連動して切り替えることにより、差動信号Ｖｄｓを生成する。

差動信号Ｖｄｓは、データ信号３３ａとそれに相補的なクロック信号３３ｂで構成されている。送信回路２２は、パッド２４ａを介してデータ信号３３ａを出力し、パッド２４ｂを介してクロック信号３３ｂを出力する。データ転送は、データ信号３３ａおよびクロック信号３３ｂを相互に参照することにより行われる。

受信回路２３は、コンパレータ３２と、コンパレータ３２の２入力端子間に接続された抵抗Ｒを有している。受信回路２３は、データ信号３３ａとクロック信号３３ｂの差電圧Ｖｄｉｆｆがしきい値よりＶｔｈＨ大きいときに出力ＶｏｕｔをＨｉｈｇにし、しきい値ＶｔｈＬより小さいときに出力ＶｏｕｔをＬｏｗにする。

周知のように、ＬＶＤＳでは、差動信号を用いてデータを転送するので、シングルエンド方式に較べてコモンノードノイズ３４ａ、３４ｂが除去されるという利点を有している。

次に、信号配線２６のパターンについて説明する。信号配線２６は、差動信号を伝送するために、一対の配線２６ａ、２６ｂの信号伝搬時間が揃っていることが必要である。配線２６ａと配線２６ｂの信号伝搬時間が異なると、データ信号３３ａとクロック信号３３ｂに位相差が生じ、高速での信号伝送が困難になるからである。

配線２６ａと配線２６ｂの信号伝搬遅延時間は、配線２６ａと配線２６ｂの長さおよび負荷容量に依存する。従って、配線２６ａと配線２６ｂは長さおよび負荷容量が揃っていることが必要である。

図４は信号配線２６のパターンを示す平面図である。図４に示すように、信号配線２６のパターンは、基本的に外側の配線２６ａの長さと内側の配線２６ｂの長さが等しくなるように設定されている。

配線２６ａのパターンは、パッド２４ａ、２５ａから延在しＸ方向に平行な引き出し部と、引き出し部に連続してＹ方向に平行な中央部からなるコの字型である。配線２６ｂのパターンも同様で、パッド２４ｂ、２５ｂから延在しＸ方向に平行な引き出し部と、引き出し部に連続してＹ方向に平行な中央部からなるコの字型である。

但し、配線２６ａと配線２６ｂの中央部の形状が異なっている。配線２６ａの中央部は直線状である。一方、配線２６ｂの中央部は矩形波状である。配線２６ｂの矩形波の数および矩形波の高さＬ２は、配線２６ａの長さと配線２６ｂの長さが等しくなるように設定される。

配線２６ｂの中央部が直線状であるとしたとき、配線２６ａの長さとの配線２６ｂの長さの差（内周差）を２Ｌ１とする。矩形波の高さＬ２は、例えば矩形波の数が５の場合、Ｌ１／５になる。矩形波のデューティは任意であるが、ここでは５０％としている。

その結果、配線２６ａと配線２６ｂの長さおよび負荷容量Ｃ１ａ、Ｃ１ｂが略等しくなるので、配線２６ａの信号伝搬時間と配線２６ｂの信号伝搬時間を揃えることが可能である。

信号配線２６は、半導体ウェーハ１０の製造工程において、信号出力パッド２４、信号入力パッド２５と同時に形成することができる。半導体基板１１上にパッド用のアルミニウム膜を形成し、リソグラフィ法により信号出力パッド２４、信号入力パッド２５および信号配線２６を一括してパターニングすればよい。従って、製造工程数および製造コストに影響を及ぼさない。

これにより外部ループバックテストは、例えば以下の手順で行なわれる。内部回路２１は送信すべきデータを準備する。送信回路２２は信号配線２６を介して受信回路２３にデータを送信する。受信回路２３は送信されたデータを受信する。内部回路２１は送信したデータと受信したデータを照合し、信号送信パッド２４および信号受信パッド２５廻りを中心とした伝送路が正常か否かを判断する。

外部ループバックテストが終了すると、配線２６は不要になる。半導体ウェーハ１０をダイシングライン１４、１５に沿って半導体チップに分割する際に、ダイシングライン１４上の配線２６はダイシングによりに除去される。従って、配線２６は得られた半導体チップに何ら影響を及ぼさない。

以上説明したように、本実施例の半導体ウェーハ１０は、ダイシングライン１４上に送信回路２２の信号出力パッド２４と受信回路２３の信号入力パッド２５を電気的に接続する信号配線２６が形成されている。

その結果、信号出力パッド２４および信号入力パッド２５にそれぞれプローブ針を当接させ、各プローブ針の引き出し線を外部で接続して得られる信号配線に較べて、信号配線２６の長さが大幅に短縮し、負荷容量Ｃ１ａ、Ｃ１ｂが大幅に低減する。

これにより、外部ループバックテストを高速な信号伝送速度で実施することができる。従って、外部ループバックテストが容易な半導体ウェーハが得られる。

ここでは、配線２６ｂの中央部が矩形波状である場合について説明したが、配線２６ａと配線２６ｂの長さが等しければ良いので、その他の形状でも構わない。例えば、台形状、三角形状、正弦波状、その他の直線と曲線を組合せた形状などである。

また、信号出力パッド２４および信号入力パッド２５間をできるだけ短いルートで接続した場合について説明したが、別のルートで接続することも可能である。図５は信号配線の別のルートを示す図である。

図５に示すように、信号配線２６は、集積回路１２の周りに沿ってダイシングライン１４およびダイシングライン１５上に形成されている。信号出力パッド２４および信号入力パッド２５間はできるだけ長いルートで接続されている。

また、伝送方式がＶＬＤＳである場合について説明したが、伝送方式は特に限定されない。伝送方式は通常のシングルエンド方式でも構わない。その場合は、図６に示すように、信号配線２６は単一の配線である。

本発明の実施例２に係る半導体ウェーハについて図７乃至図９を用いて説明する。図７は本実施例の信号配線のパターンを示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、信号配線の負荷容量を増大させたことにある。

図７に示すように、本実施例の信号配線４１は、一対の配線４１ａ、４１ｂを有している。外側の配線４１ａおよび内側の配線４１ｂの中央部は、ともに矩形波状である。

矩形波の数および矩形波の高さＬ３は、ともに等しく設定されている。矩形波の高さＬ３は、図４に示す矩形波の高さＬ２より十分大きく設定されている（Ｌ３≫Ｌ２）。なお、矩形波のデューティは等しく、５０％に設定されている。

その結果、配線４１ａの負荷容量Ｃ２ａおよび配線４１ｂの負荷容量Ｃ２ｂは略等しく、且つ図４に示す負荷容量Ｃ１ａおよびＣ１ｂより増大させることができる（Ｃ２ａ≒Ｃ２ｂ＞Ｃ１ａ≒Ｃ１ｂ）。

なお、ここでは説明していないが、配線４１ａの長さと配線４１ｂの長さを揃えることが必要なことは実施例１と同様である。

これにより、例えば集積回路１２の微細化にともなって負荷容量Ｃ２ａ、Ｃ２ｂが小さくなり過ぎるのを防止することができる。

また、集積回路１２が実装されたときに、信号出力パッド２４および信号入力パッド２５にそれぞれ接続される信号配線の負荷容量に近づければ、集積回路１２が実装されたときに近い条件で外部ループバックテストを実施することができる。

以上説明したように、本実施例の信号配線４１のパターンは、配線４１ａ、４１ｂの中央部がともに矩形状である。その結果、配線４１ａ、４１ｂの負荷容量Ｃ２ａ、Ｃ２ｂが増加する。

集積回路１２の微細化にともなって負荷容量Ｃ２ａ、Ｃ２ｂが小さくなり過ぎるのを防止するとともに、集積回路１２が実装されたときに近い条件で外部ループバックテストをしたい場合に適したパターンである。

ここでは、配線４１ａ、４１ｂの矩形波のデューティが等しい場合を示したが、異なっていても構わない。図８は信号配線の別のパターンを示す平面図である。図８に示すように、信号配線４２のパターンは、図７に示す信号配線４１のパターンと同様であるが、配線４２ａ、４２ｂの矩形波のデューティが異なっている。

配線４２ａの矩形波のデューティは５０％より小さく、配線４２ａの矩形波のデューティは５０％より大きく、両者の和が１００％になるように設定されている。即ち、配線４２ａと配線４２ｂのパターンは、互いに左右反転した関係にある。

これにより、信号配線４２ａと信号配線４２ｂを互いに嵌合するように近接配置することができる。ダイシングライン１４の幅Ｗが狭くても、負荷容量Ｃ３ａ、Ｃ３ｂをできるだけ大きくしたい場合に適したパターンである。

配線４２ａの負荷容量Ｃ３ａと配線４２ｂの負荷容量Ｃ３ｂは略等しい。更に、配線４２ａおよび配線４２ｂの矩形波の数を図７に示す配線４１ａ、４１ｂの矩形波の数に等しくすることにより、負荷容量Ｃ２ａ、Ｃ２ｂに略等しい負荷容量Ｃ３ａ、Ｃ３ｂが得られる（Ｃ３ａ≒Ｃ３ｂ≒Ｃ２ａ≒Ｃ２ｂ）。

また、配線４１ａ、４１ｂの中央部が矩形波状である場合について説明したが、これに限定されるものではなく、実質的に負荷容量を増大させることができるパターンであれば良い。

図９は信号配線の更に別のパターンを示す平面図である。図９に示すように、信号配線４３のパターンは、中央部が平面状である。配線４３ａの中央部の幅Ｗ１は引き出し部の幅Ｗ２より大幅に広く設定されている（Ｗ１≫Ｗ２）。

配線４３ｂについても配線４３ａと同様である。配線４３ｂの中央部の幅Ｗ３は信号配線４３ａ中央部の幅Ｗ１より若干大きく設定されている。配線４３ｂの中央部の面積を配線４３ａの中央部の面積と等しくするためである。これにより、配線４３ａの負荷容量Ｃ４ａと配線４３ｂの負荷容量Ｃ４ｂを略等しくすることができる。

信号配線４３では、配線４１ａ、４１ｂの中央部を平面形状としたことにより、矩形波状より負荷容量を大幅に増加させることができる。また、パターンが単純なので、容易に形成することができる。負荷容量をできるだけ大きくして、占有面積をできるだけ小さくしたいときに適したパターンである。

本発明の実施例３に係る半導体ウェーハについて図１０を用いて説明する。図１０は半導体ウェーハの要部、即ち本実施例の半導体装置を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、信号配線の信号伝搬遅延時間を可変できるようにしたことにある。

即ち、図１０に示すように、本実施例の半導体ウェーハ５０では、信号配線５１の配線５１ａは、途中に互いに遅延時間の異なる複数の遅延線を有する遅延線群５２ａを備えている。複数の遅延線はそれぞれ一端が信号出力パッド２４ａに接続され、他端がセレクタ５３ａを介して信号入力パッド２５ａに接続されている。

配線５１ｂについても同様である。配線５１ｂは途中に互いに遅延時間の異なる複数の遅延線を有する遅延線群５２ｂを備えている。複数の遅延線はそれぞれ一端が信号出力パッド２４ｂに接続され、他端がセレクタ５３ｂを介して信号入力パッド２５ｂに接続されている。

セレクタ５３ａ、５３ｂは、それぞれ配線５４により選択信号パッド５５に接続されている。遅延線群５２ａ、５２ｂおよびセレクタ５３ａ、５３ｂは、ダイシングライン１４に形成されている。

遅延線群５２ａ、５２ｂは、それぞれ例えば互いに異なる段数を有するインバータの直列回路群である。周知のようにインバータの段数に応じて遅延時間の異なる遅延線が得られる。

セレクタ５３ａ、５３ｂは、それぞれデコーダとスイッチング回路を有している。デコーダは選択信号Ｖｓをデコードして遅延線群５２ａ、５２ｂのうちの選択する遅延線を決定する。スイッチング回路は、決定された遅延線を選択する。選択信号Ｖｓは、例えば外部ループバックテスト時に内部回路２１により生成される。

これにより、信号配線５１の信号伝搬遅延時間を可変することが可能である。遅延線群５２ａ、５２ｂのうちから選択される遅延線は、遅延時間が等しくても異なっていても良い。具体的には、遅延線群５２ａ、５２ｂでともに遅延線Delay1が選択されても良い。遅延線群５２ａで遅延線Delay1が選択され、遅延線群５２ａで遅延線Delay2が選択されても良い。

遅延時間が等しい遅延線が選択された場合、例えば規格で定められた範囲内の信号伝播遅延時間のずれが生じても正常に動作するか否かを試験することができる。遅延時間が異なる遅延線が選択された場合、図３に示す差動信号Ｖｄｓのデータ信号３３ａとクロック信号３３ｂの位相がどれだけずれても正常に動作するか否かを試験することができる。

以上説明したように、本実施例では、選択信号Ｖｓにより信号配線５１の信号伝搬遅延時間を可変することができる。外部ループバックテストにおいて、動作タイミングのマージンを確認したい場合に適したパターンである。

本発明の実施例４に係る半導体ウェーハについて図１１を用いて説明する。図１１は半導体ウェーハの要部、即ち本実施例の半導体装置を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、集積回路が複数の送信回路を有することにある。

即ち、図１１に示すように、本実施例の半導体ウェーハ６０では、集積回路６１は２の送信回路２２、６２と、受信回路２３を有している。送信回路２２、６２はその特性が同一であっても異なっていても構わない。

ダイシングライン１４には、セレクタ６３が形成されている。セレクタ６３は、選択信号Ｖｓにより外部ループバックテストを送信回路２２と受信回路２３の間で行うか、送信回路６２と受信回路２３の間で行うかを選択するために設けられている。

送信回路２２は、信号出力パッド２４を介して信号配線６４によりセレクタ６３の一方の入力端子（図示せず）に接続されている。送信回路６１は、信号出力パッド６５を介して信号配線６６によりセレクタ６３の他方の入力端子に接続されている。

受信回路２３は、信号入力パッド２５を介して信号配線６７によりセレクタ６３の出力端子に接続されている。セレクタ６３の制御端子は、選択信号パッド６８に接続されている。

以上説明したように、本実施例の半導体ウェーハ６０は、２つの送信回路２２、６２とセレクタ６３を有しているので、送信回路２２と受信回路２３の間の外部ループバックテストと、送信回路６１と受信回路２３の間の外部ループバックテストのいずれも行うことができる。

ここでは、集積回路６１が２つの送信回路２２、６２と１つの受信回路２３を有する場合について説明したが、送信回路の数には特に制限はない。送信回路の数が増加しても、できるだけ少ない数の信号配線で外部ループバックテストが行える利点がある。

また、集積回路が１つの送信回路と複数の受信回路を有する場合、複数の送信回路と複数の受信回路を有する場合にも、同様に実施することができる。

本発明の実施例５に係る半導体ウェーハについて図１２を用いて説明する。図１２は半導体ウェーハの要部、即ち本実施例の半導体装置を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、外部ループバックテストを別の集積回路との間で行なうようにしたことにある。

即ち、図１２に示すように、本実施例の半導体ウェーハ７０では、Ｙ方向に隣接する第１および第２の集積回路１２において、第１の集積回路１２の送信回路２２の信号出力パッド２４と第２の集積回路１２の受信回路２３の信号入力パッド２５間が、第１の信号配線７１で接続されている。同様に、第２の集積回路１２の送信回路２２の信号出力パッド２４と第１の集積回路１２の受信回路２３の信号入力パッド２５間が、第２の信号配線７２で接続されている。

第１および第２の信号配線７１、７２は、第１および第２の集積回路１２のＹ方向に平行な一辺に沿ってダイシングライン１５を横切り、ダイシングライン１４上に形成されている。

これにより、第１の集積回路１２の送信回路２２は、第２の集積回路１２の受信回路２３にデータを送信することができる。第２の集積回路１２の送信回路２２は受信したデータをそのまま第１の集積回路１２の受信回路２３に返信することができる。従って、外部ループバックテストを行うことが可能である。

以上説明したように、本実施例では、隣接する第１および第２の集積回路１２において、互いの送信回路２２と受信回路２３同士を、第１および第２の信号配線７１、７２により接続している。その結果、第１および第２の集積回路１２間で、外部ループバックテストを行うことができる。

ここでは、第１および第２の集積回路１２がＹ方向に隣接する場合について説明したが、第１および第２の集積回路１２がＸ方向に隣接していても構わない。図１３はＸ方向に隣接する第１および第２の集積回路１２間で外部ループバックテストを行う場合を示す図である。更に、２つの集積回路１２は隣接していなくても、外部ループバックテストを行うことは可能である。

また、集積回路１２以外の集積回路でも、外部ループバックテストを行うことができる。例えば、受信回路のみを有する集積回路と送信回路のみを有する集積回路間、または、送信回路と受信回路が遠く離れて配置されている集積回路間などの場合である。

図１４は送信回路のみを有する集積回路と受信回路のみを有する集積回路間で外部ループバックテストを行う場合を示す図である。図１４に示すように、Ｙ方向に隣接する２つの集積回路７３、７４において、集積回路７３は送信回路２２のみを有し、集積回路７４は受信回路２３のみを有している。

集積回路７３の送信回路２２の信号出力パッド２４と集積回路７４の受信回路２３の信号入力パッド２５間は、信号配線７５で電気的に接続されている。外部ループバックテストは、例えば下記のように行われる。

集積回路７３の送信回路２２からデータを集積回路７４の受信回路２３宛に送信する。集積回路７４の受信回路２３は送信されたデータを受信し、集積回路７４の内部回路２１に引き渡す。集積回路７４の内部回路２１は、引き渡されたデータを外部回路、例えば外部のテスターを経由して集積回路７３の内部回路２１に引き渡す。集積回路７３の内部回路２１は送信したデータと引き渡されたデータを照合する。

図１５は送信回路と受信回路が遠く離れて配置されている集積回路間で、外部ループバックテストを行う場合を示す図である。図１５に示すように、Ｙ方向に隣接する第１および第２の集積回路７６において、送信回路２２は集積回路７６のＸ方向に平行な一辺側に配置され、受信回路２３はその一辺と対向する他辺側に配置されている。即ち、第１の積回路７６の送信回路２２と第２の集積回路７６の受信回路２３は、ダイシングライン１５を挟んで対向している。

第１の集積回路７６の送信回路２２の信号出力パッド２４と第２の集積回路７６の送信回路２３の信号入力パッド２５間は、短い信号配線７７により電気的に接続することができる。

第２の集積回路７６でのみ外部ループバックテストを行う場合は、第２の集積回路７６の送信回路２２の信号出力パッド２４と送信回路２３の信号入力パッド２５間を長い配線７８で電気的に接続しなければならない。

本発明の実施例６に係る半導体ウェーハについて図１６を用いて説明する。図１６は半導体ウェーハの要部、即ち本実施例の半導体装置を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、複数の送信回路と複数の受信回路をスルーした外部ループバックテストが行えることにある。

即ち、図１６に示すように、本実施例の半導体ウェーハ８０では、集積回路８１は２つの送信回路２２ａ、２２ｂと２つの受信回路２３ａ、２３ｂを有している。送信回路２２ａ、２２ｂと受信回路２３ａ、２３ｂは、Ｙ方向に平行な一辺側に交互に配置されている。

集積回路８１において、送信回路２２ａの信号出力パッド２４と隣接する受信回路２３ｂの信号入力パッド２５間は、第１の信号配線８２により電気的に接続されている。内部回路２１は、受信回路が受信したデータをそのまま送信回路に伝達する内部スルーテスト機能を有している。受信回路２３ａと送信回路２２ａは内部スルーテスト機能により実質的に接続されている。受信回路２３ｂと送信回路２２ｂは内部スルーテスト機能により実質的に接続されている。

第１の集積回路８１の送信回路２２ｂの信号出力パッド２４とＹ方向に隣接する第２の集積回路８１の受信回路２３ａの信号入力パッド２５間は第２の信号配線８３により電気的に接続されている。

集積回路８１は、第１の信号配線８２よび内部スルーテスト機能により複数の送信回路と複数の受信回路が交互に直列接続されている。Ｙ方向に隣接する第１および第２の集積回路８１は、第２の信号配線８３により直列接続されている。

第１の信号配線８２は、ダイシングライン１４上に形成されている。第２の信号配線８３は、ダイシングライン１５を横切ってダイシングライン１４上に形成されている。

外部ループバックテストは、例えば下記のように行われる。始に、第１の集積回路８１の受信回路２３ａに、外部回路、例えば第１の集積回路８１に接続されたテスターからデータを入力する。

受信回路２３ａはデータを受信すると、内部回路２１にデータを引き渡す。内部回路２１は内部スルーテスト機能により引き渡されたデータをそのまま送信回路２２ａに伝達する。送信回路２２ａは伝達されたデータを第１の信号配線８２を介して受信回路２３ｂに送信する。

受信回路２３ｂはデータを受信すると、内部回路２１にデータを引き渡す。内部回路２１は内部スルーテスト機能により引き渡されたデータをそのまま送信回路２２ｂに伝達する。送信回路２２ｂは信号配線８３を介して伝達されたデータを隣接する第２の集積回路８１の受信回路２３ａに送信する。

このデータ転送は、第２の集積回路８１の最後に至るまで繰り返される。第２の集積回路８１の最後の送信回路２２ｂは、外部回路にデータをそのまま返信する。これにより、複数の送信回路と複数の受信回路をスルーした外部ループバックテストを行うことが可能である。

以上説明したように、本実施例の半導体ウェーハ８０では、第１および第２の集積回路８１の送信回路２２、受信回路２３が、実質的に直列接続されている。その結果、第１および第２の集積回路８１の外部ループバックテストを一度に行うことができる。従って、テスト時間の短縮に繋げることができる利点がある。

ここでは、集積回路８１が２つの送信回路および２つの受信回路を有する場合について説明したが、送信回路、受信回路の数に制限はない。また、送信回路と受信回路の数は等しくなくても構わない。また、一度に外部ループバックテストを行う集積回路の数についても特に制限はない。

上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体ウェーハは、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた半導体ウェーハの形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。

１０、５０、６０、７０、８０ 半導体ウェーハ
１１ 半導体基板
１２、６１、７３、７４、７６、８１ 集積回路
１３ オリエンテーションフラット
１４、１５ ダイシングライン
２１ 内部回路
２２、６２ 送信回路
２３ 受信回路
２４、６５ 信号出力パッド
２５ 信号入力パッド
２６、４１、４２、４３、５１、６４、６６、６７、７１、７２、７５、７７、７８、８２、８３ 信号配線
３３ａ データ信号
３３ｂ クロック信号
３４ａ、３４ｂ ノイズ
Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ、Ｃ４ａ、Ｃ４ｂ 負荷容量
５２ａ、５２ｂ 遅延線群
５３ａ、５３ｂ、６３ セレクタ
５４ 配線
５５、６８ 選択信号パッド

Claims (5)

1. ダイシングラインで囲まれた矩形状格子に形成され、信号出力パッド有する送信回路と、信号入力パッドを有する受信回路と、前記送信回路および前記受信回路に入出力されるデータを処理する内部回路とを有する複数の集積回路と、
   前記ダイシングライン上に形成され、前記信号出力パッドと前記信号入力パッド間を電気的に接続する信号配線と、
   を具備することを特徴とする半導体装置。
2. 前記信号配線は、
   前記ダイシングラインに形成され、互いに異なる遅延時間を有する複数の遅延線と、
   前記ダイシングラインに形成され、選択信号に応じて前記複数の遅延線のうちのいずれかの遅延線を選択するセレクタと、
   を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記集積回路は複数の前記送信回路を有し、
   前記ダイシングラインに、選択信号に応じて複数の前記送信回路のうちのいずれかの送信回路を選択し、選択された前記送信回路と前記受信回路を電気的に接続するためのセレクタが形成されていることを特徴とする請求項１に記載の半導体装置。
4. 複数の前記集積回路のうちの隣接する第１および第２の前記集積回路において、
   第１の前記集積回路の前記信号出力パッドと第２の前記集積回路の前記信号入力パッド間が第１の前記信号配線で電気的に接続され、
   第１の前記集積回路の前記信号入力パッドと第２の前記集積回路の前記信号出力パッド間が第２の前記信号配線で電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
5. 前記集積回路は複数の前記送信回路と複数の前記受信回路を有し、
   複数の前記送信回路と複数の前記受信回路は、第１の前記信号配線と前記内部回路のスルーテスト機能により交互に直列接続され、
   複数の前記集積回路のうちの隣接する第１および第２の前記集積回路において、第１の前記集積回路における前記直列接続の一端の前記送信回路と第２の前記集積回路における前記直列回路の他端の前記受信回路が第２の前記信号配線により電気的に接続されていることを特徴とする請求項１に記載の半導体装置。

Images