JPS61268034A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61268034A JPS61268034A JP60111430A JP11143085A JPS61268034A JP S61268034 A JPS61268034 A JP S61268034A JP 60111430 A JP60111430 A JP 60111430A JP 11143085 A JP11143085 A JP 11143085A JP S61268034 A JPS61268034 A JP S61268034A
- Authority
- JP
- Japan
- Prior art keywords
- test
- wafer
- chip
- burn
- cutting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にＣＭＯＳ構造による
半導体装置におけるスクリーニング試験適用のための改
良構造に係るものである。
半導体装置におけるスクリーニング試験適用のための改
良構造に係るものである。
従来例によるこの種の半導体装置における製造工程時で
の不良品除去のための方法としては、半導体ウェハプロ
セス完了後にウェハテストを行ない、このウェハテスト
により良品となった全ての半導体チップに対して以後の
組立てをなし、その後９組立て工程での不良品を取除き
、ついでこれをバーンイン用基板に装着させた上で、恒
温槽に入′れバイアスを印加してバーンイン試験を行な
うようにしていた。
の不良品除去のための方法としては、半導体ウェハプロ
セス完了後にウェハテストを行ない、このウェハテスト
により良品となった全ての半導体チップに対して以後の
組立てをなし、その後９組立て工程での不良品を取除き
、ついでこれをバーンイン用基板に装着させた上で、恒
温槽に入′れバイアスを印加してバーンイン試験を行な
うようにしていた。
従来でのバーンイン試験は、このような方法によって行
なわれていたので、たとえバーンイン試験により不良と
なる半一体チップに対しても以後の組立てをなさなけれ
ばならず、余分な手数ならびに費用を必要としており、
またバーンイン時の温度に関しても、半導体チップ以外
の物質などからの制限を受けるという問題点があった。
なわれていたので、たとえバーンイン試験により不良と
なる半一体チップに対しても以後の組立てをなさなけれ
ばならず、余分な手数ならびに費用を必要としており、
またバーンイン時の温度に関しても、半導体チップ以外
の物質などからの制限を受けるという問題点があった。
従ってこの発明の目的とするところは、このような従来
の問題点に鑑み、半導体ウェハの状態でバーンイン試験
を行ない得る素子チップ構造として、製造欠陥などによ
りゲート酸化膜の耐圧が低い素子チップについては、こ
れを組立て工程に移行する以前のウェハテスト段階で除
去し得るようにした半導体装置を提供することである。
の問題点に鑑み、半導体ウェハの状態でバーンイン試験
を行ない得る素子チップ構造として、製造欠陥などによ
りゲート酸化膜の耐圧が低い素子チップについては、こ
れを組立て工程に移行する以前のウェハテスト段階で除
去し得るようにした半導体装置を提供することである。
前記目的を達成するために、この発明に係る半導体装置
は、半導体ウェハでの個々の素子チップの内部回路が静
的な状態になるように、その入力端子と電源端子とのそ
れぞれを過電流制限用ヒユーズにより接続させると共に
、各素子チップを分離するダイシングラインを利用して
、ＧＮＤをウェハ内全素子チップに共通にしたものであ
る。
は、半導体ウェハでの個々の素子チップの内部回路が静
的な状態になるように、その入力端子と電源端子とのそ
れぞれを過電流制限用ヒユーズにより接続させると共に
、各素子チップを分離するダイシングラインを利用して
、ＧＮＤをウェハ内全素子チップに共通にしたものであ
る。
この発明にあっては、半導体ウェハ内での各素子チップ
を前記構成とすることで、ウェハ状態のま−１個所にの
みバイアス負荷を印加すれば、全ての素子チップに同様
な負荷を与えてバーンイン試験を行ない得られ、もし不
良品が存在したときでも、過電流制限用ヒユーズが働い
て、試験中。
を前記構成とすることで、ウェハ状態のま−１個所にの
みバイアス負荷を印加すれば、全ての素子チップに同様
な負荷を与えてバーンイン試験を行ない得られ、もし不
良品が存在したときでも、過電流制限用ヒユーズが働い
て、試験中。
常に安定した負荷を継続して印加できるものであり、結
果的には製造欠陥などでゲート酸化膜の耐圧が低い素子
チップなどを、組立て工程以前のウェハテスト段階で除
去できるのである。
果的には製造欠陥などでゲート酸化膜の耐圧が低い素子
チップなどを、組立て工程以前のウェハテスト段階で除
去できるのである。
以下、この発明に係る半導体装置の一実施例につき、第
１図なσ１し第３図を参照して詳細に説明する。
１図なσ１し第３図を参照して詳細に説明する。
第１図はこの実施例構成を適用したＣＭＯＳ（相補形Ｍ
ＯＳ）構造による半導体装置での半導体チップの表面配
置を示す平面説明図、第２図は同上縦断面図であり、ま
た第３図は同上半導体ウェハ全体の表面配置を示す平面
説明図である。
ＯＳ）構造による半導体装置での半導体チップの表面配
置を示す平面説明図、第２図は同上縦断面図であり、ま
た第３図は同上半導体ウェハ全体の表面配置を示す平面
説明図である。
これらの各図において、符号１は入力端子としてのパッ
ド、２は過電流制限用のヒユーズ、３はポリシリコン（
またはアルミニウム）配線、４はヒユーズ切断用のパッ
ド、５は電源端子としてのパッド、６はＧＮＤ端子とし
てのパッドであり、また７はヒユーズ切断用のパッド４
の下層の高濃度Ｐ膨拡散層、８はウェハのＮ形基板、８
はそのパッシベーション膜、１０は同ガラスコート膜、
１１は各チップ間のダイシングライン、１２は不完全な
素子チップである。そして前記過電流制限用ヒユーズ２
のリミットは、各素子チップの内部回路に悪影響を及ぼ
さない値にしである。
ド、２は過電流制限用のヒユーズ、３はポリシリコン（
またはアルミニウム）配線、４はヒユーズ切断用のパッ
ド、５は電源端子としてのパッド、６はＧＮＤ端子とし
てのパッドであり、また７はヒユーズ切断用のパッド４
の下層の高濃度Ｐ膨拡散層、８はウェハのＮ形基板、８
はそのパッシベーション膜、１０は同ガラスコート膜、
１１は各チップ間のダイシングライン、１２は不完全な
素子チップである。そして前記過電流制限用ヒユーズ２
のリミットは、各素子チップの内部回路に悪影響を及ぼ
さない値にしである。
ご覧でこの半導体装置の構成として、それぞれの各入力
端子パー、ド１は、共に過電流制限用ヒユーズ２を介し
てポリシリコン配線３により共通に接続され、このポリ
シリコン配線３は各ヒユーズ切断用のパッド４に接続さ
れており、またこれらのヒユーズ切断用のパッド４のそ
れぞれに、電源端子パッド５およびＧＮＤ端子パッド８
が過電流制限用ヒユーズ２を介して接続され、さらにヒ
ユーズ切断用のパッド４の下層に高濃度Ｐ膨拡散層７を
設けると共に、この高濃度Ｐ膨拡散層７のそれぞれを全
てのダイシングライン１１に配し、かつ各チップのＧＮ
Ｄを共通にしたものである。
端子パー、ド１は、共に過電流制限用ヒユーズ２を介し
てポリシリコン配線３により共通に接続され、このポリ
シリコン配線３は各ヒユーズ切断用のパッド４に接続さ
れており、またこれらのヒユーズ切断用のパッド４のそ
れぞれに、電源端子パッド５およびＧＮＤ端子パッド８
が過電流制限用ヒユーズ２を介して接続され、さらにヒ
ユーズ切断用のパッド４の下層に高濃度Ｐ膨拡散層７を
設けると共に、この高濃度Ｐ膨拡散層７のそれぞれを全
てのダイシングライン１１に配し、かつ各チップのＧＮ
Ｄを共通にしたものである。
次にこの実施例構成でのバーンイン試験について述べる
と、ウェハプロセスが完了した時点で、裏面からバイア
ス電圧を印加（このとき第２図からも明らかなようにＮ
形基板の半導体素子ではその裏面が電源端子と同電位に
なっている）させ。
と、ウェハプロセスが完了した時点で、裏面からバイア
ス電圧を印加（このとき第２図からも明らかなようにＮ
形基板の半導体素子ではその裏面が電源端子と同電位に
なっている）させ。
かつそのＧＮＤとしては、第３図の半導体ウェハ上の不
完全素子１２の部分でコンタクトをとるようにする。従
って、この状態で正常素子に対しては、０ＭＯ５構成に
特有の性質から、殆んど電流が流れない。
完全素子１２の部分でコンタクトをとるようにする。従
って、この状態で正常素子に対しては、０ＭＯ５構成に
特有の性質から、殆んど電流が流れない。
続いて製造欠陥をもつ素子のゲート酸化膜が、このバー
ンイン試験により絶縁破壊されて、不良品になったとき
には、入力端子あるいは電源端子から電流が流れ、この
電流が所定値を越えると、過電流制限用のヒユーズ２が
溶断されて、他の正常素子のバイアス条件に影響を与え
ないようになる。そしてバーンイン試験完了後は、ウェ
ハテストの段階で、実際のテスト以前に、ヒユーズ切断
用のパッド４から全ての過電流制限用ヒユーズ２を溶断
させておけば良い。
ンイン試験により絶縁破壊されて、不良品になったとき
には、入力端子あるいは電源端子から電流が流れ、この
電流が所定値を越えると、過電流制限用のヒユーズ２が
溶断されて、他の正常素子のバイアス条件に影響を与え
ないようになる。そしてバーンイン試験完了後は、ウェ
ハテストの段階で、実際のテスト以前に、ヒユーズ切断
用のパッド４から全ての過電流制限用ヒユーズ２を溶断
させておけば良い。
すなわち、前記のようにしてこの実施例構成においては
、初期不良となる素子チップについて、これを組立て以
前に除去し得るのである。
、初期不良となる素子チップについて、これを組立て以
前に除去し得るのである。
なお、前記実施例においては、入力端子を電源端子に接
続した場合について述べたが、回路の機能によっては、
ＧＮＤ端子に接続するようにしても良いことは勿論であ
る。
続した場合について述べたが、回路の機能によっては、
ＧＮＤ端子に接続するようにしても良いことは勿論であ
る。
以上詳述したようにこの発明によれば、半導体ウェハ内
での各素子チップの入力端子と電源端子とのそれぞれを
、過電流制限用ヒユーズを介して接続させ、かつ各素子
チップを分離するダイシングラインを利用して、 ＧＮ
Ｄをウェハ内全素子チップに共通にしたから、ウェハ状
態のまへでバーンイン試験を行なうことができ、これに
よって初期不良となるべき素子チップを組立て以前に除
去し得るため、従来のように初期不良の素子チップにつ
いても組立てをなすような無駄な手数、費用を省略でき
て、装置のコスト節減が可能となり、またウェハ状態で
のバーンインであることから、試験温度をも従来よりも
高＜ （２００℃程度までは問題ない）し得て、効率的
な試験を実行できるなどの特長を有するものである。
での各素子チップの入力端子と電源端子とのそれぞれを
、過電流制限用ヒユーズを介して接続させ、かつ各素子
チップを分離するダイシングラインを利用して、 ＧＮ
Ｄをウェハ内全素子チップに共通にしたから、ウェハ状
態のまへでバーンイン試験を行なうことができ、これに
よって初期不良となるべき素子チップを組立て以前に除
去し得るため、従来のように初期不良の素子チップにつ
いても組立てをなすような無駄な手数、費用を省略でき
て、装置のコスト節減が可能となり、またウェハ状態で
のバーンインであることから、試験温度をも従来よりも
高＜ （２００℃程度までは問題ない）し得て、効率的
な試験を実行できるなどの特長を有するものである。
第１図はこの発明に係る半導体装置の一実施例構成を適
用したｃｘｏｓ（相補形ＭＯＳ）構造による半導体チッ
プの表面配置を示す平面説明図、第２図は同上縦断面図
であり、また第３図は同上半導体ウェハ全体の表面配置
を示す平面説明図である。 １・・・・入力端子パッド、２・・・・過電流制限用ヒ
ユーズ、３・・・・ポリシリコン配線、４・・・・ヒユ
ーズ切断用パッド、５・・・・電源端子パッド、６・・
・・ＧＮＤ端子パッド、７・・・・高濃度Ｐ膨拡散層、
８・・・・Ｎ形基板、１１・・・・ダイシングライン。
用したｃｘｏｓ（相補形ＭＯＳ）構造による半導体チッ
プの表面配置を示す平面説明図、第２図は同上縦断面図
であり、また第３図は同上半導体ウェハ全体の表面配置
を示す平面説明図である。 １・・・・入力端子パッド、２・・・・過電流制限用ヒ
ユーズ、３・・・・ポリシリコン配線、４・・・・ヒユ
ーズ切断用パッド、５・・・・電源端子パッド、６・・
・・ＧＮＤ端子パッド、７・・・・高濃度Ｐ膨拡散層、
８・・・・Ｎ形基板、１１・・・・ダイシングライン。
Claims (1)
- ＣＭＯＳ（相補形ＭＯＳ）構造による半導体装置にお
いて、半導体ウェハでの個々の素子チップの内部回路が
静的な状態になるように、その入力端子と電源端子との
それぞれを過電流制限用ヒューズにより接続させると共
に、各素子チップを分離するダイシングラインを利用し
て、ＧＮＤをウェハ内全素子チップに共通にしたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111430A JPS61268034A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111430A JPS61268034A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61268034A true JPS61268034A (ja) | 1986-11-27 |
Family
ID=14560989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111430A Pending JPS61268034A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61268034A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312648A (ja) * | 1987-06-15 | 1988-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路チップの製法 |
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
| US6410936B1 (en) * | 1998-06-04 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
-
1985
- 1985-05-22 JP JP60111430A patent/JPS61268034A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312648A (ja) * | 1987-06-15 | 1988-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路チップの製法 |
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
| US6410936B1 (en) * | 1998-06-04 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2455818C (en) | Testing vias and contacts in integrated circuit fabrication | |
| JPH07169807A (ja) | 半導体ウェハ | |
| JP3689154B2 (ja) | 電子回路の製造方法、半導体材料ウエハー及び集積回路 | |
| US5391502A (en) | Per-wafer method for globally stressing gate oxide during device fabrication | |
| JPS61268034A (ja) | 半導体装置 | |
| JP2002033361A (ja) | 半導体ウェハ | |
| JPS5948933A (ja) | 半導体不揮発性記憶装置の検査方法 | |
| JP2000124279A (ja) | ウエハバーンインに対応する半導体装置 | |
| IE53794B1 (en) | Large scale integration semiconductor device having monitor element and method of manufacturing the same | |
| JPH0782165B2 (ja) | 液晶表示装置の製造方法 | |
| JPH065677A (ja) | 半導体装置 | |
| JPH0917832A (ja) | 半導体装置 | |
| JP2001110858A (ja) | 半導体装置およびその製造方法、ならびにバーンイン装置 | |
| JP3784148B2 (ja) | ウェハカセット | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| JP2000196036A (ja) | 半導体記憶装置及び半導体製造方法 | |
| KR0151836B1 (ko) | 웨이퍼 레벨 번인 및 테스트 방법 | |
| JPH06310578A (ja) | 半導体装置 | |
| KR100265841B1 (ko) | 포토마스크를 이용한 반도체 소자의 공정 모니터 방법 | |
| JPH10313028A (ja) | 半導体ウェハ、半導体装置用スクリーニング装置及び半導体装置の製造方法 | |
| JPH07135243A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001144152A (ja) | ウエハおよび半導体装置の製造方法 | |
| JPH09199565A (ja) | プロセス監視回路 | |
| JPH04287944A (ja) | 半導体素子の電気特性評価方法 | |
| JPH0555313A (ja) | 半導体ウエハ |