JP4073552B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体装置を特定するための変造不可能な任意の固有識別番号を製造段階でプログラムすることができる半導体装置に関する。
【０００２】
【従来の技術】
従来より、デバイスパッケージ毎に、デバイス（またはデバイスを組込んだ装置）を特定するための固有の識別番号（固有識別番号と称す）をワンタイムＰＲＯＭを用いてプログラムする方法がとられている。
【０００３】
このワンタイムＰＲＯＭを用いた場合、半導体製造段階においてワンタイムＰＲＯＭに相当する論理回路を構成しておき、装置組立て段階において書込み作業を行ない、装置（基板）に実装する。
【０００４】
【発明が解決しようとする課題】
ところで、ワンタイムＰＲＯＭを用いて固有識別番号のプログラムを行なう場合、以下の問題点がある。
【０００５】
装置の小型・軽量化を実現するための高密度実装向けに普及している狭小パッケージの半導体デバイスに対する固有識別番号のプログラム作業は、半導体デバイスのリード端子変形や書込装置におけるソケットとデバイスとのリード端子間での接触不良による書込不良を起こしやすいことから、作業の自動化が困難である。これは、大量生産の向かず、さらにはコストダウンも難しいことを示している。
【０００６】
また、デバイスパッケージ毎に異なる任意の固有識別番号をプログラムするために、デバイス外部から固有識別番号を記憶するヒューズ回路までの経路を公開する必要がある。これは、半導体製造者および装置組立者以外の第３者が、ヒューズを溶断（または形成）する箇所を追加することで、固有識別番号を追加変更（変造）することが可能であることを示している。
【０００７】
この問題を解決するため、半導体デバイスの製造時において固有識別番号を構成するための複数のマスクセットを組合わせることで、デバイスパッケージ毎に異なる任意の固有識別番号を実現することも可能である。しかしながら、マスクの組合わせによる製造方法では、（実現する固有識別番号の組合わせ÷１ウェハ上でのチップ数）分だけのマスクが必要となる。さらに、ウェハテスト段階で検出された不良デバイスは、そのまま欠番となるという問題が存在する。
【０００８】
「半導体チップ（特開平７−５０２３３号公報）」（以下、文献１と称す）では、上記課題を解決する手法として、レーザートリマー装置とレーザー溶断型ヒューズとを用いているが、任意のシリアル番号を実現するための回路は最適化されておらず、集積密度の向上が困難であるといる問題点を有する。
【０００９】
「半導体装置及びその製造方法（特開平７−３０７２５７号公報）」（以下、文献２と称す）においても、レーザートリマー装置とレーザー溶断型ヒューズとを用いた半導体装置について述べられているが、不良解析を目的とすること、またこの手法では、不良デバイスはそのまま欠番となってしまうこと、さらには任意のシリアル番号を実現するためには具体性に欠けるという問題点がある。
【００１０】
「ダイ特定情報に特徴付けられるダイ上の集積回路を含む装置（特開平６−９７２４０号公報）」（以下、文献３と称す）では、過電圧の印加によるヒューズ溶断方式を使用しているが、任意のシリアル番号を実現するためには具体性に欠けること、またプログラミング経路に対する過電圧印加時の対策が必要でありチップ面積の縮小に向かないという問題点がある。さらに、半導体デバイスの外部からプログラミング経路が提供されているため、デバイスまたは装置を特定するための固有識別番号を、半導体製造者及び装置組立者以外の第３者が変更（変造）することができるという問題点がある。
【００１１】
そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、任意の固有識別番号を製造段階においてプログラムすることが可能な半導体記憶装置を提供することにある。
【００１２】
さらに、本発明の他の目的は、変造不可能な固有識別番号を有する半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、変造不可能な固有識別番号を有し、寛容な方法で、大量かつ安価に生産することが可能な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に係る半導体装置は、外部からプログラム信号を受けるプログラミング専用パッドと、複数の識別番号形成手段とを備える。複数の識別番号形成手段のそれぞれは、プログラミング専用パッドで受けるプログラム信号に基づき状態を変化させるプロクラム素子と、プログラム素子の状態に基づき、電圧レベルが変化する識別番号出力端子とを含む。請求項１に係る半導体装置は、複数の識別番号出力端子のそれぞれにおける電圧に基づき、チップ固有の識別番号を出力する読出手段と、外部とデータの入出力を行なうリードフレームと、リードフレームと接続される入出力パッドと、入出力パッドの信号に応答して動作する内部回路とをさらに備える。プログラミング専用パッドは、リードフレームと非接合状態にあり、リードフレームの内側に配置される。プログラム素子は、一方の端子が、プログラミング専用パッドから入力されるプログラム信号を受ける短絡接合素子で構成される。複数の識別番号形成手段のそれぞれは、短絡接合素子の他方の端子の電位を制御することにより、選択的に短絡接合素子を短絡させる選択手段をさらに含む。
【００３２】
【発明の実施の形態】
［実施の形態１］
本発明の実施の形態１における半導体装置について説明する。本発明の実施の形態１では、レーザートリマー装置と半導体デバイス内部に形成されたレーザ溶断型ヒューズとにより、デバイスパッケージ毎に、変造不可能な、固有かつ任意の識別番号（固有識別番号）をプログラムすることを可能とするものである。
【００３３】
本発明の実施の形態１における固有識別番号基本回路１００について、図１を用いて説明する。図１は、本発明の実施の形態１における固有識別番号基本回路１００の構成の一例を示す回路図である。図１では、固有識別番号の２進表記における１ビット分を実現するための構成について示している。
【００３４】
図１に示す固有識別番号基本回路１００は、プルアップ抵抗３、およびレーザー溶断型ヒューズ５を含む。プルアップ抵抗３は、電源２と固有識別番号出力端子１との間に接続される。レーザー溶断型ヒューズ５は、固有識別番号出力端子１と接地電位４との間に接続される。固有識別番号出力端子１は、電源２に接続されたプルアップ抵抗３の出力と接地電位４に接続されたレーザ溶断型ヒューズ５とのワイヤードＡＮＤで表現される。
【００３５】
デバイスパッケージ毎に固有かつ任意の識別番号を実現するためには、図１に示す固有識別番号基本回路１００を必要とするビット数分だけ並べるとともに、読出専用のインタフェース回路を設ける。
【００３６】
次に、図１に示す固有識別番号基本回路１００を用いて、ｎビットの固有識別番号を実現するための回路構成について、図２を用いて説明する。図２は、本発明の実施の形態１における固有識別番号構成回路１０００の構成の一例を示す図であり、併せてインタフェース回路５０との関係を示している。
【００３７】
図２に示す固有識別番号構成回路１０００は、４つの固有識別番号基本回路１００ａ、１００ｂ、１００ｃおよび１００ｄを含む。４つの固有識別番号基本回路１００ａ、１００ｂ、１００ｃおよび１００ｄのそれぞれは、固有識別番号出力端子１ａ、１ｂ、１ｃおよび１ｄのそれぞれから１ビットの信号を出力する。固有識別番号基本回路１００ａ〜１００ｄの構成は、図１で説明したとおりである。
【００３８】
インタフェース回路５０は、トライステートバッファ７ａ、７ｂ、７ｃおよび７ｄを含む。トライステートバッファ７ａ〜７ｄのそれぞれは、固有識別番号基本回路１００ａ〜１００ｄのそれぞれに対応する。トライステートバッファ７ａ〜７ｄのそれぞれは、外部からの処理により有意／非有意を選択できる出力選択信号８に応答して動作する。
【００３９】
トライステートバッファ７ａは、出力選択信号８に応答して、出力端子６ａに対応する固有識別番号出力端子１ａの論理値を出力するか、またはハイインピーダンス（出力非選択状態）を出力する動作を行なう。トライステートバッファ７ｂは、出力選択信号８に応答して、対応する出力端子６ｂに固有識別番号出力端子１ｂの論理値を出力するか、またはハイインピーダンスを出力する動作を行なう。トライステートバッファ７ｃは、出力選択信号８に応答して、対応する出力端子６ｃに固有識別番号出力端子１ｃの論理値を出力するか、またはハイインピーダンスを出力する動作を行なう。トライステートバッファ７ｄは、出力選択信号８に応答して、対応する出力端子６ｄに固有識別番号出力端子１ｄの論理値を出力するか、またはハイインピーダンスを出力する動作を行なう。
【００４０】
インタフェース回路５０の出力（出力端子６ａ〜６ｄのそれぞれの信号）は、図示しないデバイスの内部バスや諸回路を経由し、デバイス外部へ出力される。
【００４１】
図２の構成を含む設計データを用いてウェハプロセスまでの作業を完了する。ウェハテスト段階において、アセンブリを行なうデバイスを選択する良否判定実施後、良品デバイスに対しレーザートリマー装置により任意の固有識別番号をデバイスにプログラムするための作業（トリミング処理）を行なう。
【００４２】
ここで、図１に示す固有識別番号基本回路１００の動作とトリミング処理との関係を、図３および図４を用いて説明する。
【００４３】
図３は、非溶断状態における固有識別番号基本回路１００の動作を説明するための図であり、図３（Ａ）は、非溶断状態の固有識別番号基本回路１００の構成を、図３（Ｂ）は、図３（Ａ）の等価回路をそれぞれ表わしている。非溶断状態におけるレーザー溶断型ヒューズ５は、使用材質と形状とに応じた電気抵抗を持つことから、図３（Ａ）に対する等価回路は、図３（Ｂ）に示す回路で表現されることになる。
【００４４】
図３（Ｂ）において、プルアップ抵抗Ｒ１は、電源２と固有識別番号出力端子１とを接続するために使用する配線の配線抵抗の総和を表わしている。また、抵抗Ｒ２は、接地電位４と固有識別番号出力端子１との間に配置されるレーザー溶断型ヒューズ５と配線抵抗との総和を表わしている。
【００４５】
ここで、プルアップ抵抗Ｒ１を、抵抗Ｒ２より大きく（単位Ω）構成する。また、オームの法則による固有識別番号出力端子１の電位が、当該端子に接続されるインタフェース回路５０（図２参照）において論理値０を認識するためのスレッショルド電圧未満となるように適切な導電率を持つ材質を用いて回路を構成する。
【００４６】
図４は、溶断状態における固有識別番号基本回路１００の動作を説明するための図であり、図４（Ａ）は、溶断状態の固有識別番号基本回路１００の状態を、図４（Ｂ）は、図４（Ａ）の等価回路をそれぞれ表わしている。レーザートリマー装置により溶断されたレーザー溶断型ヒューズ（図４（Ａ）における５ａ）の電気抵抗Ｒ２は無限大であることから、図４（Ａ）に対する等価回路は、図４（Ｂ）で表現されることになる。
【００４７】
この場合、固有識別番号出力端子１の電位は、電源２に接続されたプルアップ抵抗Ｒ１により降圧された電圧レベルとなる。この出力電圧値が、当該端子に接続されるインタフェース回路５０（図２参照）において論理値１を認識するためのスレッショルド電圧値以上となるよう適切な導電率を持つ材質を用いて回路を構成する。
【００４８】
以上の動作の組合せにより、固有識別番号基本回路１００を用いることにより、レーザー溶断型ヒューズ５の溶断（導通）状態に応じて、２進表記における１ビット分の論理値出力が可能となる。さらに、図２に示す構成を用いることにより、各ビットに対しトリミング処理の実行／非実行を制御することにより、デバイスごとに異なる任意の固有識別番号を得ることができる。
【００４９】
次に、本発明の実施の形態１における固有識別番号基本回路の他の構成について図５を用いて説明する。図５は、本発明の実施の形態１における固有識別番号基本回路の他の構成の一例を示す回路図である。図５に示す固有識別番号基本回路１５０は、プルダウン型の回路構成をとる。
【００５０】
固有識別番号基本回路１５０は、レーザー溶断型ヒューズ５およびプルダウン抵抗３を含む。レーザー溶断型ヒューズ５は、電源２と固有識別番号出力端子１との間に配置する。プルダウン抵抗３は、固有識別番号出力端子１と接地電位４との間に配置する。１ビット分の固有識別番号出力端子１は、電源２に接続されたレーザ溶断型ヒューズ５の出力と接地電位に接続されたプルダウン抵抗３の出力とのワイヤードＡＮＤで表わされる。
【００５１】
ここで、図５に示す固有識別番号基本回路１５０の動作とトリミング処理との関係を図６および図７を用いて説明する。
【００５２】
図６は、非溶断状態における固有識別番号基本回路１５０の動作を説明するための図であり、図６（Ａ）は、非溶断状態の固有識別番号基本回路１５０の構成を、図６（Ｂ）は、図６（Ａ）の等価回路をそれぞれ表わしている。非溶断状態におけるレーザー溶断型ヒューズ５は、使用材料と形状とに応じて電気抵抗を持つことから、図６（Ａ）に対する等価回路は、図６（Ｂ）に示す回路で表現されることになる。
【００５３】
図６（Ｂ）において、プルダウン抵抗Ｒ１は、接地電位４と固有識別番号出力端子１とを接続するために使用する配線の配線抵抗の総和を表わしている。また、抵抗Ｒ２は、電源２と固有識別番号出力端子１との間に配置されるレーザー溶断型ヒューズ５と配線抵抗との総和を表わしている。
【００５４】
ここで、プルダウン抵抗Ｒ１は、抵抗Ｒ２より大きく（単位Ω）、かつオームの法則による固有識別番号出力端子の電位が、当該端子に接続されるインタフェース回路５０（図２参照）における論理値１を認識するためのスレッショルド電圧以上となるように、適切な導電率を持つ材質を用いて回路を構成する。
【００５５】
図７は、溶断状態における固有識別番号基本回路１５０の動作を説明するための図であり、図７（Ａ）は、溶断状態にある固有識別番号基本回路１５０の構成を、図７（Ｂ）は、図７（Ａ）の等価回路をそれぞれ表わしている。レーザートリマー装置で溶断されたレーザー溶断型ヒューズ（図７（Ａ）における記号５ａ）の電気抵抗Ｒ２は無限大であるため、図７（Ａ）に対する等価回路は、図７（Ｂ）で表現されることになる。
【００５６】
この場合、固有識別番号出力端子１の出力電位は、接地電位４に接続されたプルダウン抵抗Ｒ１を介したグランド電位となる。なお、論理出力値は、図１に示す構成を用いた場合と逆になる。
【００５７】
以上の動作の組み合せにより、固有識別番号基本回路１５０を用いることにより、レーザー溶断型ヒューズの溶断（導通）状態に応じて、２進表記における１ビット分の論理値出力が可能となる。また、固有識別番号基本回路１５０を複数個並列に接続し、各ビットに対しトリミング処理の実行／非実行を制御することにより、デバイスごとに異なる任意の固有識別番号を得ることも可能である。
【００５８】
なお、レーザ溶断型ヒューズのトリミング加工に際しては、ウェハ上のデバイスの座標位置はマスクデータより、デバイス上における当該回路の座標位置はレイアウトデータよりそれぞれ得られることから、任意のビットに対する溶断箇所座標の特定は可能である。
【００５９】
図８は、本発明の実施の形態１における固有識別番号の実現方法を示すフロー図である。図８に示すように、ウェハ製造工程（ステップＳ１）後、ウェハテストを実施（ステップＳ２）し、アセンブリを行なうデバイス選択を行なう。不良品デバイスについては、これを放置する（ステップＳ３）。
【００６０】
続いて、良品デバイス（ダイ）に対する固有識別番号の書込（プログラム）を行なう（ステップＳ４）。
【００６１】
固有識別番号のプログラミングが完了したデバイスに対し、アセンブリ（ステップＳ５）、ファイナルテスト（ステップＳ６）の工程処理を行なった後にデバイスを出荷する（ステップＳ７）。出荷されたデバイスは、プログラム不要な通常の半導体デバイスとして装置に組込まれる（ステップＳ８）。
【００６２】
このように、アセンブリ〜パッケージング処理を行なった後には、固有識別番号情報をプログラミングするレーザ溶断型ヒューズは半導体デバイスのパッケージ内部に密封されることから、改めてトリミング処理を行なうことは不可能であり、第三者による変造を防止することができる。
【００６３】
装置組立段階においては、通常の半導体デバイスとして作業を行なう。この組立作業が完了した時点で、各々の装置は変造不可能な固有識別番号情報を内蔵していることになる。この固有識別番号情報は、装置や機器、ならびに同装置や機器上で動作するソフトウェアの不正使用判定用の情報として使用される。
【００６４】
上記に述べたとおり、本発明の実施の形態１における構成によれば、任意かつ固有の識別番号を半導体デバイスの製造段階でプログラムすることが可能となる。これにより、ワンタイムＰＲＯＭのように、プログラム作業を行なってから装置に組付けるといる作業が不要になる。またプログラム方法については、一切公開する必要がなくなる。
【００６５】
また、本発明の実施の形態１における構成によれば、文献１（特開平７−５０２３３号公報）で示されている回路構成よりも少ない部品点数で同等の機能を実現できることになる。具体的には、図９に示すように、文献１に示す構成では、各ビット毎（０〜７）に、ヒューズＦａ〜Ｆｈ、および抵抗Ｒａ〜Ｒｈを配置するとともに、さらに各ビット毎にＡＮＤ回路ＡＮＤａ〜ＡＮＤｈを配置する。
【００６６】
したがって、文献１の回路構成では、必要となるビット数の増大にともない、ＡＮＤ回路の数が増大するため、チップ面積が増大することになる。これに対して、本発明の実施の形態１における構成では、ＡＮＤ回路が不要であり、文献１に示す回路よりも省面積で同等の動作を実現することが可能となる。
【００６７】
このように、実施の形態１における構成を用いることにより、文献１で示される回路構成よりも構成論理を単純化することができるため、故障に発生率が低減するとともに小面積化が達成でき、半導体チップの集積度向上による低価格化に寄与することが可能となる。
【００６８】
［実施の形態２］
本発明の実施の形態２は、配線部分に対しトリミングを行なうことにより、半導体デバイスに対する変造不可能な任意の固有識別番号をプログラミングするものである。
【００６９】
本発明の実施の形態２における構成を説明するにあたり、レーザー溶断型ヒューズを用いて溶断を行なう場合の問題点について、図１０を用いて簡単に説明する。
【００７０】
レーザートリマー装置によって特定部位の溶断処理を行なう場合には、一般的に図１０（Ａ）および図１０（Ｂ）に示す構造を有するレーザー溶断型ヒューズに対して処理を施すことが一般的である。図１０（Ａ）は、レーザー溶断型ヒューズの上面図を、図１０（Ｂ）は、図１０（Ａ）に対応する断面図をそれぞれ表わしている。
【００７１】
レーザートリマー装置により溶断されるレーザー溶断型ヒューズ５は、配線４３とコンタクト４０とを経由して、外部論理と電気的に接続されている。レーザー溶断型ヒューズ５が溶断された際に発生するレーザー溶断型ヒューズの構成材料（たとえば、ポリシリコン等）のヒューム飛散により、ヒューズ近傍に配置される論理に悪影響を及ぼすことを防止するための障壁として、接地電位側のガードリング４１と電源電位側のガードリング４２とが配置されている。
【００７２】
ガードリング４１および４２が必要であることから、レーザー溶断型ヒューズ素子は、必然的にアルミニウム等の材質による通常の配線４３よりも面積が大きくなるという問題を持つ。
【００７３】
これに対し、本発明の実施の形態２においては、レーザー溶断型ヒューズを使用せず、直接配線に対しトリミング処理を行なうことにより、デバイスの固有識別番号のプログラミングを実現する。なお、プログラミング処理自身については実施の形態１と同じである。
【００７４】
本発明の実施の形態２における固有識別番号基本回路２００の基本構成について図１１を用いて説明する。図１１は、本発明の実施の形態２における固有識別番号基本回路２００の構成の一例を示す回路図である。図１１に示す構成は、２進表記における１ビット分の回路に相当する。
【００７５】
図１１に示す固有識別番号基本回路２００は、プルアップ抵抗３、および配線９を含む。プルアップ抵抗３は、電源２と固有識別番号出力端子１との間に接続される。配線９は、固有識別番号出力端子１と接地電位４とを接続する。固有識別番号出力端子１の電位は、プルアップ抵抗３を介した電源２の電位と、通常の配線材による接地電位４とのワイヤードＡＮＤで実現される。図示しないレーザートリマー装置により、配線９におけるノードＮ０を溶断する。
【００７６】
ここで、固有識別番号基本回路２００の動作とトリミング処理との関係について、図１２および図１３を用いて説明する。
【００７７】
図１２は、非溶断状態における固有識別番号基本回路２００の動作を説明するための図であり、図１２（Ａ）は、非溶断状態の固有識別番号基本回路２００の構成を、図１２（Ｂ）は、図１２（Ａ）の等価回路をそれぞれ表わしている。非溶断状態の配線９は、電気抵抗を有することから、図１２（Ａ）と電気的に等価な回路は図１２（Ｂ）で表わすことができる。
【００７８】
図１２（Ｂ）において、抵抗Ｒ１は、電源２と固有識別番号出力端子１とを接続するために使用する配線材の抵抗と抵抗３との総和を表わしている。また、抵抗Ｒ２は、接地電位４と固有識別番号出力端子１との間に配置される配線材の抵抗の総和を示している。
【００７９】
ここで、本回路においては、抵抗Ｒ１が抵抗Ｒ２より大きくなる（単位Ω）ように構成する。また、オームの法則による固有識別番号出力端子１の電位が、当該端子に接続されるインタフェース回路におけるＬレベルのスレッショルド電圧未満となるように、適切な導電率を持つ素材を選択した上で回路を構成する。この場合、トリミングされなかった固有識別番号基本回路２００における固有識別番号出力端子１からは、論理値０が出力される。
【００８０】
図１３は、溶断状態における固有識別番号基本回路２００の動作を説明するための図であり、図１３（Ａ）は、溶断状態の固有識別番号基本回路２００の状態を、図１３（Ｂ）は、図１３（Ａ）の等価回路をそれぞれ表わしている。レーザートリマー装置により溶断された配線（図１３（Ａ）における記号９ａ）は、無限大の電気的抵抗を有することから、図１３（Ａ）に対する等価回路は、図１３（Ｂ）で表現されることになる。
【００８１】
この場合、固有識別番号出力端子１の電位は、電源２に接続されたプルアップ抵抗Ｒ１により降圧された電圧レベルとなる。この出力電圧値が、当該端子に接続されるインタフェース回路におけるＨレベルのスレッショルド電圧以上となるように、適切な導電率を持つ素材を選択して回路を構成する。この場合、レーザートリマー装置によりトリミングされた固有識別番号基本回路２００における固有識別番号出力端子１から、論理値１が出力される。
【００８２】
以上の動作により、２進表記における１ビット分の論理出力が可能となる。同回路を複数ビット分並列接続するとともに、インタフェース回路を付加しレーザトリマー装置でそのプログラミング値を良品デバイスごとに固有となるよう制御することで、実施の形態１と同様デバイスごとに異なる任意の固有識別番号をプログラミングすることが可能となる。
【００８３】
なお、本発明の実施の形態２における固有識別番号基本回路の他の構成の一例について図１４を用いて説明する。図１４は、本発明の実施の形態２における固有識別番号基本回路の他の構成の一例を示す回路図である。図１４に示す固有識別番号基本回路２５０は、電源２と固有識別番号出力端子１との間を配線９で接続し、プルダウン抵抗３を、固有識別番号出力端子１と接地電位４との間に配置する。配線９におけるノードＮ０を溶断する。
【００８４】
ここで、図１４に示す固有識別番号基本回路２５０の動作とトリミング処理との関係について、図１５および図１６を用いて説明する。
【００８５】
図１５は、非溶断状態における固有識別番号基本回路２５０の動作を説明するための図であり、図１５（Ａ）は、非溶断状態の固有識別番号基本回路２５０の構成を、図１５（Ｂ）は、図１５（Ａ）の等価回路をそれぞれ表わしている。非溶断状態の配線９は電気抵抗を持つため、図１５（Ａ）と電気的に等価な回路は、図１５（Ｂ）で表現されることになる。
【００８６】
図１５（Ｂ）において、抵抗Ｒ１は、接地電位４と固有識別番号出力端子１との間における配線材の抵抗と抵抗３との総和を表わしている。また、抵抗Ｒ２は、電源２と固有識別番号出力端子１とを接続するために使用している配線材の抵抗の総和を表わしている。この場合、固有識別番号出力端子１から論理値１が出力される。
【００８７】
図１６は、溶断状態における固有識別番号基本回路２５０の動作を説明するための図であり、図１６（Ａ）は、固有識別番号基本回路２５０を、図１６（Ｂ）は、図１６（Ａ）に対応する等価回路をそれぞれ表わしている。溶断された配線（図１６（Ａ）における記号９ａ）の電気抵抗は無限大であることから、図１６（Ａ）に対する等価回路は図１６（Ｂ）で表現される。この場合、固有識別番号出力端子１から、論理値０が出力される。
【００８８】
以上の動作により、２進表記における１ビット分の論理出力が可能となる。本構成においても、複数ビット分並列接続するとともに、インタフェース回路を付加し、レーザートリマー装置でそのプログラミング値を良品デバイスごとに固有となるよう制御することにより、同様の効果を奏することができる。
【００８９】
［実施の形態３］
本発明の実施の形態３においては、固有識別番号のプログラミングを、電流溶断型ヒューズから構成される回路と、デバイスの入出力端子に接続されないプログラム専有の入力パッドとにより実現するものである。
【００９０】
本発明の実施の形態３における半導体デバイスの構成について、図１７を用いて説明する。図１７は、本発明の実施の形態３における半導体デバイスの主要部の構成の一例を示す図である。
【００９１】
図１７に示す半導体デバイスでは、パッケージ１０の内部に、プロセスにより回路を構成するダイ１１、デバイスの外部入出力ピンとして設けられるリードフレーム１２、ダイ１１上の入出力パッド１４、およびリードフレーム１２を接続するためのボンディングワイヤ１３を含む。
【００９２】
図１７に示す半導体デバイスはさらに、ヒューズ回路１９、プログラミング専用パッド１７、および配線１８を備える。ヒューズ回路１９は、デバイスの固有識別番号を示す固有電位を出力する。プログラミング専用パッド１７は、ヒューズ回路１９のプログラミングを行なうために使用する。プログラミング専用パッド１７は、リードフレーム１２と非接続状態にある。配線１８は、ヒューズ回路１９とプログラミング専用パッド１７とを結ぶ。
【００９３】
図１７に示す半導体デバイスはさらに、内部回路１６、読出回路２１、および配線２０を備える。読出回路２１は、ヒューズ回路１９により出力されるデバイスの固有識別番号を示す固定電位を内部回路１６へ出力するか否かを制御する。配線２０は、ヒューズ回路１９と読出回路２１とを結ぶ。内部回路１６は、読出回路２１の出力を受ける。
【００９４】
図８で説明したように、ウェハプロセス完了後のウェハ上では、不良品を含む複数のダイ１１が形成されている。ウェハテストでは、ウェハ上に形成されている複数のダイ１１から良品を選別するためのウェハテストを行なう（図８に示すステップＳ２）。
【００９５】
このウェハテストにおいて良品と判定されたダイ１１に対し、プログラミング専用パッド１７からヒューズ回路１９に対し、過電圧や電流パルスを印加することにより、デバイス（ダイ）ごとに異なるデバイスの固有識別番号をプログラミングする（図８に示すステップＳ４に該当）。
【００９６】
このプログラミングによりヒューズ回路１９にプログラムされたデバイスの固有識別番号を示す固定電位は、読出回路２１を経由して内部回路１６に出力され、ここで処理されることになる。
【００９７】
デバイス（ダイ）の固有識別番号のプログラミング処理の終わったウェハは、アセンブリ工程に送られダイ１１を封入するためのパッケージ１０に収められるとともに、パッケージ１０に接合されているリードフレーム１２との間をボンディングワイヤ３により接続する（図８に示すステップＳ５〜）。
【００９８】
デバイス（ダイ）の固有識別番号のプログラミングに用いたプログラミング専用パッド１７は、リードフレーム１２と接続されずに放置する。この処理によりパッケージ封入後には、ヒューズ回路１９に対するデバイス外部からのプログラミング経路は遮断されることになる。この結果、デバイスの固有識別番号の変造が不可能となる。このアセンブリ作業が完了した時点でファイナルテスト実施後出荷作業を行なう。
【００９９】
ここで、図１７におけるヒューズ回路１９とプログラミング専用パッド１７との関係について、図１８を用いて説明する。図１８は、図１７に示すヒューズ回路１９に含まれる固有識別番号基本回路３００の構成の一例を示す図である。
【０１００】
図１８に示す固有識別番号基本回路３００は、プルアップ抵抗３、およびヒューズ２５を含む。プルアップ抵抗３は、ノードＮ１と電源２との間に接続される。ヒューズ２５は、ノードＮ１と接地電位４との間に接続される。ノードＮ１には、プログラミング専用パッド１７および固有識別番号出力端子１が接続される。ヒューズ２５は、ポリシリコン等の材質で構成され、外部から印加される電気的なストレス（過大電流パルスや過電圧）により溶断される構造となっている。
【０１０１】
ここで、図１８に示す固有識別番号基本回路３００の動作とトリミング処理との関係を、図１９および図２０を用いて説明する。
【０１０２】
図１９は、非溶断状態の固有識別番号基本回路３００の動作を説明するための図であり、図１９（Ａ）は、非溶断状態の固有識別番号基本回路３００の構成を、図１９（Ｂ）は、図１９（Ａ）の等価回路をそれぞれ表わしている。
【０１０３】
この場合、ウェハテスト完了段階において、当該ビットに対応するプログラミング専用パッドには、ヒューズ２５を溶断するための電流パルスを印加しない。非溶断状態のヒューズ２５は、電気抵抗を有することから、図１９（Ａ）に対応する等価回路は、図１９（Ｂ）で表現されることになる。
【０１０４】
図１９（Ｂ）において、抵抗Ｒ１は、固有識別番号出力端子１と電源２との間の配線材の抵抗と、プルアップ抵抗３との総和を表わしている。また、抵抗Ｒ２は、ヒューズ２５と、固有識別番号出力端子１と接地電位４との間を接続する配線材による電気抵抗との総和を表わしている。
【０１０５】
なお、プログラミング専用パッド１７に関しては、デバイスの外部端子を兼ねたリードフレームと接続されていないことからオープン状態であり無視できるため、等価回路（図１９（Ｂ））からは削除してある。
【０１０６】
ここで、抵抗Ｒ１は、抵抗Ｒ２より大きく、かつオームの法則に基づく固有識別番号出力端子１の電位が、当該端子に接続される読出回路２１において論理値０を検出するためのスレッショルド電圧未満となるよう適切な導電率を持つ材質を用いて回路を構成する。
【０１０７】
図２０は、溶断状態における固有識別番号基本回路３００の動作について説明するための図であり、図２０（Ａ）は、溶断状態の固有識別番号基本回路３００の構成を、図２０（Ｂ）は、図２０（Ａ）の等価回路をそれぞれ表わしている。溶断されたヒューズ（図２０（Ａ）における記号２５ａ）の電気抵抗Ｒ２は無限大であることから、図２０（Ａ）の等価回路は、図２０（Ｂ）で表現されることになる。
【０１０８】
ここで、溶断されたヒューズの電気抵抗は無限大であること、プログラミング専用パッド１７は、デバイスの外部端子を兼ねたリードフレーム１２と接続されていないことから、オープン状態であるため等価回路から削除している。
【０１０９】
ここで、固有識別番号出力端子１の電位は、抵抗Ｒ１により降圧された電源２の電位であり、この出力電位が固有識別番号出力端子１に接続される読出回路２１において、論理値１を検出できるスレッショルド電圧以上となるように回路を構成する。
【０１１０】
以上の組合せにより、ヒューズ２５の導通状態に応じて、固有識別番号出力端子１から、２進表記における１ビット分の論理値の出力が可能となる。
【０１１１】
次に、図１８に示す固有識別番号基本回路３００を用いて、ｎビット幅の固有識別番号を実現するための回路構成について、図２１を用いて説明する。
【０１１２】
図２１は、本発明の実施の形態３における固有識別番号構成回路３０００の構成の一例を示す図である。固有識別番号構成回路３０００は、図１８に示す固有識別番号基本回路を複数含む。図２１において、記号１７♯０、…、１７♯ｎ−２、１７♯ｎ−１のそれぞれは、プログラミング専用パッドをそれぞれ表わしている。また、記号１♯０、…、１♯ｎ−２、１♯ｎ−１のそれぞれは、固有識別番号出力端子を表わしている。
【０１１３】
プログラミング専用パッド１７♯０、…、１７♯ｎ−２、１７♯ｎ−１のそれぞれは、固有識別番号出力端子１♯０、…、１♯ｎ−２、１♯ｎ−１のそれぞれと１対１に対応している。１組のプログラミング専用パッドおよび固有識別番号出力端子に対して、抵抗３とヒューズ２５とを配置する。
【０１１４】
ヒューズ２５のそれぞれの導通状態がデバイスごとに固有となるように、プログラミング専用パッドへの入力（電流パルス入力）を制御することによりプログラミングを施す。これにより、変造不可能な、デバイスごとに異なる固有識別番号を内蔵した半導体デバイスを得ることができる。
【０１１５】
このように構成することで、ヒューズの導通状態をプログラミングするために用いられるレーザートリマー装置が不要になり、テスタを兼ねた書込装置のみを用いてヒューズのプログラミングを行なうことが可能となる。
【０１１６】
また、プログラミング専用パッドとヒューズとを直結（または、それに近い構成）しているため、電流パルスのストレスを回避する必要のある部品がプログラミング経路にほとんど存在しておらず、ヒューズ溶断用の電流パルス対策を施す部分が最小で済む。このため、外部信号に基づきヒューズを溶断する文献３（特開平６−９７２４０号公報）の構成よりも、レイアウト面積を縮小することができ、半導体チップの集積度向上による低価格化に寄与することができる。
【０１１７】
［実施の形態４］
本発明の実施の形態４では、実施の形態３に対し、より少ないプログラミング専用パッドを用いて、固有識別番号をプログラミングすることのできる半導体デバイスを提供する。
【０１１８】
本発明の実施の形態４における固有識別番号基本回路について、図２２を用いて説明する。図２２は、本発明の実施の形態４における固有識別番号基本回路４００の構成の一例を示す図であり、２進表記における１ビット分の回路に相当する。
【０１１９】
図２２における固有識別番号基本回路４００は、プルアップ抵抗３、トランジスタ２３および電流パルスで溶断されるヒューズ２５を含む。プルアップ抵抗３は、ノードＮ２と電源２との間に接続される。プログラミング専用パッド１７および固有識別番号出力端子１は、ノードＮ２に接続される。プログラミング専用パッド１７は上述したように、デバイスパッケージに結合された外部ピンを兼ねたリードフレームには接合されていない。
【０１２０】
トランジスタ２３のコレクタ端子は、ノードＮ２に接続される。ヒューズ２５は、トランジスタ２３のエミッタ端子と接地電位４との間に接続される。トランジスタ２３の動作を制御するためのベース端子は、デコーダ回路出力端子３２に接続されている。デコーダ回路出力端子３２は、後述するデコーダ回路の出力を受ける。デコーダ回路出力端子３２の電位により、ヒューズのプログラミング時においては、溶断対象となるヒューズのみが選択対象となり、デバイスの実動作時には、全トランジスタが選択状態となる。
【０１２１】
まず、図２２に示す固有識別番号基本回路４００におけるプログラミング処理について説明する。図２２において、トランジスタ２３のベース端子に、デコーダ回路出力端子３２から電圧が印加されていない場合、コレクタ端子とエミッタ端子とは非導通状態である。この場合、回路内に接地電位が存在しないことから、プログラミング専用パッド１７からヒューズ２５を溶断するための電流パルスを印加してもヒューズ２５は溶断されない。
【０１２２】
一方、トランジスタ２３のベース端子に電圧が印加された場合、コレクタ端子とエミッタ端子とが導通状態となり、プログラミング専用パッド１７と接地電位４とが導通状態となる。この状態において、電流パルスをプログラミング専用パッド１７から印加すると、ヒューズ２５が溶断される。
【０１２３】
すなわち、電流パルスを印加するプログラミング処理時において、トランジスタ２３のベース端子に必要となる電圧が印加された場合、１対１で対応するヒューズ２５のみが溶断される。
【０１２４】
次に、プログラム処理後における非溶断状態の固有識別番号基本回路４００の動作について説明する。デコーダ回路出力端子３２から電圧供給がない場合、トランジスタ２３はオフ状態にあり、エミッタ端子とコレクタ端子とは非導通状態にある。このため、固有識別番号出力端子１は、プルアップ抵抗３を介した電源２の電位となる。
【０１２５】
一方、デコーダ回路出力端子３２に電圧が供給された場合、トランジスタ２３のエミッタ端子とコレクタ端子とは導通状態になる。トランジスタ２３は、エミッタ接地回路の構成をとることから、固有識別番号出力端子１の電位は、デコーダ回路出力端子３２の電圧をトランジスタ２３により増幅した値となる。
【０１２６】
次に、プログラム処理後における溶断状態の固有識別番号基本回路４００の動作について、図２３を用いて説明する。図２３は、溶断状態にある固有識別番号基本回路４００の動作を説明するための図である。ヒューズが溶断状態にある（図２３における記号２５ａ）場合には、トランジスタ２３のベース端子への印加電圧にかかわらず、接地電位４への電流経路が存在しないため、固有識別番号出力端子１は、プルアップ抵抗３を介した電源２の電位になる。
【０１２７】
したがって、トランジスタ２３のベース端子にデコーダ回路出力端子３２から電圧が印加された場合、ヒューズ２５の溶断（導通）状態に応じた電位差が固有識別番号出力端子１に発生することになる。この電位差を検出し、異なる状態の論理出力に変化するための図示しないセンスアンプ回路を固有識別番号出力端子１に接続することにより、ヒューズ２５の導通状態を１または０の論理値出力として読出すことができる。
【０１２８】
次に、固有識別番号基本回路４００を用いて、ｎビット幅の固有識別番号を実現するための回路構成について、図２４を用いて説明する。
【０１２９】
図２４は、本発明の実施の形態４における固有識別番号構成回路４０００の構成の一例を示す図である。固有識別番号構成回路４０００は、図２２に示す固有識別番号基本回路を複数含む。図２４において、記号３２♯０、…、３２♯ｎ−２、３２♯ｎ−１は、デコーダ回路出力端子をそれぞれ表わしている。また、記号１♯０、…、１♯ｎ−２、１♯ｎ−１は、固有識別番号出力端子をそれぞれ表わしている。１組のデコーダ回路出力端子および固有識別番号出力端子に対して、抵抗３、トランジスタ２３、およびヒューズ２５を配置する。
【０１３０】
デコーダ回路３１は、プログラム対象ヒューズ選択端子２９♯０、２９♯１、２９♯２、…から受ける信号をデコードし、デコード結果をデコーダ回路出力端子３２♯０、３２♯ｎ−２、３２♯ｎ−１に出力する。
【０１３１】
ヒューズプログラム時には、デコーダ回路出力端子３２♯０、３２♯ｎ−２、３２♯ｎ−１のそれぞれは、デコーダ回路３１により、プログラム対象ヒューズ選択端子２９♯０、…のデコード結果を出力する。プログラム終了後には、固有識別番号を読出す周期にのみ、デコーダ回路出力端子３２♯０、３２♯ｎ−２、３２♯ｎ−１のそれぞれは、論理値１になる。
【０１３２】
図２４に示す構成において、ＯＲ回路３３は、電源２と電流パルスを入力するプログラミング専用パッド１７の信号とを入力に受ける。プルアップ抵抗３は、ＯＲ回路３３を介して、電源２またはプログラミング専用パッド１７から電源の供給を受ける。プログラミング専用パッド１７は上述したように、ヒューズプログラミング時において電流パルスを印加するための専用パッドであり、デバイスの外部ピンを兼ねたリードフレームと非結合状態にある。
【０１３３】
なお、上記説明においては、トランジスタ２３をバイポーラ型として表記したが、これをＭＯＳ型ならびに製造プロセスに対応した相当回路を使用した場合でも、同様の効果を奏することができる。
【０１３４】
また、上記実施の形態では、トランジスタ２３による基本増幅回路の構成を、ＮＰＮ型のエミッタ接地回路を一例として説明したが、他の構成（ベース接地回路、コレクタ接地回路（エミッタフォロワ））や、ＰＮＰ型を使用した同等の回路であってもよい。
【０１３５】
また、上記実施例では、バイアス回路を省略したが、バイアス回路を付加することにより、電圧利得を改善することができる。
【０１３６】
このように構成することにより、本発明の実施の形態３に示した効果に加えて、デバイスごとに異なる固有識別番号のプログラムに要するプログラミング専用パッド数を削減することができる。
【０１３７】
［実施の形態５］
本発明の実施の形態５においては、ヒューズに代わり短絡による導通状態の形成を行なう短絡接合素子を用いて固有識別番号を実現する。
【０１３８】
本発明の実施の形態５における固有識別番号基本回路の具体的構成を、図２４を用いて説明する。図２４は、本発明の実施の形態５における固有識別番号基本回路５００の基本構成の一例を示す図であり、２進表記における１ビット分の回路に対応している。
【０１３９】
図２５における固有識別番号基本回路５００は、ダイオード２６、プルダウン抵抗３、ヒューズ情報読出選択回路２４、および電流検出回路３５を含む。固有識別番号出力端子１は、ＰＮ接合により形成されるダイオード２６のアノード端子と、プルダウン抵抗３の一方の端子とに接続されている。プルダウン抵抗３の他方の端子は、接地電位４と接続されている。また、ダイオード２６のカソード端子は、プログラミング専用パッド１７およびヒューズ情報読出選択回路２４に接続されている。固有識別番号出力端子１には、電流検出回路３５が接続されている。
【０１４０】
プログラミング専用パッド１７は、外部ピンを兼ねたリードフレームと非接合状態にある。また、ヒューズ情報読出選択回路２４は、固有識別番号情報を読出す周期にのみ、有意（論理値１）になる電圧を供給する。
【０１４１】
次に、本発明の実施の形態５における固有識別番号基本回路５００の動作について説明する。プログラミング専用パッド１７から電流パルスを印加しない場合、ヒューズ情報読出選択回路２４から電圧を印加した場合であっても、ダイオードのアノード端子とカソード端子との間に電流が流れない。したがって、固有識別番号出力端子１は、プルダウン抵抗３を介して接地電位４に接続されているため、接地電位となり電流は流れない。
【０１４２】
次に、電流パルス印加した場合の固有識別番号基本回路５００の動作について、図２６を用いて説明する。図２６は、図２４に示す固有識別番号基本回路５００に電流パルスを印加した場合の等価回路を示す図である。
【０１４３】
プログラミング専用パッド１７から電流パルスを印加すると、ダイオード２６の接合部においてストレスが発生し、温度が上昇する。この温度上昇により、アルミニウムとダイオードとの間で共晶が成長し、接合が短絡される。図２６では、配線２７により短絡状態を表わしている。
【０１４４】
図２６に示す等価回路では、ダイオード２６の効果はなく、ヒューズ情報読出選択回路２４、プルダウン抵抗３および接地電位４で回路が構成される。このため、ヒューズ情報読出選択回路２４から電圧が印加されると、固有識別番号出力端子１は正の電位となり電流が流れる。
【０１４５】
以上のように、プログラミング専用パッド１７からの電流パルス印加状態によって、同回路の非導通状態（図２４に相当）と導通状態（図２５に相当）との制御が行なわれる。
【０１４６】
これにより、固有識別番号基本回路５００における固有識別番号出力端子１にセンスアンプなどの電流検出回路３５を接続することにより、電流の有無に基づく電位差の変動を論理値情報に変化することができる。
【０１４７】
この結果、固有識別番号基本回路５００を並列に数個並べるとともに、変換後の論理値情報を読出回路（図１７の記号２１）に出力することで、デバイスの内部回路（図１７の記号１６）にデバイスごとに異なる固有識別番号情報を出力することが可能となる。
【０１４８】
なお、本発明の実施の形態５においてはヒューズに相当するプログラム素子としてダイオードを使用しているため、素子の形成がポリシリコンなどの材料により構成される電流パルス溶断型ヒューズよりも容易に構成できるという利点を持つ。その他の効果については、本発明の実施の形態３で述べたとおりである。
【０１４９】
［実施の形態６］
本発明の実施の形態６は、実施の形態５に対し、より少ないプログラミング専用パッドを用いて、短絡結合状態をプログラムするための回路構成を提供するものである。
【０１５０】
本発明の実施の形態６における固有識別番号基本回路の基本構成について、図２７を用いて説明する。図２７は、本発明の実施の形態６における固有識別番号基本回路６００の構成の一例を示す図であり、２進表記における１ビット分の回路に相当する。
【０１５１】
図２６における固有識別番号基本回路６００は、ダイオード２６、トランジスタ２８、ヒューズ情報読出選択回路２４、および電流検出回路３５を含む。固有識別番号出力端子１は、ＰＮＰトランジスタ２８のベース端子と、デコーダ回路出力端子３２とに接続されている。デコーダ回路出力端子３２は、プログラム素子をプログラムする際には、接地電位に設定される。
【０１５２】
トランジスタ２８のコレクタ端子は、接地電位４に接続されている。ダイオード２６のカソード端子は、プログラミング専用パッド１７とヒューズ情報読出選択回路２４とに接続されている。
【０１５３】
次に、プログラミング専用パッド１７から電流パルスが印加されない場合の固有識別番号基本回路６００の動作について説明する。プログラミング時には、デコーダ回路出力端子３２は、デコーダ回路（図示せず）を介してテスタを兼ねた書込装置（図示せず）によりグランド電位に設定される。この動作により、トランジスタ２８のゲート端子は、接地電位となり、エミッタ端子とコレクタ端子との導通が確保される。しかしながら、電流パルスの印加が行なわれないことから、ダイオード２６のアノード端子とカソード端子とは非接続状態を保持する。
【０１５４】
プログラム後にヒューズ情報読出選択回路２４から正電位が印加された場合、ダイオード２６が非導通状態を保持することから、トランジスタ２８のゲート端子と接続されている固有識別番号出力端子１には電流は流れない。
【０１５５】
次に、プログラミング専用パッド１７から電流パルスが印加される場合の固有識別番号基本回路６００の動作について、図２８を用いて説明する。図２８は、図２７に示す固有識別番号基本回路６００に電流パルスを印加した場合の等価回路を示す図である。
【０１５６】
プログラム時には、デコーダ回路出力端子３２は、接地電位に設定され、トランジスタ２８のエミッタ端子とコレクタ端子との導通状態が確保される。この状態において、ダイオード２６のカソード端子に接続されているプログラミング専用パッド１７から電流パルスを印加すると、ｐ層とｎ層の接合部において温度が上昇し、アルミニウムとシリコンとの結晶が成長し、短絡状態となる。図２８では、配線２７により短絡状態を表わしている。
【０１５７】
この状態で、ヒューズ情報読出選択回路２４から正電位を印加すると、配線２７により、トランジスタ２８のエミッタ端子に電位が印加される。この結果として、トランジスタ２８のベース端子に電流が流れることになる。
【０１５８】
このように、プログラミングを施したダイオードと、非プログラム状態のダイオードとでは、ヒューズ情報読出選択回路２４から電圧を印加した場合で、電流の有無の２状態を実現することができる。これにより、固有識別番号出力端子１に接続された電流検出回路２５を用いて、２値の論理値情報（１もしくは０）を得ることができる。
【０１５９】
よって、固有識別番号基本回路６００を並列に数個並べるとともに、電流検出回路２５により変換した論理値情報を読出回路（図１７の記号２１）に出力することで、内部回路（図１７の記号１６）にデバイスごとに異なる固有識別番号情報を出力することができる。
【０１６０】
次に、固有識別番号基本回路６００を用いて、ｎビット幅の固有識別番号を実現するための回路構成について、図２９を用いて説明する。
【０１６１】
図２９は、本発明の実施の形態６における固有識別番号構成回路６０００の構成の一例を示す図である。図２９において、記号３２♯０、…、３２♯ｎ−２、３２♯ｎ−１は、デコーダ回路出力端子をそれぞれ表わしている。また、記号１♯０、…、１♯ｎ−２、１♯ｎ−１は、固有識別番号出力端子をそれぞれ表わしている。１組のデコーダ回路出力端子および固有識別番号出力端子に対して、抵抗３、トランジスタ２８、およびダイオード２６を配置する。
【０１６２】
電源パルスを印加するためのプログラミング専用パッド１７は全ビットにおいて共通であり、プルアップ抵抗３は、ＯＲ回路３３を介して、プログラミング専用パッド１７の入力または電源２の供給を受ける。これにより、プルアップ抵抗３を介したダイオード２６のカソード端子には、プログラミング時には電流パルスが、封入後の通常使用時には電源電圧が印加されるようになる。
【０１６３】
本構成においては、プログラム素子選択用のトランジスタを使用することにより、デバイスごとに異なる固有識別番号をプログラムする際に必要となるプログラミング専用パッドの数を削減することができる。
【０１６４】
なお、本実施の形態６においては、トランジスタ２８をバイポーラ型で表記したが、ＭＯＳ型もしくは製造プロセスに対応した形でも同様の効果を奏することができる。また、トランジスタ２８による基本増幅回路の構成を、ＰＮＰ型のエミッタフォロワ回路（コレクタ接地回路）を一例に説明したが、ＰＮＰ型の使用や他の回路の構成（エミッタ接地回路、ベース接地回路等）でもよい。
【０１６５】
なお、上記の説明においては、バイアス回路を省略しているが、同回路を付加することによりヒューズ情報読出選択回路２４と固有識別番号出力端子１との間における電圧利得を改善することが可能となる。
【０１６６】
さらに、本発明の実施の形態６においては、短絡接合型のプログラム素子としてダイオードを使用しているが、絶縁膜破壊型メモリセル（酸化膜や他の絶縁膜に対し過電圧を印加することで絶縁破壊し、プログラムを行なう素子）をアレイ状に配したものを用いても同様の効果を奏することができる。
【０１６７】
なお、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明でなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６８】
【発明の効果】
以上のように、請求項１に係る半導体装置によれば、プログラミング専用パッドから入力される信号に応答して、プログラム素子の状態を変化させることで、デバイス毎に異なる固有の識別番号をプログラムすることが可能となる。これにより、専用のプログラム装置が不要となり、テスタ等でプログラムが可能となる。また、プログラミング専用パッドは、他の入出力ピンと非接続状態にある。これにより、パッケージ封入後、固有識別番号の変造が不可能となる。また、請求項１に係る半導体装置は、選択的に、プログラミング専用パッドから入力される信号を直接短絡接合素子に印加することによりプログラムを実行する。この結果、プログラミング専用パッドの数を少なくすることが可能となる。また、他の部品に対する、プログラミング専用パッドから入力される信号（ストレス）の影響を防止することが可能となる。これにより、デバイスの面積を縮小することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における固有識別番号基本回路１００の構成の一例を示す回路図である。
【図２】 本発明の実施の形態１における固有識別番号構成回路１０００の構成の一例を示す図である。
【図３】 非溶断状態における固有識別番号基本回路１００の動作を説明するための図である。
【図４】 溶断状態における固有識別番号基本回路１００の動作を説明するための図である。
【図５】 本発明の実施の形態１における固有識別番号基本回路の他の構成の一例を示す回路図である。
【図６】 非溶断状態における固有識別番号基本回路１５０の動作を説明するための図である。
【図７】 溶断状態における固有識別番号基本回路１５０の動作を説明するための図である。
【図８】 本発明の実施の形態１における固有識別番号の実現方法を示すフロー図である。
【図９】 文献１（特開平７−５０２３３号公報）における固有識別番号構成回路の構成を説明するための回路図である。
【図１０】 レーザー溶断型ヒューズを用いて溶断を行なう場合の問題点について説明するための図である。
【図１１】 本発明の実施の形態２における固有識別番号基本回路２００の構成の一例を示す回路図である。
【図１２】 非溶断状態における固有識別番号基本回路２００の動作を説明するための図である。
【図１３】 溶断状態における固有識別番号基本回路２００の動作を説明するための図である。
【図１４】 本発明の実施の形態２における固有識別番号基本回路の他の構成の一例を示す図である。
【図１５】 非溶断状態における固有識別番号基本回路２５０の動作を説明するための図である。
【図１６】 溶断状態における固有識別番号基本回路２５０の動作を説明するための図である。
【図１７】 本発明の実施の形態３における半導体デバイスの主要部の構成の一例を示す図である。
【図１８】 本発明の実施の形態３におけるヒューズ回路１９に含まれる固有識別番号基本回路３００の構成の一例を示す図である。
【図１９】 非溶断状態における固有識別番号基本回路３００の動作を説明するための図である。
【図２０】 溶断状態における固有識別番号基本回路３００の動作を説明するための図である。
【図２１】 本発明の実施の形態３における固有識別番号構成回路３０００の構成の一例を示す図である。
【図２２】 本発明の実施の形態４における固有識別番号基本回路４００の構成の一例を示す図である。
【図２３】 溶断状態における固有識別番号基本回路４００の動作を説明するための図である。
【図２４】 本発明の実施の形態４における固有識別番号構成回路４０００構成の一例を示す図である。
【図２５】 本発明の実施の形態５における固有識別番号基本回路５００の構成の一例を示す図である。
【図２６】 電流パルスを印加した状態における固有識別番号基本回路５００の動作を説明するための図である。
【図２７】 本発明の実施の形態６における固有識別番号基本回路６００の構成の一例を示す図である。
【図２８】 電流パルスを印加した状態における固有識別番号基本回路６００の動作を説明するための図である。
【図２９】 本発明の実施の形態６における固有識別番号構成回路６０００の構成の一例を示す図である。
【符号の説明】
１ 固有識別番号出力端子、２ 電源電位、３ 抵抗、４ 接地電位、５，２５ ヒューズ、６ 出力端子、７ａ〜７ｄ トライステートバッファ、８ 出力識別信号、９ 配線、１０ パッケージ、１１ ダイ、１２ リードフレーム、１３ ボンディングワイヤ、１６ 内部回路、１７ プログラミング専用パッド、１９ ヒューズ回路、２１ 読出回路、２３，２８ トランジスタ、２４ ヒューズ情報読出選択回路、２６ ダイオード、３１ デコーダ回路、３２ デコーダ回路出力端子、２９ プログラム対象ヒューズ選択端子、３３ ＯＲ回路、３５ 電流検出回路、５０ インターフェース回路、１００，１００ａ〜１００ｄ，１５０，２００，２５０，３００，４００，５００，６００ 固有識別番号基本回路、１０００〜６０００ 固有識別番号構成回路。

Claims (1)

1. 外部からプログラム信号を受けるプログラミング専用パッドと、
   複数の識別番号形成手段とを備え、
   前記複数の識別番号形成手段のそれぞれは、
   前記プログラミング専用パッドで受けるプログラム信号に基づき状態を変化させるプロクラム素子と、
   前記プログラム素子の状態に基づき、電圧レベルが変化する識別番号出力端子とを含み、
   複数の前記識別番号出力端子のそれぞれにおける電圧に基づき、チップ固有の識別番号を出力する読出手段と、
   外部とデータの入出力を行なうリードフレームと、
   前記リードフレームと接続される入出力パッドと、
   前記入出力パッドの信号に応答して動作する内部回路とをさらに備え、
   前記プログラミング専用パッドは、前記リードフレームと非接合状態にあり、
   前記リードフレームの内側に配置され、
   前記プログラム素子は、一方の端子が、前記プログラミング専用パッドから入力されるプログラム信号を受ける短絡接合素子で構成され、
   前記複数の識別番号形成手段のそれぞれは、
   前記短絡接合素子の他方の端子の電位を制御することにより、選択的に前記短絡接合素子を短絡させる選択手段をさらに含む、半導体装置。

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