KR100559538B1 - 소자 분리막 시험패턴 형성방법 - Google Patents

Abstract

본 발명은 소자 분리막 시험패턴 형성방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 상부에 소자 분리막의 교차 방향으로 컨텍배선을 형성하는 단계와, 두 배선에 전위차를 가하면서 두 배선 사이에서 발생하는 누설전류를 측정할 수 있는 시험배선을 컨텍배선과의 교차 방향으로 컨텍배선의 상부에 형성하는 단계를 포함하며, 소자 분리막의 보이드 발생으로 인한 불량 여부를 모니터링할 수 있는 시험패턴을 형성하여 소자 분리막의 불량 여부를 조기에 진단할 수 있는 이점이 있다.

소자 분리막, 트렌치, STI, 갭필, 시험패턴

Description

소자 분리막 시험패턴 형성방법{METHOD FOR FORMING TEST PATTERN OF DEVICE ISOLATION LAYER}

도 1a 내지 도 1g는 일반적인 소자 분리막 형성방법을 설명하기 위한 공정도,

도 2a 내지 도 2i는 본 발명에 따른 소자 분리막 시험패턴 형성방법을 설명하기 위한 공정도,

도 3은 본 발명에 따른 컨텍배선과 시험배선의 배치 상태도,

도 4는 본 발명에 따른 소자 분리막 시험패턴 형성 과정을 나타낸 흐름도.

본 발명은 소자 분리막 시험패턴 형성방법에 관한 것으로, 더욱 상세하게는 반도체의 소자간 절연을 위해 이용되는 소자 분리막의 보이드(void) 발생으로 인한 불량 여부를 모니터링할 수 있는 시험패턴을 형성하는 방법에 관한 것이다.

주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하 여 전기적인 격리가 필요하다.

따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 반도체 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.

이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.

이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.

도 1a 내지 도 1h는 일반적인 소자 분리막 형성 방법을 설명하기 위한 공정도이다.

도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(11)상에 패드 산화막(13)을 형성하며, 패드 산화막(13)상에 질화막(15)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(17)을 형성한 후 포토레지스트층(17)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.

도 1b를 참조하면, 포토레지스트층(17)을 식각 마스크로 하여 질화막(15)과 패드 산화막(13)을 반도체 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.

도 1c 및 도 1d를 참조하면, 포토레지스트층(17)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 라이너 산화막(19)을 형성한다.

도 1e를 참조하면, 도 1a 내지 도 1d의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD)법에 의해 트렌치 충진(trench filling) 물질을 증착하여 소자 분리막(21)을 형성하고, 화학적기계적연마(CMP) 공정을 수행하여 질화막(15)의 상부 영역에 존재하는 소자 분리막(21)을 제거한다. 이로서 트렌치(T) 영역, 즉 비활성 영역에만 소자 분리막(21)이 존재한다.

도 1f 및 도 1g를 참조하면, STI 구조를 만드는데 사용된 질화막(15)을 세정하여 제거하며, 이온 주입 등의 여러 공정을 거친 후 게이트 산화막을 성장시키기 전 사전 세정 공정을 진행한다.

그러나, 전술한 바와 같은 종래의 소자 분리막 형성 방법에 의하면 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴간의 간격이 매우 좁아져서 얇고 깊게 형성된 트렌치 내부에 절연막을 채우는 갭필(Gap Fill) 과정이 매우 어려워져 보이드가 발생될 우려가 높았으며, 이후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물이 남게되어 전기적 쇼트를 유발하여 제품의 치명적 손실을 발생시키 는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 소자 분리막의 보이드 발생으로 인한 불량 여부를 모니터링할 수 있는 시험패턴을 형성하여 소자 분리막의 불량 여부를 조기에 진단할 수 있도록 하는 데 그 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명에 따른 소자 분리막 시험패턴 형성방법은, 소자 분리막이 형성된 반도체 기판 상부에 제 1 금속층을 형성하는 단계와, 상기 제 1 금속층을 패터닝하여 상기 소자 분리막의 교차 방향으로 컨텍배선을 형성하는 단계와, 상기 컨텍배선 사이의 간극을 절연물질로 갭필한 후 평탄화하는 단계와, 상기 컨텍배선이 형성된 전체 상부에 제 2 금속층을 형성하는 단계와, 상기 제 2 금속층을 패터닝하여 상기 컨텍배선과의 교차 방향으로 두 개의 시험배선을 형성하여 상기 두 시험배선에 전위차를 가하면 상기 두 시험배선 사이에서 발생하는 누설전류를 측정할 수 있도록 하는 단계와, 상기 시험배선 사이의 간극을 절연물질로 갭필한 후 평탄화하는 단계를 포함한다.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체소자의 시험패턴 형성방법에 대하여 상세히 설명하기로 한다.

본 발명에 따른 소자 분리막 시험패턴 형성방법은 도 4의 순서도에 나타낸 바와 같이, 소자 분리막의 불량 발생을 모니터링하기 위한 시험패턴 영역을 정의하는 단계(S410)와, 상기 정의된 시험패턴 영역의 반도체 기판 상부에 상기 소자 분리막과 교차 또는 직교하는 컨텍배선을 형성하는 단계(S420)와, 두 배선에 전위차를 가하면서 두 배선 사이에서 발생하는 누설전류를 측정할 수 있는 두 개의 시험배선을 상기 소자 분리막과의 평행 방향으로 상기 컨텍배선의 상부에 형성하는 단계(S430)를 포함하여 구성된다.

도 3은 상기와 같은 소자 분리막 시험패턴 형성방법에 의해 형성된 컨텍배선(200)과 시험배선(300)의 배치 상태를 보이고 있다. 컨텍배선(200)은 소자 분리막에 의해 격리된 단위 소자들을 다시 전기적으로 연결시키는 방향으로 배치, 즉 소자 분리막과 교차 또는 직교하는 방향으로 배치된다. 시험배선(300)은 컨텍배선(200)을 이루는 두 배선을 전기적으로 연결시키는 방향으로 배치, 즉 소자 분리막과의 평행 방향으로 배치된다.

상기와 같은 소자 분리막 시험패턴의 형성과정을 도 2a 내지 도 2i의 공정도를 참조하여 설명하기로 한다.

도 2a를 참조하면, 도 1a 내지 도 1g를 통해 설명한 바와 같이 소자 분리막(21)이 형성된 반도체 기판(11)에서 소자 분리막(21)의 불량 발생을 모니터링하기 위한 시험패턴 영역을 정의한 후에 해당 영역의 상부에 컨텍배선(200)을 위한 제 1 금속층(101)을 형성한다. 이때 소자 분리막(21)에 형성된 보이드가 외부로 노출된 경우에는 보이드에 제 1 금속층(101)이 침투된다(S410).

그리고, 제 1 금속층(101) 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(102)을 형성한 후 포토레지스트층(102)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.

도 2b를 참조하면, 포토레지스트층(102)을 식각 마스크로 하여 제 1 금속층(101)을 반도체 기판(11)이 노출될 때까지 선택적으로 건식 식각하여 도 2b의 a-a' 단면도인 도 2c에 나타낸 바와 같이 소자 분리막(21)과의 교차 또는 직교 방향으로 배치되도록 컨텍배선(200)을 형성한다.

도 2d를 참조하면, 컨텍배선(200) 사이의 간극을 메우기 위해 절연물질인 SOG 물질 또는 TEOS 물질을 갭필하여 절연층(103)을 형성한다.

도 2e를 참조하면, 에치백 또는 CMP 공정을 통해 평탄화를 수행하여 절연층(103)의 평탄화를 이룬 후 세정을 실시한다. 이로서 본 발명의 단계 S420에서 컨텍배선(200)의 형성이 완료되는데, 소자 분리막(21)에 형성된 보이드에 제 1 금속층(101)이 침투된 상태이면 금속 브리지를 형성하여 컨텍배선(200)은 소자 분리막(21)의 길이방향으로 쇼트된다.

도 2f를 참조하면, 도 2a 내지 도 2e를 통해 컨텍배선(200)이 형성된 전체 상부에 시험배선(300)을 위한 제 2 금속층(104)을 형성한다.

그리고, 제 2 금속층(104) 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(105)을 형성한 후 포토레지스트층(105)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.

도 2f의 b-b' 단면도인 도 2g를 참조하면, 포토레지스트층(105)을 식각 마스크로 하여 제 2 금속층(104)을 절연층(103)이 노출될 때까지 선택적으로 건식 식각하여 소자 분리막(21)과의 평행 방향으로 배치되도록 시험배선(300)을 형성한다.

도 2h를 참조하면, 시험배선(300) 사이의 간극을 메우기 위해 절연물질인 SOG 물질 또는 TEOS 물질을 갭필하여 절연층(106)을 형성한다.

도 2i를 참조하면, 에치백 또는 CMP 공정을 통해 평탄화를 수행하여 절연층(106)의 평탄화를 이룬 후 세정을 실시한다. 이로서 본 발명의 단계 S430에서 시험배선(300)의 형성이 완료되는데, 소자 분리막(21)에 형성된 보이드에 의해 컨텍배선(200)이 쇼트된 상태이면 두 개의 시험배선(300) 또한 쇼트된 상태에 놓인다.

전술한 공정에 의해 도 3과 같이 컨텍배선(200)과 시험배선(300)이 서로 직교하게 배치된 시험패턴이 완성되며, 두 개의 시험배선(300)에 전위차를 가하면서 두 배선 사이에서 발생하는 누설전류를 측정하면 소자 분리막(21)에 형성된 보이드에 의한 불량 발생을 조기에 진단할 수 있다.

상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다.

일예로, 전술한 실시예에서는 도 2f 내지 도 2i를 참조하여 시험배선을 형성하는 과정이 설명되었으나 본 발명에 의해 정의된 시험패턴 영역을 제외한 프로덕트 영역(product area)에서 수행되는 공지의 게이트 폴리 형성 공정에 따라 컨텍패턴 상부에 게이트 폴리를 시험패턴으로 형성한 후에 게이트 폴리의 누설전류를 측정하더라도 전술한 실시예와 동일한 효과를 기대할 수 있다.

이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

전술한 바와 같이 본 발명은 소자 분리막의 보이드 발생으로 인한 불량 여부를 모니터링할 수 있는 시험패턴을 형성하여 소자 분리막의 불량 여부를 조기에 진단할 수 있는 효과가 있다.

Claims (5)

1. 소자 분리막이 형성된 반도체 기판 상부에 제 1 금속층을 형성하는 단계와,

   상기 제 1 금속층을 패터닝하여 상기 소자 분리막의 교차 방향으로 컨텍배선을 형성하는 단계와,

   상기 컨텍배선 사이의 간극을 절연물질로 갭필한 후 평탄화하는 단계와,

   상기 컨텍배선이 형성된 전체 상부에 제 2 금속층을 형성하는 단계와,

   상기 제 2 금속층을 패터닝하여 상기 컨텍배선과의 교차 방향으로 두 개의 시험배선을 형성하여 상기 두 시험배선에 전위차를 가하면 상기 두 시험배선 사이에서 발생하는 누설전류를 측정할 수 있도록 하는 단계와,

   상기 시험배선 사이의 간극을 절연물질로 갭필한 후 평탄화하는 단계

   를 포함하는 소자 분리막 시험패턴 형성방법.
2. 제 1 항에 있어서,

   상기 시험배선은 상기 컨텍패턴 상부에 상기 컨텍배선과의 교차 방향으로 형성된 게이트 폴리인 것을 특징으로 한 소자 분리막 시험패턴 형성방법.
3. 제 1 항에 있어서,

   상기 컨텍배선과 시험배선은 상호 직교 방향으로 배치되는 것을 특징으로 한 소자 분리막 시험패턴 형성방법.
4. 제 1 항에 있어서,

   상기 컨텍배선 또는 시험배선 사이의 간극을 갭필하는 절연물질은 SOG 또는 TEOS인 것을 특징으로 한 소자 분리막 시험패턴 형성방법.
5. 제 1 항에 있어서,

   상기 컨텍배선 또는 시험배선의 평탄화는 에치백 또는 CMP 공정을 통해 수행하는 것을 특징으로 한 소자 분리막 시험패턴 형성방법.

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