JPH10107139A - 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 - Google Patents
浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法Info
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- JPH10107139A JPH10107139A JP9239971A JP23997197A JPH10107139A JP H10107139 A JPH10107139 A JP H10107139A JP 9239971 A JP9239971 A JP 9239971A JP 23997197 A JP23997197 A JP 23997197A JP H10107139 A JPH10107139 A JP H10107139A
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Abstract
(57)【要約】 （修正有）
【課題】 活性領域に隣接した素子分離膜が損傷されず
素子間を十分絶縁でき、トランジスタの接合漏曳電流の
発生を防止する半導体装置とその製造方法を提供する。 【解決手段】 Ｐ型の第１半導体基板４０の第１面上に
マスク層を形成し、該層をパターニングして該基板の第
１面を露出させるマスクパタ−ンを形成する。該パタ−
ンをマスクとして露出された該基板をエッチングしトレ
ンチを形成する。トレンチ側壁と下面に窒化膜５２を形
成し、トレンチを素子分離膜５４で埋めて不活性領域を
形成する。前記基板を裏返して該基板の第２面の窒化膜
４４と素子分離膜５４上に第２半導体基板５６を接続す
る。該窒化膜をエッチ阻止膜として第１基板の第２面を
エッチング形成した活性領域にｎ型不純物をイオン注入
する。第１基板の第２面上に形成されたゲ−ト絶縁膜６
０上に導電膜を形成し、窒化膜をエッチ阻止膜として導
電膜をパターン化ゲート電極６２を形成した。
素子間を十分絶縁でき、トランジスタの接合漏曳電流の
発生を防止する半導体装置とその製造方法を提供する。 【解決手段】 Ｐ型の第１半導体基板４０の第１面上に
マスク層を形成し、該層をパターニングして該基板の第
１面を露出させるマスクパタ−ンを形成する。該パタ−
ンをマスクとして露出された該基板をエッチングしトレ
ンチを形成する。トレンチ側壁と下面に窒化膜５２を形
成し、トレンチを素子分離膜５４で埋めて不活性領域を
形成する。前記基板を裏返して該基板の第２面の窒化膜
４４と素子分離膜５４上に第２半導体基板５６を接続す
る。該窒化膜をエッチ阻止膜として第１基板の第２面を
エッチング形成した活性領域にｎ型不純物をイオン注入
する。第１基板の第２面上に形成されたゲ−ト絶縁膜６
０上に導電膜を形成し、窒化膜をエッチ阻止膜として導
電膜をパターン化ゲート電極６２を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に浅いトレンチ分離（Shallow Trench Iso
lation：以下、ＳＩＴ）法を用いた半導体装置及びその
製造方法に関するものである。
法に係り、特に浅いトレンチ分離（Shallow Trench Iso
lation：以下、ＳＩＴ）法を用いた半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化に伴って、半導体
装置の素子分離方法として部分酸化（LOcal Oxidation
of Silicon：以下、ＬＯＣＯＳ）法の代わりに上記ＳＩ
Ｔ法が用いられつつある。ＳＴＩ法は、半導体基板の不
活性領域に形成されたトレンチを酸化物で埋める工程
と、前記酸化物を化学・機械的ポリシング（Chemical-M
echanical Polishing ：以下、ＣＭＰ）法で平坦化する
工程とを含む。
装置の素子分離方法として部分酸化（LOcal Oxidation
of Silicon：以下、ＬＯＣＯＳ）法の代わりに上記ＳＩ
Ｔ法が用いられつつある。ＳＴＩ法は、半導体基板の不
活性領域に形成されたトレンチを酸化物で埋める工程
と、前記酸化物を化学・機械的ポリシング（Chemical-M
echanical Polishing ：以下、ＣＭＰ）法で平坦化する
工程とを含む。
【０００３】図１乃至図５は、ＳＴＩ法を用いた従来の
半導体装置の製造方法を説明するための断面図である。
図１において、半導体基板１０上にパッド酸化膜１２、
窒化膜１４及び第１酸化膜１６を順次に積層してからパ
ターニンクすることによって、不活性領域の半導体基板
１０を露出させるマスクパタ−ン１７を形成する。次い
で、前記マスクパタ−ン１７をマスクとして異方性エッ
チングすることで、露出された半導体基板１０をエッチ
ングしてトレンチ１８を形成する。
半導体装置の製造方法を説明するための断面図である。
図１において、半導体基板１０上にパッド酸化膜１２、
窒化膜１４及び第１酸化膜１６を順次に積層してからパ
ターニンクすることによって、不活性領域の半導体基板
１０を露出させるマスクパタ−ン１７を形成する。次い
で、前記マスクパタ−ン１７をマスクとして異方性エッ
チングすることで、露出された半導体基板１０をエッチ
ングしてトレンチ１８を形成する。
【０００４】図２において、前記トレンチ１８の内壁に
内壁酸化膜２０を形成し、酸化物で前記トレンチ１８を
完全に埋め立てた後、ＣＭＰ工程によりその表面が平坦
化された素子分離膜２２を形成する。この際、前記第１
酸化膜１６は取り除かれる。図３において、前記窒化膜
１４及びパッド酸化膜１２を取り除き、犠牲酸化膜２４
を半導体基板１０上の活性領域に形成した後、後続工程
により形成されるトランジスタのスレショルド電圧を調
節するために、不純物イオン２６を注入する。
内壁酸化膜２０を形成し、酸化物で前記トレンチ１８を
完全に埋め立てた後、ＣＭＰ工程によりその表面が平坦
化された素子分離膜２２を形成する。この際、前記第１
酸化膜１６は取り除かれる。図３において、前記窒化膜
１４及びパッド酸化膜１２を取り除き、犠牲酸化膜２４
を半導体基板１０上の活性領域に形成した後、後続工程
により形成されるトランジスタのスレショルド電圧を調
節するために、不純物イオン２６を注入する。
【０００５】図４において、前記犠牲酸化膜２４を取り
除き、活性領域の半導体基板１０の表面にゲ−ト酸化膜
２８を形成する。この際、前記犠牲酸化膜２４の形成及
び除去工程時に、素子分離膜２２に対する前記犠牲酸化
膜２４のエッチング選択比が高くないため、素子分離膜
２２の縁部に５００オングストローム程度の幅と深さを
有する溝（図４のＡ）が形成される。そのため、ゲ−ト
電極を形成するためのエッチング工程時に、前記溝にゲ
−ト電極を形成する物質が残ってストリンガーを形成す
る。この結果、ゲ−ト電極が互いに接続するゲ−トブリ
ッジ現象が引き起こされる。
除き、活性領域の半導体基板１０の表面にゲ−ト酸化膜
２８を形成する。この際、前記犠牲酸化膜２４の形成及
び除去工程時に、素子分離膜２２に対する前記犠牲酸化
膜２４のエッチング選択比が高くないため、素子分離膜
２２の縁部に５００オングストローム程度の幅と深さを
有する溝（図４のＡ）が形成される。そのため、ゲ−ト
電極を形成するためのエッチング工程時に、前記溝にゲ
−ト電極を形成する物質が残ってストリンガーを形成す
る。この結果、ゲ−ト電極が互いに接続するゲ−トブリ
ッジ現象が引き起こされる。
【０００６】図５において、素子分離膜２２の形成され
た半導体基板１０上にゲ−ト電極３０を形成した後、層
間絶縁膜３２を形成することによって、前記ゲ−ト電極
３０はＤＲＡＭのビットライン又はストレ−ジ電極など
の導電層から絶縁される。その後、トランジスタの拡散
層（図示せず）、例えばソ−スなどを、他の導電層、例
えばストレ−ジ電極に接続させるために、トランジスタ
の前記拡散層上に形成された層間絶縁膜３２を部分的に
エッチングすることによって、コンタクトホ−ル３４を
形成する。その後、後続工程により半導体装置を完成す
る。
た半導体基板１０上にゲ−ト電極３０を形成した後、層
間絶縁膜３２を形成することによって、前記ゲ−ト電極
３０はＤＲＡＭのビットライン又はストレ−ジ電極など
の導電層から絶縁される。その後、トランジスタの拡散
層（図示せず）、例えばソ−スなどを、他の導電層、例
えばストレ−ジ電極に接続させるために、トランジスタ
の前記拡散層上に形成された層間絶縁膜３２を部分的に
エッチングすることによって、コンタクトホ−ル３４を
形成する。その後、後続工程により半導体装置を完成す
る。
【０００７】ところが、前記コンタクトホ−ルを形成す
るためのフォトエッチング工程時に、コンタクトホ−ル
の形成のためのマスクのミスアライン（mis-align)によ
って露出されてはいけない素子分離膜の表面が露出され
てしまう場合がある。これによって、層間絶縁膜のエッ
チング工程時に、活性領域の周辺の素子分離膜も部分的
にエッチングされてトランジスタの拡散層が露出され
（図５のＢ部分）、よって接合漏れ電流が発生する。
るためのフォトエッチング工程時に、コンタクトホ−ル
の形成のためのマスクのミスアライン（mis-align)によ
って露出されてはいけない素子分離膜の表面が露出され
てしまう場合がある。これによって、層間絶縁膜のエッ
チング工程時に、活性領域の周辺の素子分離膜も部分的
にエッチングされてトランジスタの拡散層が露出され
（図５のＢ部分）、よって接合漏れ電流が発生する。
【０００８】
【発明が解決しようとする課題】前述したように、従来
のＳＴＩ法を用いた半導体装置の製造方法によれば、ゲ
−ト電極を形成するためのエッチング工程時にストリン
ガ−が形成されてブリッジ現象が発生したり、層間絶縁
膜のエッチング工程時に活性領域の周辺の素子分離膜も
部分的にエッチングされて接合漏れ電流が発生するとい
う問題がある。
のＳＴＩ法を用いた半導体装置の製造方法によれば、ゲ
−ト電極を形成するためのエッチング工程時にストリン
ガ−が形成されてブリッジ現象が発生したり、層間絶縁
膜のエッチング工程時に活性領域の周辺の素子分離膜も
部分的にエッチングされて接合漏れ電流が発生するとい
う問題がある。
【０００９】従って、本発明の目的は、前述したゲ−ト
ブリッジ及び接合漏れ電流の発生を防止した半導体装置
及びその製造方法を提供することにある。
ブリッジ及び接合漏れ電流の発生を防止した半導体装置
及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体装置の製造方法は、第１導電型の
第１半導体基板の第１面上にマスク層を形成する工程
と、前記マスク層をパターニングして、前記第１半導体
基板の第１面を露出するマスクパタ−ンを形成する工程
と、前記マスクパタ−ンをマスクとして前記露出された
第１半導体基板をエッチングして、トレンチを形成する
工程と、前記トレンチの内部に窒化膜を形成する工程
と、前記トレンチを素子分離膜で埋め立てて不活性領域
を形成する工程と、前記第１半導体基板をひっくり返し
て、前記第１半導体基板の第２面と第２半導体基板とを
ボンディングする工程と、前記窒化膜をエッチング阻止
膜として前記第１半導体基板の第２面をエッチングし
て、前記素子分離膜及び窒化膜により限定される活性領
域を形成する工程と、前記活性領域に第２導電型の不純
物をイオン注入する工程と、前記窒化膜の形成された第
１半導体基板の第２面上にゲ−ト絶縁膜を形成する工程
と、前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成
する工程と、前記窒化膜をエッチング阻止膜としたフォ
トエッチングで前記導電膜をパターニングすることによ
って、前記素子分離膜の損傷無しにゲ−ト電極を形成す
る工程とを含むことを特徴とする。
めに、本発明の半導体装置の製造方法は、第１導電型の
第１半導体基板の第１面上にマスク層を形成する工程
と、前記マスク層をパターニングして、前記第１半導体
基板の第１面を露出するマスクパタ−ンを形成する工程
と、前記マスクパタ−ンをマスクとして前記露出された
第１半導体基板をエッチングして、トレンチを形成する
工程と、前記トレンチの内部に窒化膜を形成する工程
と、前記トレンチを素子分離膜で埋め立てて不活性領域
を形成する工程と、前記第１半導体基板をひっくり返し
て、前記第１半導体基板の第２面と第２半導体基板とを
ボンディングする工程と、前記窒化膜をエッチング阻止
膜として前記第１半導体基板の第２面をエッチングし
て、前記素子分離膜及び窒化膜により限定される活性領
域を形成する工程と、前記活性領域に第２導電型の不純
物をイオン注入する工程と、前記窒化膜の形成された第
１半導体基板の第２面上にゲ−ト絶縁膜を形成する工程
と、前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成
する工程と、前記窒化膜をエッチング阻止膜としたフォ
トエッチングで前記導電膜をパターニングすることによ
って、前記素子分離膜の損傷無しにゲ−ト電極を形成す
る工程とを含むことを特徴とする。
【００１１】ここで、前記マスク層は、パッド酸化膜、
窒化膜及び酸化膜の複合膜よりなる。また、前記トレン
チの側壁に側壁酸化膜がさらに形成される。また、前記
活性領域に第２導電型の不純物を注入する工程は、前記
エッチングされた第１半導体基板の第２面上に犠牲酸化
膜を形成する工程と、前記犠牲酸化膜の形成された第１
半導体基板の全面に第２導電型の不純物をイオン注入す
る工程と、前記犠牲酸化膜を取り除く工程とからなる。
また、前記第１半導体基板の第２面のエッチングは、化
学・機械的ポリシング方法により行われる。また、前記
トレンチは２０００〜２００００オングストロームの深
さに形成することが好ましい。
窒化膜及び酸化膜の複合膜よりなる。また、前記トレン
チの側壁に側壁酸化膜がさらに形成される。また、前記
活性領域に第２導電型の不純物を注入する工程は、前記
エッチングされた第１半導体基板の第２面上に犠牲酸化
膜を形成する工程と、前記犠牲酸化膜の形成された第１
半導体基板の全面に第２導電型の不純物をイオン注入す
る工程と、前記犠牲酸化膜を取り除く工程とからなる。
また、前記第１半導体基板の第２面のエッチングは、化
学・機械的ポリシング方法により行われる。また、前記
トレンチは２０００〜２００００オングストロームの深
さに形成することが好ましい。
【００１２】また、本発明の半導体装置の製造方法は、
第１導電型の第１半導体基板の第１面上にパッド酸化
膜、第１窒化膜及び酸化膜を順に形成する工程と、前記
酸化膜、第１窒化膜及びパッド酸化膜をパターニングし
て、前記第１半導体基板の表面を露出するマスクパタ−
ンを形成する工程と、前記マスクパタ−ンをマスクとし
て前記露出された第１半導体基板をエッチングして、ト
レンチを形成する工程と、前記トレンチの側壁に側壁酸
化膜を形成する工程と、前記側壁酸化膜の上面及びトレ
ンチの底面に第２窒化膜を形成する工程と、前記トレン
チを素子分離膜で埋め立てて不活性領域を形成する工程
と、前記第１半導体基板をひっくり返して、第２半導体
基板とボンディングする工程と、前記第２窒化膜をエッ
チング阻止膜として前記ひっくり返えした第１半導体基
板の第２面をエッチングして、前記阻止分離膜によって
限定される活性領域を形成する工程と、前記エッチング
された第１半導体基板の第２面に犠牲酸化膜を形成する
工程と、前記活性領域に第２導電型の不純物をイオン注
入する工程と、前記犠牲酸化膜を取り除く工程と、前記
第２窒化膜の形成された第１半導体基板の第２面上にゲ
−ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜上にゲ
−ト電極用の導電膜を形成する工程と、前記窒化膜をエ
ッチング阻止膜としたフォトエッチングで前記導電膜を
エッチングすることによって、前記素子分離膜の損傷無
しにゲ−ト電極を形成する工程とを含むことを特徴とす
る。ここで、前記トレンチは２０００〜２００００オン
グストロームの深さに形成することが好ましい。
第１導電型の第１半導体基板の第１面上にパッド酸化
膜、第１窒化膜及び酸化膜を順に形成する工程と、前記
酸化膜、第１窒化膜及びパッド酸化膜をパターニングし
て、前記第１半導体基板の表面を露出するマスクパタ−
ンを形成する工程と、前記マスクパタ−ンをマスクとし
て前記露出された第１半導体基板をエッチングして、ト
レンチを形成する工程と、前記トレンチの側壁に側壁酸
化膜を形成する工程と、前記側壁酸化膜の上面及びトレ
ンチの底面に第２窒化膜を形成する工程と、前記トレン
チを素子分離膜で埋め立てて不活性領域を形成する工程
と、前記第１半導体基板をひっくり返して、第２半導体
基板とボンディングする工程と、前記第２窒化膜をエッ
チング阻止膜として前記ひっくり返えした第１半導体基
板の第２面をエッチングして、前記阻止分離膜によって
限定される活性領域を形成する工程と、前記エッチング
された第１半導体基板の第２面に犠牲酸化膜を形成する
工程と、前記活性領域に第２導電型の不純物をイオン注
入する工程と、前記犠牲酸化膜を取り除く工程と、前記
第２窒化膜の形成された第１半導体基板の第２面上にゲ
−ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜上にゲ
−ト電極用の導電膜を形成する工程と、前記窒化膜をエ
ッチング阻止膜としたフォトエッチングで前記導電膜を
エッチングすることによって、前記素子分離膜の損傷無
しにゲ−ト電極を形成する工程とを含むことを特徴とす
る。ここで、前記トレンチは２０００〜２００００オン
グストロームの深さに形成することが好ましい。
【００１３】叉、本発明の半導体装置の製造方法は、浅
いトレンチ分離法を用いて半導体装置を製造する半導体
装置の製造方法であって、第１の半導体基板の第１面上
に形成されたトレンチの内部に窒化膜を形成する工程
と、前記トレンチを素子分離膜で埋め立てて不活性領域
を形成する工程と、前記第１の半導体基板をひっくり返
して、前記素子分離膜の表面を含む前記第１の半導体基
板の第１面に第２の半導体基板をボンディングする工程
と、前記窒化膜をエッチング阻止膜として前記第１の半
導体基板の第２面をエッチングして、前記素子分離膜及
び窒化膜により限定される活性領域を形成する工程とを
含み、後続のゲ−ト電極を形成するためのエッチング工
程時及び層間絶縁膜のエッチング工程時に、前記素子分
離膜が損傷されないことを特徴とする。
いトレンチ分離法を用いて半導体装置を製造する半導体
装置の製造方法であって、第１の半導体基板の第１面上
に形成されたトレンチの内部に窒化膜を形成する工程
と、前記トレンチを素子分離膜で埋め立てて不活性領域
を形成する工程と、前記第１の半導体基板をひっくり返
して、前記素子分離膜の表面を含む前記第１の半導体基
板の第１面に第２の半導体基板をボンディングする工程
と、前記窒化膜をエッチング阻止膜として前記第１の半
導体基板の第２面をエッチングして、前記素子分離膜及
び窒化膜により限定される活性領域を形成する工程とを
含み、後続のゲ−ト電極を形成するためのエッチング工
程時及び層間絶縁膜のエッチング工程時に、前記素子分
離膜が損傷されないことを特徴とする。
【００１４】叉、本発明の半導体装置は、浅いトレンチ
分離法を用いて製造された半導体装置であって、素子分
離膜及び該素子分離膜の表面を覆う窒化膜とで形成され
た不活性領域と、該不活性領域により限定される第１の
半導体基板の表面に形成された活性領域と、前記素子分
離膜の裏面、及びマスク層を介して前記第１の半導体基
板の裏面にボンディングされた第２の半導体基板とを含
むことを特徴とする。
分離法を用いて製造された半導体装置であって、素子分
離膜及び該素子分離膜の表面を覆う窒化膜とで形成され
た不活性領域と、該不活性領域により限定される第１の
半導体基板の表面に形成された活性領域と、前記素子分
離膜の裏面、及びマスク層を介して前記第１の半導体基
板の裏面にボンディングされた第２の半導体基板とを含
むことを特徴とする。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施の形態を詳細に説明する。図６乃至図
９は、ＳＴＩを用いた本実施の形態による半導体装置の
製造方法を説明するための断面図である。図６は、半導
体基板にトレンチを形成する工程を示す。
明の好ましい実施の形態を詳細に説明する。図６乃至図
９は、ＳＴＩを用いた本実施の形態による半導体装置の
製造方法を説明するための断面図である。図６は、半導
体基板にトレンチを形成する工程を示す。
【００１６】具体的には、第１導電型、例えばｐ型の第
１半導体基板４０の第１面上にパッド酸化膜４２、第１
窒化膜４４及び第１酸化膜４６よりなるマスク層を順次
に積層した後パターニングして、不活性領域の第１半導
体基板４０を露出するマスクパタ−ン４７を形成する。
次いで、前記露出された第１半導体基板４０を前記マス
クパタ−ン４７をマスクとして異方性エッチングをする
ことによってトレンチ４８を形成する。
１半導体基板４０の第１面上にパッド酸化膜４２、第１
窒化膜４４及び第１酸化膜４６よりなるマスク層を順次
に積層した後パターニングして、不活性領域の第１半導
体基板４０を露出するマスクパタ−ン４７を形成する。
次いで、前記露出された第１半導体基板４０を前記マス
クパタ−ン４７をマスクとして異方性エッチングをする
ことによってトレンチ４８を形成する。
【００１７】図７は、素子分離膜を形成する工程を示
す。詳しくは、前記トレンチ４８の側壁に側壁酸化膜５
０を１００〜２００オングストロームの厚さに形成す
る。次いで、前記側壁酸化膜５０の形成された第１半導
体基板４０の第１面に第２窒化膜を５００〜５０００オ
ングストロームの厚さに形成した後、等方性又は異方性
エッチングをすることによって、前記トレンチの側壁及
び下面に第２窒化膜パタ−ン５２を形成する。次いで、
前記内面に第２窒化膜パタ−ン５２の形成されたトレン
チ４８を酸化物で完全に埋め立てた後、ＣＭＰ工程を通
じてその表面が平坦化された素子分離膜５４を形成す
る。この際、第１酸化膜４６は取り除かれる。
す。詳しくは、前記トレンチ４８の側壁に側壁酸化膜５
０を１００〜２００オングストロームの厚さに形成す
る。次いで、前記側壁酸化膜５０の形成された第１半導
体基板４０の第１面に第２窒化膜を５００〜５０００オ
ングストロームの厚さに形成した後、等方性又は異方性
エッチングをすることによって、前記トレンチの側壁及
び下面に第２窒化膜パタ−ン５２を形成する。次いで、
前記内面に第２窒化膜パタ−ン５２の形成されたトレン
チ４８を酸化物で完全に埋め立てた後、ＣＭＰ工程を通
じてその表面が平坦化された素子分離膜５４を形成す
る。この際、第１酸化膜４６は取り除かれる。
【００１８】図８は、前記第１半導体基板４０をひっく
り返した後、前記第１半導体基板４０の第２面をエッチ
ングする工程を示す。詳細には、前記第１半導体基板４
０をひっくり返した後、前記第１半導体基板４０の第１
面に形成された第１窒化膜４４及び素子分離膜５４上
に、第２半導体基板５６をボンディングする。次いで、
前記第１半導体基板４０の第２面を前記第２窒化膜パタ
−ン５２をエッチングマスクとしてＣＭＰ法でエッチン
グすることによって、前記第２窒化膜パタ−ン５２及び
素子分離膜５４によって限定される活性領域を形成す
る。次いで、活性領域の限定された第１半導体基板４０
の表面に犠牲酸化膜５８を形成した後、後続工程で形成
されるトランジスタのスレショルド電圧を調節するため
に第２導電型の不純物イオン５９を注入する。次に、前
記犠牲酸化膜５８を湿式エッチングして取り除く。
り返した後、前記第１半導体基板４０の第２面をエッチ
ングする工程を示す。詳細には、前記第１半導体基板４
０をひっくり返した後、前記第１半導体基板４０の第１
面に形成された第１窒化膜４４及び素子分離膜５４上
に、第２半導体基板５６をボンディングする。次いで、
前記第１半導体基板４０の第２面を前記第２窒化膜パタ
−ン５２をエッチングマスクとしてＣＭＰ法でエッチン
グすることによって、前記第２窒化膜パタ−ン５２及び
素子分離膜５４によって限定される活性領域を形成す
る。次いで、活性領域の限定された第１半導体基板４０
の表面に犠牲酸化膜５８を形成した後、後続工程で形成
されるトランジスタのスレショルド電圧を調節するため
に第２導電型の不純物イオン５９を注入する。次に、前
記犠牲酸化膜５８を湿式エッチングして取り除く。
【００１９】ところで、本実施の形態では、前記犠牲酸
化膜の形成及び除去工程時に、素子分離膜５４が第２窒
化膜パタ−ン５２に囲まれているため、参照符号Ｃ部分
に従来の図４に示したような溝が形成されない。たとえ
形成されたとしても、その幅は側壁酸化膜の厚さである
１００〜２００オングストロームの厚さに限られる。こ
の結果、続くゲ−ト電極を形成するためのエッチング工
程時にストリンガ−が形成されず、よってゲ−ト電極が
互いに接続するブリッジ現象が起こらない。
化膜の形成及び除去工程時に、素子分離膜５４が第２窒
化膜パタ−ン５２に囲まれているため、参照符号Ｃ部分
に従来の図４に示したような溝が形成されない。たとえ
形成されたとしても、その幅は側壁酸化膜の厚さである
１００〜２００オングストロームの厚さに限られる。こ
の結果、続くゲ−ト電極を形成するためのエッチング工
程時にストリンガ−が形成されず、よってゲ−ト電極が
互いに接続するブリッジ現象が起こらない。
【００２０】図９は、ゲ−ト電極及び層間絶縁膜を形成
する工程を示す。詳しくは、素子分離膜５４の形成され
た第１半導体基板４０上にゲ−ト絶縁膜、例えば、ゲ−
ト酸化膜６０及びゲ−ト電極６２を形成する。次いで、
前記ゲ−ト電極６２の形成された第１半導体基板４０の
全面に、絶縁膜を形成する。その後、トランジスタの拡
散層（図示せず）、例えばソ−スなどを、他の導電層、
例えばストレ−ジ電極に接続させるために、トランジス
タの前記拡散層上に形成された絶縁膜を部分的にエッチ
ングすることによって、コンタクトホ−ルを有する層間
絶縁膜６４を形成する。その後、後続工程で半導体装置
を完成する。
する工程を示す。詳しくは、素子分離膜５４の形成され
た第１半導体基板４０上にゲ−ト絶縁膜、例えば、ゲ−
ト酸化膜６０及びゲ−ト電極６２を形成する。次いで、
前記ゲ−ト電極６２の形成された第１半導体基板４０の
全面に、絶縁膜を形成する。その後、トランジスタの拡
散層（図示せず）、例えばソ−スなどを、他の導電層、
例えばストレ−ジ電極に接続させるために、トランジス
タの前記拡散層上に形成された絶縁膜を部分的にエッチ
ングすることによって、コンタクトホ−ルを有する層間
絶縁膜６４を形成する。その後、後続工程で半導体装置
を完成する。
【００２１】しかしながら、本実施の形態では、前記コ
ンタクトホ−ルを形成するためのエッチング工程時に、
マスクのミスアラインによって露出されてはいけない素
子分離膜の上部が露出されても、前記第２窒化膜パタ−
ン５２によって前記素子分離膜５４はエッチングされな
い。従って、本実施の形態によれば、図５に示した素子
分離膜５４の損傷が生じず、よって接合漏れ電流を防止
し得る。
ンタクトホ−ルを形成するためのエッチング工程時に、
マスクのミスアラインによって露出されてはいけない素
子分離膜の上部が露出されても、前記第２窒化膜パタ−
ン５２によって前記素子分離膜５４はエッチングされな
い。従って、本実施の形態によれば、図５に示した素子
分離膜５４の損傷が生じず、よって接合漏れ電流を防止
し得る。
【００２２】以上、本発明の実施の形態を詳細に説明し
たが、本発明はこれに限らず当業者の通常的な知識の範
囲でその変形や改良が可能である。
たが、本発明はこれに限らず当業者の通常的な知識の範
囲でその変形や改良が可能である。
【００２３】
【発明の効果】前述したように、本発明によれば、素子
分離膜を窒化膜で覆って犠牲酸化膜を形成及び除去する
時に、活性領域に隣接した素子分離膜の損傷を防止し得
る。これによって、ゲ−ト電極を形成するためのエッチ
ング工程時にストリンガ−が形成されないので、ゲ−ト
電極が互いに接続するゲ−トブリッジ現象が防止でき
る。
分離膜を窒化膜で覆って犠牲酸化膜を形成及び除去する
時に、活性領域に隣接した素子分離膜の損傷を防止し得
る。これによって、ゲ−ト電極を形成するためのエッチ
ング工程時にストリンガ−が形成されないので、ゲ−ト
電極が互いに接続するゲ−トブリッジ現象が防止でき
る。
【００２４】さらに、前記活性領域に導電層を接続する
ためのコンタクトホ−ルを形成するためのフォトエッチ
ング工程時に、マスクのミスアラインによって露出され
てはいけない素子分離膜の上部が露出されても、前記第
２窒化膜パタ−ンによって前記素子分離膜がエッチング
されず、よって接合漏れ電流の発生を防止し得る。
ためのコンタクトホ−ルを形成するためのフォトエッチ
ング工程時に、マスクのミスアラインによって露出され
てはいけない素子分離膜の上部が露出されても、前記第
２窒化膜パタ−ンによって前記素子分離膜がエッチング
されず、よって接合漏れ電流の発生を防止し得る。
【図１】ＳＴＩ法を用いた従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】ＳＴＩ法を用いた従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】ＳＴＩ法を用いた従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】ＳＴＩ法を用いた従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】ＳＴＩ法を用いた従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】ＳＴＩ法を用いた本実施の形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図７】ＳＴＩ法を用いた本実施の形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図８】ＳＴＩ法を用いた本実施の形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図９】ＳＴＩ法を用いた本実施の形態による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
４０ 第１半導体基板 ４２ パッド酸化膜 ４４ 第１窒化膜 ４６ 第１酸化膜 ４７ マスクパタ−ン ４８ トレンチ ５０ 側壁酸化膜 ５２ 第２窒化膜パタ−ン ５４ 素子分離膜 ５６ 第２半導体基板 ５８ 犠牲酸化膜 ５９ 不純物イオン ６０ ゲ−ト酸化膜 ６２ ゲ−ト電極 ６４ 層間絶縁膜
Claims (10)
- 【請求項１】 第１導電型の第１半導体基板の第１面上
にマスク層を形成する工程と、 前記マスク層をパターニングして、前記第１半導体基板
の第１面を露出するマスクパタ−ンを形成する工程と、 前記マスクパタ−ンをマスクとして前記露出された第１
半導体基板をエッチングして、トレンチを形成する工程
と、 前記トレンチの内部に窒化膜を形成する工程と、 前記トレンチを素子分離膜で埋め立てて不活性領域を形
成する工程と、 前記第１半導体基板をひっくり返して、前記第１半導体
基板の第２面と第２半導体基板とをボンディングする工
程と、 前記窒化膜をエッチング阻止膜として前記第１半導体基
板の第２面をエッチングして、前記素子分離膜及び窒化
膜により限定される活性領域を形成する工程と、 前記活性領域に第２導電型の不純物をイオン注入する工
程と、 前記窒化膜の形成された第１半導体基板の第２面上にゲ
−ト絶縁膜を形成する工程と、 前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成する
工程と、 前記窒化膜をエッチング阻止膜としたフォトエッチング
で前記導電膜をパターニングすることによって、前記素
子分離膜の損傷無しにゲ−ト電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記マスク層は、パッド酸化膜、窒化膜
及び酸化膜の複合膜よりなることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記トレンチの側壁に側壁酸化膜がさら
に形成されることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項４】 前記活性領域に第２導電型の不純物を注
入する工程は、 前記エッチングされた第１半導体基板の第２面上に犠牲
酸化膜を形成する工程と、 前記犠牲酸化膜の形成された第１半導体基板の全面に第
２導電型の不純物をイオン注入する工程と、 前記犠牲酸化膜を取り除く工程とからなることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記第１半導体基板の第２面のエッチン
グは、化学・機械的ポリシング方法により行われること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記トレンチは２０００〜２００００オ
ングストロームの深さに形成することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項７】 第１導電型の第１半導体基板の第１面上
にパッド酸化膜、第１窒化膜及び酸化膜を順に形成する
工程と、 前記酸化膜、第１窒化膜及びパッド酸化膜をパターニン
グして、前記第１半導体基板の表面を露出するマスクパ
タ−ンを形成する工程と、 前記マスクパタ−ンをマスクとして前記露出された第１
半導体基板をエッチングして、トレンチを形成する工程
と、 前記トレンチの側壁に側壁酸化膜を形成する工程と、 前記側壁酸化膜の上面及びトレンチの底面に第２窒化膜
を形成する工程と、 前記トレンチを素子分離膜で埋め立てて不活性領域を形
成する工程と、 前記第１半導体基板をひっくり返して、第２半導体基板
とボンディングする工程と、 前記第２窒化膜をエッチング阻止膜として前記ひっくり
返えした第１半導体基板の第２面をエッチングして、前
記阻止分離膜によって限定される活性領域を形成する工
程と、 前記エッチングされた第１半導体基板の第２面に犠牲酸
化膜を形成する工程と、 前記活性領域に第２導電型の不純物をイオン注入する工
程と、 前記犠牲酸化膜を取り除く工程と、 前記第２窒化膜の形成された第１半導体基板の第２面上
にゲ−ト絶縁膜を形成する工程と、 前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成する
工程と、 前記窒化膜をエッチング阻止膜としたフォトエッチング
で前記導電膜をエッチングすることによって、前記素子
分離膜の損傷無しにゲ−ト電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記トレンチは２０００〜２００００オ
ングストロームの深さに形成することを特徴とする請求
項７に記載の半導体装置の製造方法。 - 【請求項９】 浅いトレンチ分離法を用いて半導体装置
を製造する半導体装置の製造方法であって、 第１の半導体基板の第１面上に形成されたトレンチの内
部に窒化膜を形成する工程と、 前記トレンチを素子分離膜で埋め立てて不活性領域を形
成する工程と、 前記第１の半導体基板をひっくり返して、前記素子分離
膜の表面を含む前記第１の半導体基板の第１面に第２の
半導体基板をボンディングする工程と、 前記窒化膜をエッチング阻止膜として前記第１の半導体
基板の第２面をエッチングして、前記素子分離膜及び窒
化膜により限定される活性領域を形成する工程とを含
み、 後続のゲ−ト電極を形成するためのエッチング工程時及
び層間絶縁膜のエッチング工程時に、前記素子分離膜が
損傷されないことを特徴とする半導体装置の製造方法。 - 【請求項１０】 浅いトレンチ分離法を用いて製造され
た半導体装置であって、 素子分離膜及び該素子分離膜の表面を覆う窒化膜とで形
成された不活性領域と、 該不活性領域により限定される第１の半導体基板の表面
に形成された活性領域と、 前記素子分離膜の裏面、及びマスク層を介して前記第１
の半導体基板の裏面にボンディングされた第２の半導体
基板とを含むことを特徴とする半導体装置。
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|---|---|---|---|
| KR1019960038456A KR100195243B1 (ko) | 1996-09-05 | 1996-09-05 | 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 |
| KR96-38456 | 1996-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107139A true JPH10107139A (ja) | 1998-04-24 |
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| US6008109A (en) * | 1997-12-19 | 1999-12-28 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric encapsulated by oxide |
| US5882983A (en) * | 1997-12-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
| KR100304197B1 (ko) * | 1998-03-30 | 2001-11-30 | 윤종용 | 소이제조방법 |
| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| US6440858B1 (en) * | 1998-08-24 | 2002-08-27 | International Business Machines Corporation | Multi-layer hard mask for deep trench silicon etch |
| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| KR100322531B1 (ko) | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
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| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
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-
1997
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