JP2014529889A - ソースゲートを含む装置および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000000463 material Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 45
- 239000010703 silicon Substances 0.000 description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 239000010936 titanium Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005672 electromagnetic field Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
Description
本出願は、2011年8月15日に出願された、米国特許出願第13/210,194号の優先権恩典を主張するものであり、これらはその全体が参照により本明細書に組み込まれる。
い。
Claims (27)
- 半導体材料を含むピラーと関連付けられた電荷蓄積デバイスのストリングと、
ソースゲートデバイスと、
前記電荷蓄積デバイスのストリングと前記ソースゲートデバイスとの間に連結されるソース選択デバイスと、
を備える、装置。 - 前記電荷蓄積デバイスのストリングとデータラインとの間に連結されるドレイン選択デバイスを更に備える、請求項1に記載の装置。
- メモリデバイスを更に備える、請求項1に記載の装置。
- システムを備える、請求項1に記載の装置。
- ソースを更に備え、前記ソースゲートデバイスが、前記ソースに連結される、請求項1に記載の装置。
- 各々の電荷蓄積デバイスが、浮遊ゲートトランジスタを備える、請求項1に記載の装置。
- 各々の電荷蓄積デバイスが、電荷捕獲トランジスタを備える、請求項1に記載の装置。
- 前記ピラーが、データラインから基板中のウエルまで延長する、請求項1に記載の装置。
- 前記ピラーが、多結晶シリコンを含む、請求項1に記載の装置。
- 前記ストリングが、複数のストリングのうちの1つであり、
前記ソース選択デバイスが、複数のソース選択デバイスのうちの1つであり、前記複数のソース選択デバイスの各々が、前記複数のストリングのうちの対応する1つと前記ソースゲートデバイスとの間である、請求項1に記載の装置。 - 前記ストリングが、複数のストリングのうちの1つであり、
前記ソース選択デバイスが、前記複数のストリングと前記ソースゲートデバイスとの間で連結される、請求項1に記載の装置。 - 各々が、半導体材料を含むそれぞれのピラーと関連付けられるそれぞれの複数の電荷蓄積デバイスを備える、複数の電荷蓄積デバイスのストリングと、
前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記複数の電荷蓄積デバイスのストリングとそれぞれのデータラインとの間にあるドレイン選択ゲートと、
前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲むソースゲートと、
前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記複数の電荷蓄積デバイスのストリングと前記ソースゲートとの間にあるソース選択ゲートと、
を備える、装置。 - 前記複数のストリングが、2つのストリングを備え、
前記ドレイン選択ゲート、前記ソースゲートおよび前記ソース選択ゲートの各々が、前記2つのストリングと関連付けられる2つのピラーを少なくとも部分的に取り囲む、請求項12に記載の装置。 - 前記複数のストリングが、ストリングのブロックのサブブロックを備え、前記サブブロックが、前記ストリングのブロックの隣のサブブロックから拡散領域だけ離れている、請求項12に記載の装置。
- 前記ドレイン選択ゲートが、ドレイン選択デバイスのある部分を備え、
前記ソース選択ゲートが、ソース選択デバイスのある部分を備える、請求項12に記載の装置。 - 前記ソースゲートが、ソースゲートデバイスのある部分を備える、請求項12に記載の装置。
- 基板から延長するそれぞれのピラーと関連付けられる複数の電荷蓄積デバイスを各々が備える複数のストリングを、各々が備え、前記ピラーが半導体材料を備える、複数のブロックと、
前記ブロック間で前記基板に連結され、前記ストリングの共通ソースをバイアスするように構成される導電性部材と、
を備える、装置。 - 前記基板が、p型基板を備え、
前記導電性部材が、前記p型基板中のn+型拡散領域に連結される、請求項17に記載の装置。 - 前記n+型拡散領域を含む、複数のn+型拡散領域を前記p型基板中に更に備える、請求項18に記載の装置。
- 前記導電性部材が、前記基板から突出する壁形状を有する、請求項17に記載の装置。
- 前記導電性部材が、半導体材料を含む、請求項17に記載の装置。
- 前記導電性部材が、多結晶シリコンを含む、請求項21に記載の装置。
- 前記導電性部材が、金属を含む、請求項17に記載の装置。
- 前記ピラーのそれぞれの1つに対して、
前記それぞれのピラーと関連付けられ、かつ前記それぞれの電荷蓄積デバイスのストリングとデータラインとの間に連結されたドレイン選択デバイスと、
前記それぞれのピラーと関連付けられ、かつ前記それぞれのストリングに連結されたソース選択デバイスと、
前記それぞれのピラーと関連付けられ、かつ前記ソース選択デバイスと前記共通ソースとの間で連結されたソースゲートデバイスであって、前記ソース選択デバイスおよび前記ソースゲートデバイスが、前記ピラーと前記共通ソースとの間の導通を実質的に制御するように構成される、ソースゲートデバイスと、
を更に備える、請求項17に記載の装置。 - 第1のドレイン選択ゲートに対して、0ボルトを上回る第1の電圧にバイアスをかけることであって、前記第1のドレイン選択ゲートが、第1の複数の電荷蓄積デバイスのストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第1のドレイン選択ゲートが、前記第1の複数のストリングとそれぞれのデータラインとの間にある、第1のドレイン選択ゲートに対してバイアスをかけることと、
第2のドレイン選択ゲートに対して、約0ボルトにバイアスをかけることであって、前記第2のドレイン選択ゲートが、第2の複数の電荷蓄積デバイスのストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第2のドレイン選択ゲートが、前記第2の複数のストリングと前記データラインとの間にあり、各々のストリングが、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第2のドレイン選択ゲートに対してバイアスをかけることと、
前記共通ソースに対して約0ボルトにバイアスをかけることと、
ソースゲートに対して、前記第1の電圧を上回る第2の電圧にバイアスをかけることであって、前記ソースゲートが、前記第1の複数のストリングおよび前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートに対してバイアスをかけることと、
第1のソース選択ゲートに対して前記第1の電圧にバイアスをかけることであって、前記第1のソース選択ゲートが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第1のソース選択ゲートが、前記第1の複数のストリングと前記ソースゲートとの間にある、第1のソース選択ゲートに対してバイアスをかけることと、
第2のソース選択ゲートに対して約0ボルトにバイアスをかけることであって、前記第2のソース選択ゲートが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第2のソース選択ゲートが、前記第2の複数のストリングと前記ソースゲートとの間にある、第2のソース選択ゲートに対してバイアスをかけることと、
複数の第1のアクセスラインに対して、前記第2の電圧を上回る第3の電圧にバイアスをかけることであって、前記第1のアクセスラインが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第1のアクセスラインが、前記第1のドレイン選択ゲートと前記第1のソース選択ゲートとの間にある、複数の第1のアクセスラインに対してバイアスをかけることと、
第1のアクセスラインのうちの選択された1つに対して、0ボルトと前記第1の電圧との間にバイアスをかけて、前記選択された第1のアクセスラインによって少なくとも部分的に取り囲まれた前記第1の複数のストリング中の電荷蓄積デバイスを読み出すことと、
複数の第2のアクセスラインに対して前記第3の電圧にバイアスをかけることであって、前記第2のアクセスラインが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第2のアクセスラインが、前記第2のドレイン選択ゲートと前記第2のソース選択ゲートとの間にある、複数の第2のアクセスラインに対してバイアスをかけることと、
を含む、方法。 - 第1のドレイン選択ゲートに対して、0ボルトを上回る第1の電圧にバイアスをかけ、前記第1のドレイン選択ゲートが、電荷蓄積デバイスの第1の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第1のドレイン選択ゲートが、前記第1の複数のストリングとそれぞれのデータラインとの間にある、第1のドレイン選択ゲートに対してバイアスをかけることと、
第2のドレイン選択ゲートに対して、約0ボルトにバイアスをかけ、前記第2のドレイン選択ゲートが、電荷蓄積デバイスの第2の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第2のドレイン選択ゲートが、前記第2の複数のストリングと前記データラインとの間にあり、各々のストリングが、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第2のドレイン選択ゲートに対してバイアスをかけることと、
前記共通ソースに対して、約0ボルトと前記第1の電圧の間にバイアスをかけることと、
ソースゲートに対して、約0ボルトにバイアスをかけ、前記ソースゲートが、前記第1の複数のストリングおよび前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートに対してバイアスをかけることと、
第1のソース選択ゲートに対して、0ボルトと前記第1の電圧との間にバイアスをかけ、前記第1のソース選択ゲートが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第1のソース選択ゲートが、前記第1の複数のストリングと前記ソースゲートとの間にある、第1のソース選択ゲートに対してバイアスをかけることと、
第2のソース選択ゲートに対して、約0ボルトと前記第1の電圧との間にバイアスをかけ、前記第2のソース選択ゲートが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第2のソース選択ゲートが、前記第2の複数のストリングと前記ソースゲートとの間にある、第2のソース選択ゲートに対してバイアスをかけることと、
複数の第1のアクセスラインに対して、前記第1の電圧を上回る第2の電圧にバイアスをかけ、前記第1のアクセスラインが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第1のアクセスラインが、前記第1のドレイン選択ゲートと前記第1のソース選択ゲートとの間にある、複数の第1のアクセスラインに対してバイアスをかけることと、
第1のアクセスラインのうちの選択された1つに対して、前記第2の電圧を上回る第3の電圧にバイアスをかけて、この選択された第1のアクセスラインによって少なくとも部分的に取り囲まれた前記第1の複数のストリング中の電荷蓄積デバイスをプログラムすることと、
複数の第2のアクセスラインに対して前記第2の電圧にバイアスをかけ、前記第2のアクセスラインが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第2のアクセスラインが、前記第2のドレイン選択ゲートと前記第2のソース選択ゲートとの間にある、複数の第2のアクセスラインに対してバイアスをかけることと、
を含む、方法。 - 第1のドレイン選択ゲートが浮遊することを許容し、前記第1のドレイン選択ゲートが、電荷蓄積デバイスの第1の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第1のドレイン選択ゲートが、前記第1の複数のストリングとそれぞれのデータラインとの間にある、第1のドレイン選択ゲートが浮遊することを許容することと、
第2のドレイン選択ゲートが浮遊することを許容し、前記第2のドレイン選択ゲートが、電荷蓄積デバイスの第2の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第2のドレイン選択ゲートが、前記第2の複数のストリングと前記データラインとの間にあり、各々のストリングが、基板中の共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられるそれぞれの複数の電荷蓄積デバイスを備える、第2のドレイン選択ゲートが浮遊することを許容することと、
前記基板に対して、0ボルトを上回る消去電圧にむけてバイアスをかけることと、
前記共通ソースが浮遊することを許容することと、
ソースゲートが浮遊することを許容し、前記ソースゲートが、前記第1の複数のストリングおよび前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートが浮遊することを許容することと、
第1のソース選択ゲートが浮遊することを許容し、前記第1のソース選択ゲートが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第1のソース選択ゲートが、前記第1の複数のストリングと前記ソースゲートとの間にある、第1のソース選択ゲートが浮遊することを許容することと、
第2のソース選択ゲートが浮遊することを許容し、前記第2のソース選択ゲートが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第2のソース選択ゲートが、前記第2の複数のストリングと前記ソースゲートとの間にある、第2のソース選択ゲートが浮遊することを許容することと、
複数の第1のアクセスラインに対して約0ボルトにバイアスをかけ、前記第1のアクセスラインが、前記第1の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲んで、前記第1の複数のストリングの中の電荷蓄積デバイスを消去し、前記第1のアクセスラインが、前記第1のドレイン選択ゲートと前記第1のソース選択ゲートとの間にある、複数の第1のアクセスラインに対してバイアスをかけることと、
複数の第2のアクセスラインに対して約0ボルトにバイアスをかけ、前記第2のアクセスラインが、前記第2の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲んで、前記第2の複数のストリングの中の電荷蓄積デバイスを消去し、前記第2のアクセスラインが、前記第2のドレイン選択ゲートと前記第2のソース選択ゲートとの間にある、複数の第2のアクセスラインに対してバイアスをかけることと、
を含む、方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/210,194 | 2011-08-15 | ||
US13/210,194 US8797806B2 (en) | 2011-08-15 | 2011-08-15 | Apparatus and methods including source gates |
PCT/US2012/050783 WO2013025710A1 (en) | 2011-08-15 | 2012-08-14 | Apparatus and methods including source gates |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014529889A true JP2014529889A (ja) | 2014-11-13 |
JP2014529889A5 JP2014529889A5 (ja) | 2015-08-27 |
JP5875687B2 JP5875687B2 (ja) | 2016-03-02 |
Family
ID=47712555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014526130A Active JP5875687B2 (ja) | 2011-08-15 | 2012-08-14 | ソースゲートを含む装置および方法 |
Country Status (6)
Country | Link |
---|---|
US (7) | US8797806B2 (ja) |
EP (2) | EP3706127B1 (ja) |
JP (1) | JP5875687B2 (ja) |
KR (2) | KR102212154B1 (ja) |
CN (1) | CN103782344B (ja) |
WO (1) | WO2013025710A1 (ja) |
Families Citing this family (18)
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2012
- 2012-08-14 KR KR1020187015781A patent/KR102212154B1/ko active IP Right Grant
- 2012-08-14 CN CN201280043709.9A patent/CN103782344B/zh active Active
- 2012-08-14 EP EP20170725.4A patent/EP3706127B1/en active Active
- 2012-08-14 WO PCT/US2012/050783 patent/WO2013025710A1/en unknown
- 2012-08-14 JP JP2014526130A patent/JP5875687B2/ja active Active
- 2012-08-14 EP EP12824349.0A patent/EP2745295B1/en active Active
- 2012-08-14 KR KR1020147006646A patent/KR101866236B1/ko active IP Right Grant
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- 2016-05-26 US US15/166,029 patent/US9779816B2/en active Active
-
2017
- 2017-09-29 US US15/721,007 patent/US10170189B2/en active Active
-
2018
- 2018-12-31 US US16/237,337 patent/US10783967B2/en active Active
-
2020
- 2020-09-21 US US17/027,425 patent/US11211126B2/en active Active
-
2021
- 2021-12-23 US US17/561,656 patent/US20220189552A1/en active Pending
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WO2013025710A1 (en) | 2013-02-21 |
US20130044549A1 (en) | 2013-02-21 |
EP2745295A1 (en) | 2014-06-25 |
US8797806B2 (en) | 2014-08-05 |
JP5875687B2 (ja) | 2016-03-02 |
US20140340963A1 (en) | 2014-11-20 |
US10783967B2 (en) | 2020-09-22 |
US11211126B2 (en) | 2021-12-28 |
EP2745295A4 (en) | 2016-02-24 |
KR101866236B1 (ko) | 2018-06-12 |
KR20180064571A (ko) | 2018-06-14 |
US20210174874A1 (en) | 2021-06-10 |
US9378839B2 (en) | 2016-06-28 |
EP3706127B1 (en) | 2023-03-08 |
US20180122481A1 (en) | 2018-05-03 |
US10170189B2 (en) | 2019-01-01 |
EP3706127A1 (en) | 2020-09-09 |
CN103782344B (zh) | 2015-08-19 |
US9779816B2 (en) | 2017-10-03 |
EP2745295B1 (en) | 2020-04-22 |
KR20140059233A (ko) | 2014-05-15 |
US20160343438A1 (en) | 2016-11-24 |
US20220189552A1 (en) | 2022-06-16 |
KR102212154B1 (ko) | 2021-02-05 |
CN103782344A (zh) | 2014-05-07 |
US20190279715A1 (en) | 2019-09-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150706 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150706 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20150706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150818 |
|
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