JP5875687B2 - ソースゲートを含む装置および方法 - Google Patents

ソースゲートを含む装置および方法 Download PDF

Info

Publication number
JP5875687B2
JP5875687B2 JP2014526130A JP2014526130A JP5875687B2 JP 5875687 B2 JP5875687 B2 JP 5875687B2 JP 2014526130 A JP2014526130 A JP 2014526130A JP 2014526130 A JP2014526130 A JP 2014526130A JP 5875687 B2 JP5875687 B2 JP 5875687B2
Authority
JP
Japan
Prior art keywords
source
strings
gate
select gate
biasing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014526130A
Other languages
English (en)
Other versions
JP2014529889A (ja
JP2014529889A5 (ja
Inventor
合田　晃
晃 合田
アフメド，シャフカトー
ハスナット，カーレッド
ケー． パラート，クリシュナ
ケー． パラート，クリシュナ
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2014529889A publication Critical patent/JP2014529889A/ja
Publication of JP2014529889A5 publication Critical patent/JP2014529889A5/ja
Application granted granted Critical
Publication of JP5875687B2 publication Critical patent/JP5875687B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

＜優先権出願＞
本出願は、２０１１年８月１５日に出願された、米国特許出願第１３／２１０，１９４号の優先権恩典を主張するものであり、これらはその全体が参照により本明細書に組み込まれる。
半導体メモリデバイスは、携帯情報端末（ＰＤＡ）、ラップトップコンピュータ、モバイル電話およびデジタルカメラなどの多くの電子デバイスに用いられている。これら半導体メモリデバイスの一部は、電荷蓄積トランジスタの配列を有する。
いくつかの実施形態は、以下の添付図面の図を例としてを例示し、制限するものではな
い。
は、本発明の様々な実施形態に関わるメモリセルのブロックの電気回路図である。 は、本発明の様々な実施形態に関わるメモリセルのブロックの電気回路図である。 は、本発明の様々な実施形態に関わる半導体構造の上面図である。 は、本発明の様々な実施形態に関わる半導体構造の断面図である。 は、本発明の様々な実施形態に関わる半導体構造の断面図である。 は、本発明の様々な実施形態に関わる半導体構造の上面図である。 は、本発明の様々な実施形態に関わる半導体構造の断面図である。 は、本発明の様々な実施形態に関わる半導体構造の断面図である。 は、本発明の様々な実施形態に関わる半導体構造の断面図である。 は、本発明の様々な実施形態に関わる方法のフロー図である。 は、本発明の様々な実施形態に関わるシステムを例示する図である。
本発明の様々な実施形態に関わる電荷蓄積デバイスの配列は、ＮＯＴ ＡＮＤ（ＮＡＮＤ）メモリデバイスなどのメモリデバイスの中のメモリセルの配列として機能し得る。
本文書の目的のため、「半導体材料の段階」は、ある構造の水平、垂直もしくは傾斜した平面、行、ランクまたは単位などの同じ平面、ランク、行または単位で形成された半導体材料の意味であり得る。一方、「装置」は、回路、デバイスまたはシステムのことであり得る。
図１Ａおよび１Ｂは、本発明の様々な実施形態に関わるメモリセルのブロック１００の電気回路図である。ブロック１００は、電荷蓄積デバイス１１８のストリング１１０を含む。１つのＮＡＮＤメモリデバイスは、複数のストリングを含み得る。
ストリング１１０は、ブロック１００中に行および列として配置される。図１Ａは、メモリセルのブロック１００の１つの垂直平面と整列した４つのストリング１１０の１つの行を示す。図１Ｂは、各々が４つのストリング１１０を有する３つの行（合計で１２のストリング１１０となる）を示す。各々のストリング１１０は、直列に連結した４つの電荷蓄積デバイス１１８を含むが、各々のストリング１１０は、これより少ないまたは多い電荷蓄積デバイス１１８を含み得る。各々のストリング１１０は、ストリング１１０の底部にソース選択デバイス１２２を、また、ストリング１１０の頂部にドレイン選択デバイス１２６を含む。
ドレイン選択デバイス１２６は、電荷蓄積デバイス１１８とデータライン１３０との間に連結される。ストリング１１０に連結されるデータライン１３０は４つあるが、各々のデータライン１３０は、ブロック１００の列のストリング１１０のうちの３つに連結される。ソース選択デバイス１２２は、電荷蓄積デバイス１１８とソースゲート１４０との間に連結される。
ソース選択デバイス１２２は、ＳＧＳライン１５０に連結されるソース選択ゲート（ＳＧＳ）を有する。ブロック１００中のソース選択デバイス１２２に連結されるＳＧＳライン１５０は３つあるが、各々のＳＧＳライン１５０は、ブロック１００の行のソース選択デバイス１２２のうちの４つのもののゲートに連結される。ＳＧＳライン１５０は、データライン１３０に対して実質的に直角である。
ドレイン選択デバイス１２６は、ＳＧＤライン１６０に連結されるドレイン選択ゲート（ＳＧＤ）を有する。ブロック１００中のドレイン選択デバイス１２６に連結されるＳＧＤライン１６０は３つあるが、各々のＳＧＤライン１６０は、ブロック１００の行のドレイン選択デバイス１２６のうちの４つのもののゲートに連結される。ＳＧＤライン１６０は、データライン１３０に対して実質的に直角である。ソースゲート１４０は、第１のソースゲートデバイス１７０によって表されるストリング１１０中の第１のチャネル中と、第２のソースゲートデバイス１７２によって表される基板（図示せず）中の第２のチャネル中とにおける導通を実質的に制御する。ブロック１００中のすべてのストリング１１０のソースゲート１４０は、１つのソースゲートライン１７６に連結される。ブロック１００の各々の行の第２のソースゲートデバイス１７２は、それぞれのストリング１１０と共通のソースライン１８０との間で直列に連結される。
電荷蓄積デバイス１１８の各々は、例えば電荷捕獲または浮遊ゲートを有するトランジスタを備え得る。各々の電荷蓄積デバイス１１８は、各々のしきい値電圧状態が互いに異なったデータを表す別々の、そして区別可能な複数のしきい値電圧状態（例えば、しきい値電圧のそれぞれの範囲に対応する）を保持することが可能な多状態デバイスを備え得る。ソース選択デバイス１２２およびドレイン選択デバイス１２６の各々が、トランジスタを備え得る。
図２は、本発明の様々な実施形態に関わる半導体構造２００の上面図である。半導体構造２００は、半導体材料を含む３６０個のピラー２０４を含む。例えば、ピラー２０４は、多結晶シリコンを備え得る。ピラー２０４の各々が、ＮＡＮＤメモリデバイス中のストリングの複数の電荷蓄積デバイスに対するチャネルと成る。
ピラー２０４は、４５個の列を持つ８個の行に配置され、各々のピラー２０４が、行と列の交差部を占有している。ピラー２０４は、ｎ＋型拡散領域２２８に連結される空のスペース２２０または導電性部材（例えば、導電性スロット）２２４によって互いに離間される５つのブロック２１０、２１２、２１４、２１６および２１８に分割される。空のスペース２２０と、部材２２４の周りのスペースとは、例えば二酸化シリコン（ＳｉＯ２）などの誘電体（図示せず）で充填される。ブロック２１０、２１２、２１４、２１６および２１８の各々は、９個の列および８個の行からなる７２個のピラー２０４を含む。ブロック２１０、２１２、２１４、２１６および２１８の全てを横切る各々の行のピラー２０４は、この行の電荷蓄積デバイスのうちの１つのものの状態を感知するために用いられ得るデータライン２３２または２３３によって一緒に連結される。データライン２３２および２３３は、例えば、多結晶シリコンまたは、本発明の様々な実施形態に関わるコバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）またはタンタル（Ｔａ）のうちの１つ以上を含む金属を含み得る。半導体構造２００は、本発明の様々な実施形態に関わる、様々な数のブロック中に様々な数の行および列に配置された様々な数のピラー２０４を含むことが可能である。
図３は、本発明の様々な実施形態に関わる、線３−３で切った半導体構造２００の断面図であり、図４は、本発明の様々な実施形態に関わる、線４−４で切った半導体構造２００の断面図である。図３は、ブロック２１０および２１２の中のピラー２０４と、ブロック２１０と２１２との間の部材２２４の１つと、を例示する。図４は、ブロック２１６中のピラー２０４を例示する。
ピラー２０４は、データライン２３２および２３３からｐ型シリコンウエル３１０に延長する。シリコンウエル３１０は、ｐ型シリコン基板３１６中に形成されるｎ型シリコンウエル３１２中に形成される。ｎ＋型拡散領域２２８は、シリコンウエル３１０中に形成され、シリコンウエル３１０中の電流の流れに対する抵抗を軽減することが可能である。金属または半導体材料の多くの段階が、ブロック２１０、２１２、２１４、２１６および２１８の各々の中でデータライン２３２および２３３とシリコンウエル３１０との間のピラー２０４を取り囲むまたは部分的に取り囲む。これらの段階は、例えば二酸化シリコン（ＳｉＯ２）などの誘電体（図示せず）によって互いから分離されている。これらの段階の大多数は、ピラー２０４を介して電荷を受領したり開放したりする電荷蓄積デバイスを制御するためのアクセスライン３２０および３２２である。アクセスライン３２０および３２２の各々が、図３に示すブロック２１０および２１２などのブロック中のピラー２０４のすべてを取り囲むまたは部分的に取り囲む。
アクセスライン３２０および３２２とデータライン２３２および２３３との間の段階は、ピラー２０４とデータライン２３２および２３３との間における導通を実質的に制御し得るドレイン選択ゲート（ＳＧＤ）３３０および３６０に分割される。各々の列の８つのピラー２０４は、分離したＳＧＤ３３０または３６０によって取り囲まれるまたは部分的に取り囲まれる。アクセスライン３２０および３２２の下方の段階は、ピラー２０４とシリコンウエル３１０との間における導通を少なくとも部分的に制御し得るソース選択ゲート（ＳＧＳ）３４０および３７０に分割される。各々の列の８つのピラー２０４は、分離したＳＧＳ３４０または３７０によって取り囲まれるまたは部分的に取り囲まれる。
ＳＧＳ３４０および３７０とシリコンウエル３１０との間の段階は、ソースゲート３５０を備える。図２〜４に示す実施形態では、ソースゲート３５０は、図３に示すブロック２１０またはブロック２１２などのブロック中のピラー２０４の全てを取り囲むまたは部分的に取り囲む。ソースゲート３５０は、ピラー２０４とシリコンウエル３１０との間における導通を少なくとも部分的に制御し得る。
部材２２４は各々が、シリコンウエル３１０中のｎ＋型拡散領域２２８に連結され、基板３１６から突出する、壁形状を有するものなどの、導電性構造を備える。部材２２４は、例えば、多結晶シリコンなどの半導体またはタングステンなどの金属を含み得る。各々の部材２２４および部材２２４に連結されたｎ＋型拡散領域２２８は、半導体構造２００中の共通ソースラインとして用いることが可能である。部材２２４は、シリコンウエル３１０に対して所望のある電位にバイアスをかけるために用いることが可能である。部材２２４はまた、シリコンウエル３１０中での電流の流れに対する抵抗を軽減するために用いることが可能である。
アクセスライン３２０および３２２と、ＳＧＤ３３０および３６０と、ＳＧＳ３４０および３７０と、ソースゲート３５０とは、例えば二酸化シリコン（ＳｉＯ２）などの誘電体によって互いから分離させることが可能である。アクセスライン３２０および３２２と、ＳＧＤ３３０および３６０と、ＳＧＳ３４０および３７０と、ソースゲート３５０とは、シリコン、多結晶シリコンまたは燐もしくはホウ素をドーピングした多結晶シリコンなどの半導体材料の段階を備え得る。アクセスライン３２０および３２２と、ＳＧＤ３３０および３６０と、ＳＧＳ３４０および３７０と、ソースゲート３５０とはまた、本発明の様々な実施形態に関わる、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）またはタンタル（Ｔａ）のうちの１つ以上を含む金属を含み得る。
アクセスライン３２０および３２２は、各々のピラー２０４を取り囲むまたは部分的に取り囲む電荷蓄積デバイスを制御する。各々の電荷蓄積デバイスは、例えば、浮遊ゲートトランジスタまたは電荷捕獲トランジスタを備え得る。ＳＧＤ３３０および３６０と、ＳＧＳ３４０および３７０と、ソースゲート３５０とは、各々のピラー２０４を取り囲むまたは部分的に取り囲むトランジスタを制御する。
半導体構造２００中の電荷蓄積デバイスに関わる動作を、ブロック２１２中のＳＧＤ３６０とＳＧＳ３７０との間の選択されたピラー２０４中のチャネルを有する選択された電荷蓄積デバイスを参照して説明する。選択されたピラー２０４は、データライン２３３に連結される。選択された電荷蓄積デバイスは、アクセスライン３２２によって制御される。
選択された電荷蓄積デバイスは、表１に示す電圧が半導体構造２００に印加されると、読み出される。
Figure 0005875687
ブロック２１２において、ＳＧＤ３６０およびＳＧＳ３７０をオンとするために約４ボルトが印加され、ソースゲート３５０をオンとするために約５ボルトが印加されて、選択されたピラー２０４をデータライン２３３およびシリコンウエル３１０に連結させる。ソースゲート３５０の電位のため、ブロック２１２の下のシリコンウエル３１０中にチャネルが成長して、電荷をブロック２１２から、共通のソースラインであり得る部材２２４と、部材２２４に連結されたｎ＋型拡散領域２２８とに運ぶ。ブロック２１２中のアクセスライン３２２は、約０ボルトと約３ボルトの間に段階的に連結されて、複数の電荷蓄積状態のうちの１つにあり得る選択された電荷蓄積デバイスを徐々にオンとする。ブロック２１２中の他のアクセスライン３２０に約６ボルトを印加して、選択されたピラー２０４と関連付けられる他の電荷蓄積デバイスを導電性にする。ブロック２１２中の他のＳＧＤ３３０およびＳＧＳ３４０は、約０ボルトに連結されており、導電性ではないため、チャネルは、選択されたピラー２０４以外のピラー２４０からは電荷を受領しない。データライン２３３は、約０．３ボルトにプリチャージされて、選択された電荷蓄積デバイスが読み出されるようにするが、他のデータライン２３２は約０ボルトである。ブロック２１０中のアクセスライン３２０、ＳＧＤ３３０、ＳＧＳ３４０およびソースゲート３５０は、約０ボルトである。データライン２３２および２３３ならびにシリコンウエル３１０は、ブロック２１０および２１２の場合と同じ電位にある。
選択されたピラー２０４以外にピラーと関連付けられる電荷蓄積デバイスは、約６ボルトにあるアクセスライン３２０による読み出し中に影響を受けるおそれがあり、意図せずにプログラムされ得る。この意図しないプログラミングを、読み出しディスターブと呼ぶ。発明者らは、上記の問題および他の問題を、ソースゲート３５０を５ボルトでオンとして、選択されたピラー２０４以外のピラーのＳＧＳ３４０をオフさせ、選択されたピラー２０４以外のピラーをシリコンウエル３１０から電気的に隔離することによって解決することが可能であることを発見した。導電性でないＳＧＳ３４０は、選択されたピラー２０４以外のピラーとシリコンウエル３１０との間の導通を実質的に防止し、これらのピラー２０４に関する読み出しディスターブを実質的に防止する。
選択された電荷蓄積デバイスは、表２に示す電圧が半導体構造２００に印加されると、プログラムされる。
Figure 0005875687
約３ボルトを印加して、ＳＧＤ３６０をオンとする。ブロック２１２中のＳＧＳ３４０および３７０は、約０ボルトと約３ボルトとの間にバイアスがかけられ、部材２２４は、約０ボルトと約２ボルトとの間にバイアスがかけられる。ブロック２１２中のＳＧＤ３３０およびソースゲート３５０ならびにシリコンウエル３１０は、約０ボルトにバイアスがかけられる。ブロック２１２中のアクセスライン３２２に対して約２０ボルトを印加して、選択された電荷蓄積デバイスをオンとして、それをプログラムする。ブロック２１２中の他のアクセスライン３２０に約１０ボルトを印加して、選択されたピラー２０４と関連付けられた他の電荷蓄積デバイスを導電性にする。約０ボルトにバイアスがかけられたＳＧＤ３３０は、選択されたピラー２０４以外のブロック２１２中のピラーが浮遊し、かつ約１０ボルトというアクセスライン３２０の電位のため約８ボルトにまで上昇する電位を有するように、導電性ではなく、これで、プログラミングを実質的に防止する。選択されたピラー２０４に連結されたデータライン２３３は、約０ボルトと約１ボルトの間にあって、選択された電荷蓄積デバイスがプログラムされることを許容し、また、他のデータライン２３２は、約２．３ボルトにバイアスがかけられる。ブロック２１０中のアクセスライン３２０、ＳＧＤ３３０、ＳＧＳ３４０およびソースゲート３５０は、約０ボルトにある。データライン２３２および２３３ならびにシリコンウエル３１０は、ブロック２１０および２１２の場合と同じ電位にある。
ソースゲート３５０をオフに切り替えて、ｎ＋型拡散領域２２８および部材２２４に対する電流の漏れを大幅に軽減し、これによって、プログラミング動作中でのプログラムディスターブ動作を減少させることが可能である。ＳＧＳ３４０および３７０に印加される電圧は、約３ボルトより高くして、ＳＧＳ３４０および３７０とアクセスライン３２０および３２２との間の電磁界を軽減することが可能である。
選択された電荷蓄積デバイスは、表３に示す電圧が半導体構造２００に印加されると、消去される。
Figure 0005875687
ピラー２０４の電位が約２０ボルトに上昇するように、約２０ボルトをシリコンウエル３１０に印加する。ＳＧＳ３４０および３７０と、部材２２４と、ソースゲート３５０と、ＳＧＤ３３０および３６０と、データライン２３２および２３３とは、ピラー２０４との静電結合によって、浮遊状態のままで、約２０ボルトに上昇する。ブロック２１２中のアクセスライン３２０および３２２に約０ボルトを印加して、ＳＧＳ３７０の上方のピラー２０４と関連付けられる電荷蓄積デバイスを消去する。ブロック２１０中のアクセスライン３２０もまた、ピラー２０４との静電結合によって、浮遊状態のままで、約２０ボルトに上昇する。
図５は、本発明の様々な実施形態に関わる半導体構造５００の上面図である。半導体構造５００は、半導体材料を含む２５６個のピラー５０４を含む。例えば、ピラー５０４は、多結晶シリコンを含み得る。ピラー５０４の各々が、ＮＡＮＤメモリデバイス中のストリングの複数の電荷蓄積デバイスに対するチャネルとなる。
ピラー５０４は、ｎ＋型拡散領域５２８に連結される導電性部材５２４によって互いから分離される４つのブロック５１０、５１２、５１４および５１６に分割される。ブロック５１０、５１２、５１４および５１６の各々が、各々のサブブロック５２９がピラー５０４のうちの１６個を含むサブブロック５２９に分離されているピラー５０４のうちの６４個を含む。各々のサブブロック５２９は、同じブロックの中でｎ＋型拡散領域５３０によって隣のサブブロック５２９から分離されている。１６個のデータライン５３２および５３３が、ピラー５０４の頂部に連結され、ピラー５０４は、各々のサブブロック５２９中の互い違いの２つの列に配置される。ピラー５０４の列は、各々のデータライン５３２および５３３が、半導体構造５００の各々のサブブロック５２９中のピラー５０４のうちのたった１つのものの頂部に連結されるように、データライン５３２および５３３に対して実質的に直角となっている。各々のデータライン５３２および５３３は、サブブロック５２９のうちの１つの中の電荷蓄積デバイスのうちの１つの状態を感知するために用いられ得る。データライン５３２および５３３は、例えば、多結晶シリコンまたは、本発明の様々な実施形態に関わる、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）またはタンタル（Ｔａ）のうちの１つ以上を含む金属を含み得る。
図６は、本発明の様々な実施形態に関わる、線６−６で切った半導体構造５００の断面図であり、図７は、本発明の様々な実施形態に関わる、線７−７で切った半導体構造５００の断面図である。図６は、ブロック５１０および５１２の中のピラー５０４ならびに、ブロック５１０と５１２との間の部材５２４のうちの１つを示す。ブロック５１０および５１２の中のピラー５０４の半分が断面図で示され、ブロック５１０および５１２の中のピラー５０４の半分は断面図では示されず、断面図で示されるピラー５０４の背後で互い違いになっている。断面図で示されるピラー５０４の背後で互い違いになっているピラー５０４は、図６に示すデータライン５３３の背後でデータライン５３２に連結される。図７は、簡潔さおよび明瞭さのために、ブロック５１４中のピラー５０４のうちの８個のものと、データライン５３２および５３３の半分とを示す。
ピラー５０４は、データライン５３２および５３３からｐ型シリコンウエル６１０に延長する。シリコンウエル６１０は、ｐ型シリコン基板６１６中に形成されるｎ型シリコンウエル６１２中に形成される。ｎ＋型拡散領域５２８および５３０は、シリコンウエル６１０中に形成され、シリコンウエル６１０中の電流の流れに対する抵抗を軽減することが可能である。金属または半導体材料の多くの段階が、ブロック５１０、５１２、５１４および５１６の各々の中でデータライン５３２および５３３とシリコンウエル６１０との間のピラー５０４を取り囲むまたは部分的に取り囲む。これら段階は、例えば二酸化シリコン（ＳｉＯ２）などの誘電体（図示せず）によって互いから分離されている。これらの段階の大多数は、ピラー５０４を介して電荷を受領したり開放したりする電荷蓄積デバイスを制御するために、アクセスライン６２０および６２２を備える。サブブロック５２９中のピラー５０４のすべてが、それぞれのアクセスライン６２０または６２２によって取り囲まれるまたは部分的に取り囲まれる。
アクセスライン６２０および６２２とデータライン５３２および５３３との間の段階は、ピラー５０４とデータライン５３２および５３３との間における導通を実質的に制御し得るＳＧＤ６３０および６６０に分割される。各々のサブブロック５２９中のピラー５０４は、分離したＳＧＤ６３０または６６０によって取り囲まれるまたは部分的に取り囲まれる。アクセスライン６２０および６２２の下方の段階は、ピラー５０４とシリコンウエル６１０との間における導通を少なくとも部分的に制御し得るＳＧＳ６４０および６７０に分割される。各々のサブブロック５２９中のピラー５０４は、分離したＳＧＳ６４０または６７０によって取り囲まれるまたは部分的に取り囲まれる。ＳＧＳ６４０および６７０とシリコンウエル６１０との間の段階は、ソースゲート６５０である。各々のサブブロック５２９中のピラー５０４は、分離したソースゲート６５０によって取り囲まれるまたは部分的に取り囲まれる。ソースゲート６５０はまた、ピラー５０４とシリコンウエル６１０との間の導通を少なくとも部分的に制御し得る。
部材５２４は各々が、シリコンウエル６１０中のｎ＋型拡散領域５２８に連結され、基板６１６から突出する、壁形状を有するものなどの、導電性構造を備える。部材５２４は、例えば、多結晶シリコンなどの半導体またはタングステンなどの金属を含む。各々の部材５２４および部材５２４に連結されたｎ＋型拡散領域５２８は、半導体構造５００中の共通ソースラインとして用いることが可能である。部材５２４は、シリコンウエル６１０を所望のある電位にバイアスをかけるために用いることが可能である。部材５２４はまた、シリコンウエル６１０中での電流の流れに対する抵抗を軽減するために用いることが可能である。
アクセスライン６２０および６２２と、ＳＧＤ６３０および６６０と、ＳＧＳ６４０および６７０と、ソースゲート６５０とは、例えば二酸化シリコン（ＳiＯ２）などの誘電体によって互いから分離させることが可能である。アクセスライン６２０および６２２と、ＳＧＤ６３０および６６０と、ＳＧＳ６４０および６７０と、ソースゲート６５０とは、シリコン、多結晶シリコンまたは燐もしくはホウ素をドーピングした多結晶シリコンなどの半導体材料の段階を備え得る。アクセスライン６２０および６２２と、ＳＧＤ６３０および６６０と、ＳＧＳ６４０および６７０と、ソースゲート６５０とはまた、本発明の様々な実施形態に関わる、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）またはタンタル（Ｔａ）のうちの１つ以上を含む金属を含み得る。アクセスライン６２０および６２２は、各々のピラー５０４と関連付けられた電荷蓄積デバイスを制御する。ＳＧＤ６３０および６６０と、ＳＧＳ６４０および６７０と、ソースゲート６５０とは、各々のピラー５０４を取り囲むまたは部分的に取り囲むトランジスタを制御する。各々の電荷蓄積デバイスは、例えば、浮遊ゲートトランジスタまたは電荷捕獲トランジスタを備え得る。
半導体構造５００中の電荷蓄積デバイスに関わる動作を、ブロック５１２中のＳＧＤ６６０とＳＧＳ６７０との間の選択されたピラー５０４中のチャネルを有する選択された電荷蓄積デバイスを参照して説明する。選択されたピラー５０４は、データライン５３３に連結される。選択された電荷蓄積デバイスは、アクセスライン６２２によって制御される。
選択された電荷蓄積デバイスは、表４に示す電圧が半導体構造５００に印加されると、読み出される。
Figure 0005875687
ブロック５１２において、ＳＧＤ６６０およびＳＧＳ６７０をオンとするために約４ボルトが印加され、ソースゲート６５０をオンとするために約５ボルトが印加されて、選択されたピラー５０４をデータライン５３３およびシリコンウエル６１０に連結させる。ソースゲート６５０の電位のため、ブロック５１２の下のシリコンウエル６１０中にチャネルが成長して、電荷をブロック５１２から、共通のソースラインであり得る部材５２４と、部材５２４に連結されたｎ＋型拡散領域５２８とに運ぶ。ブロック５１２中のアクセスライン６２２は、約０ボルトから約３ボルトまでの電位に段階的にバイアスされて、複数の電荷蓄積状態のうちの１つにあり得る選択された電荷蓄積デバイスを徐々にオンとする。ブロック５１２中の他のアクセスライン６２０に約６ボルトを印加して、選択されたピラー５０４と関連付けられる他の電荷蓄積デバイスを導電性にする。ブロック５１２中の他のＳＧＤ６３０およびＳＧＳ６４０は、チャネルが、選択されたピラー５０４以外のピラー５０４から電荷を受領しないように、約０ボルトにバイアスされて、導電性ではないようになっている。データライン５３３は、約０．３ボルトにプリチャージされて、選択された電荷蓄積デバイスが読み出されるようにしているが、他のデータライン５３２は約０ボルトである。ブロック５１０中のアクセスライン６２０、ＳＧＤ６３０、ＳＧＳ６４０およびソースゲート６５０は、約０ボルトである。データライン５３２および５３３ならびにシリコンウエル６１０は、ブロック５１０および５１２の場合と同じ電位にある。選択されない、ＳＧＤ６６０とＳＧＳ６７０との間にあるピラー５０４は、約０Ｖのデータライン５３２のうちの１つに連結されているために選択されない。
ブロック５１２中のソースゲート６５０は５ボルトでオンとされて、選択されたピラー５０４以外にピラーのＳＧＳ６４０がオフとされ、選択されたピラー５０４以外のピラーをシリコンウエル６１０から実質的に電気的に隔離する。導電性でないＳＧＳ６４０は、選択されたピラー５０４以外にピラーとシリコンウエル６１０との間での導電性を実質的に防止して、これらのピラーにおける読み出しディスターブを実質的に防止する。
選択された電荷蓄積デバイスは、表５に示す電圧が半導体構造５００に印加されると、プログラムされる。
Figure 0005875687
約３ボルトを印加して、ブロック５１２中のＳＧＤ６６０をオンとする。ブロック５１２中のＳＧＳ６４０および６７０は、約０ボルトと約３ボルトとの間にバイアスがかけられ、部材５２４は、０ボルトと約２ボルトとの間にバイアスがかけられる。ブロック５１２中のＳＧＤ６３０およびソースゲート６５０ならびにシリコンウエル６１０は、約０ボルトにバイアスがかけられる。ブロック５１２中のアクセスライン６２２に対して約２０ボルトを印加して、選択された電荷蓄積デバイスをオンとして、それをプログラムする。ブロック５１２中の他のアクセスライン６２０に約１０ボルトを印加して、選択されたピラー５０４と関連付けられた他の電荷蓄積デバイスを導電性にする。約０ボルトにバイアスがかけられたブロック５１２中のＳＧＤ６３０は導電性ではなく、これで、選択されたピラー５０４以外のピラーが浮遊し、かつ約１０ボルトというアクセスライン６２０の電位のため約８ボルトにまで上昇する電位を有するようにして、プログラミングを実質的に防止する。選択されたピラー５０４に連結されたデータライン５３３は、約０ボルトと約１ボルトの間にあって、選択された電荷蓄積デバイスがプログラムされるようにし、また、他のデータライン５３２は、約２．３ボルトにバイアスがかけられる。ブロック５１０中のアクセスライン６２０、ＳＧＤ６３０、ＳＧＳ６４０およびソースゲート６５０は、約０ボルトにある。データライン５３２および５３３ならびにシリコンウエル６１０は、ブロック５１０および５１２の場合と同じ電位にある。
ブロック５１２中のソースゲート６５０をオフに切り替えて、ｎ＋型拡散領域５２８および部材５２４に対する電流の漏れを大幅に軽減し、これによって、プログラミング中でのプログラムディスターブ動作を減少させることが可能である。ＳＧＳ６４０および６７０に印加される電圧は、約３ボルトより高くして、ＳＧＳ６４０および６７０とアクセスライン６２０および６２２との間の電磁界を軽減することが可能である。
選択された電荷蓄積デバイスは、表６に示す電圧が半導体構造５００に印加されると、消去される。
Figure 0005875687
ピラー５０４の電位が約２０ボルトに上昇するように、約２０ボルトをシリコンウエル６１０に印加する。ＳＧＳ６４０および６７０と、部材５２４と、ソースゲート６５０と、ＳＧＤ６３０および６６０と、データライン５３２および５３３とは、ピラー５０４との静電結合によって、浮遊状態のままで、約２０ボルトに上昇する。ブロック５１２中のアクセスライン６２０および６２２に約０ボルトを印加して、ＳＧＳ６７０の上方のピラー５０４と関連付けられる電荷蓄積デバイスを消去する。ブロック５１０中のアクセスライン６２０は、ピラー５０４との静電結合によって、浮遊状態のままで、約２０ボルトに上昇する。
図８は、本発明の様々な実施形態に関わる、線８−８で切った半導体構造２００の断面図である。図８は、データライン２３３からｐ型シリコンウエル３１０に延長するブロック２１８中のピラー２０４のうちの４つと、アクセスライン３２０および３２２、ＳＧＤ３３０、ＳＧＳ３４０およびソースゲート３５０を含む段階とを例示する。二酸化シリコン８１０は、ＳＧＤ３３０のエッジに形成される。図８は、アクセスライン３２０および３２２とピラー２０４との間の電荷蓄積デバイス８２０を例示する。各々の電荷蓄積デバイス８２０は、二酸化シリコンであり得るトンネル誘電体８４０によってピラー２０４のうちの１つから分離される多結晶シリコン蓄積層８３０を含む。電荷蓄積層８３０は、二酸化シリコン、窒化シリコン（Ｓｉ３Ｎ４）および二酸化シリコン（ＯＮＯ）を含み得る遮断誘電体８５０によってアクセスライン３２０または３２２から分離される。
図９は、本発明の様々な実施形態に関わる方法９００のフロー図である。ブロック９１０で、方法９００は開始する。ブロック９２０で、ストリングが、データラインに連結される。ブロック９３０で、これらストリングは、基板に連結される。ブロック９４０で、これらストリングの一部が、基板から実質的に電気的に隔離される。ブロック９５０で、方法９００は終了する。様々な実施形態は、図９に示すものより多いまたは少ない動作を有し得る。一部の実施形態では、これら動作は、繰り返されるおよび／または連続的もしくは同時に実施され得る。一部の実施形態は、同じ動作を異なった順序で含み得る。
図１０は、本発明の様々な実施形態に関わるシステム１０００を例示する図である。システム１０００は、プロセッサ１０１０、メモリデバイス１０２０、メモリコントローラ１０３０、グラフィックコントローラ１０４０、入力および出力（Ｉ／Ｏ）コントローラ１０５０、表示装置１０５２、キーボード１０５４、ポインティングデバイス１０５６ならびに周辺デバイス１０５８を含み得る。バス１０６０は、これらデバイスの全てを一緒に連結する。クロック発生器１０７０は、バス１０６０を介してシステム１０００のこれらデバイスのうちの少なくとも１つにクロック信号を提供するために、バス１０６０に連結される。クロック発生器１０７０は、マザーボードなどの回路基板上の発振器を含み得る。システム１０００中に示す２つ以上のデバイスを、単一の集積回路チップ中に形成し得る。メモリデバイス１０２０は、本発明の様々な実施形態に関わる、本明細書に記載し、図（例えば、図１Ａおよび１Ｂを参照）に示すメモリセルのブロック１００を１つ以上備え得る。
メモリデバイス１０２０は、本発明の様々な実施形態に関わる、本明細書に記載し、図に示す半導体構造２００、５００および８００のうちの１つ以上を備え得る。バス１０６０は、回路基板上の配線トレースまたは１つ以上のケーブルであり得る。バス１０６０は、例えば、電波などの電磁放射線によってなど無線手段によって、システム１０００のデバイスを連結し得る。Ｉ／Ｏコントローラ１０５０に連結される周辺デバイス１０５８は、プリンタ、ＣＤ−ＲＯＭおよびＤＶＤ読み出し装置および書き込み装置などの光学デバイス、フロッピディスクドライバなどの磁気読み出し装置および書き込み装置、またはマイクロフォンなどのオーディオデバイスであり得る。
図１０で表されるシステム１０００は、コンピュータ（デスクトップ、ラップトップ、ハンドヘルド、サーバ、Ｗｅｂ製品、ルータなど）、無線通信デバイス（例えば、携帯電話、コードレス電話、ポケベル、携帯情報端末など）、コンピュータ関連周辺装置（例えば、プリンタ、スキャナ、モニターなど）、娯楽デバイス（例えば、テレビ、ラジオ、ステレオ、テープおよびコンパクトディスクプレーヤー、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、エムピースリー（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ， Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤー、ビデオゲーム、時計など）および類似物を含み得る。
ＮＡＮＤメモリデバイス中の電荷蓄積デバイスは、読み出し動作中に読み出しディスターブストレスを受けることがある。発明者らは、上記の問題および他の問題を、例えば、１つ以上のソース選択デバイスと基板中のウエルとの間のストリングに連結されたソースゲートデバイスで解決することが可能であることを発見した。読み出しディスターブストレスは、読み出し動作中に非選択状態のストリング中のソース選択デバイスをオフとして、これら非選択状態のストリングを基板中のウエルから実質的に電気的に隔離し、これら非選択状態のストリングとこのウエルとの間での導通を実質的に防止することによって、大幅に軽減することが可能である。基板に連結された導電性部材は、基板中のウエル中の電流の流れに対する抵抗を軽減することが可能である。
半導体デバイスを製造する例示の構造および方法を説明した。具体的な実施形態を説明したが、これら実施形態に対して様々な修正および変更をなし得ることが明らかであろう。したがって、本明細書および図面は、制限的な意味ではなくて解説的な意味であるものと考えられるべきである。
読者が技術的開示の本質を迅速に確かめることを可能とする要約を必要とする３７ Ｃ．Ｆ．Ｒ． §１．７２（ｂ）に準拠するように、本開示の要約を提供する。それは、特許請求の範囲を解釈または制限するためには用いられないということを理解したうえで提出される。加えて、前述の詳細な説明において、様々な特徴を、本開示を簡素化する目的で、１つの実施形態に一緒に分類されていることが分かり得る。開示のこの方法は、特許請求の範囲を制限するものであると解釈されるべきではない。したがって、以下の特許請求の範囲は、これによって、詳細な説明中に組み込まれ、各々の特許請求の範囲は、分離した実施形態として独立したものである。

Claims (25)

  1. データラインと、
    ソースと、
    前記データラインの一部及び前記ソースの間に其々接続され、半導体材料を含む複数の第１ピラーと其々関連付けられた電荷蓄積デバイスの複数の第１ストリングと、
    前記データラインの他部及び前記ソースの間に其々接続され、半導体材料を含む複数の第２ピラーと其々関連付けられた電荷蓄積デバイスの複数の第２ストリングと、
    前記複数の第１ストリングと前記ソースとの間の導通を制御するように其々構成された複数の第１ソースゲートデバイスと、
    前記複数の第２ストリングと前記ソースとの間の導通を制御するように其々構成された複数の第２ソースゲートデバイスと、
    前記複数の第１ストリングと前記複数の第１ソースゲートデバイスとの間に其々連結される複数の第１ソース選択デバイスと、
    前記複数の第２ストリングと前記複数の第２ソースゲートデバイスとの間に其々連結される複数の第２ソース選択デバイスと、
    を備え、
    前記複数の第１ソースゲートデバイスは第１ソースゲートラインによって共通に制御され、前記複数の第２ソースゲートデバイスは前記第１ソースゲートラインとは異なる第２ソースゲートラインによって共通に制御されることを特徴とする装置。
  2. 前記複数の第１ストリングと前記データラインとの間に其々連結される複数の第１ドレイン選択デバイスと、前記複数の第２ストリングと前記データラインとの間に其々連結される複数の第２ドレイン選択デバイスと、を更に備える、請求項１に記載の装置。
  3. メモリデバイスを更に備える、請求項１に記載の装置。
  4. システムを備える、請求項１に記載の装置。
  5. 前記複数の第１ストリング及び前記複数の第２ストリングが、其々浮遊ゲートトランジスタを備える、請求項１に記載の装置。
  6. 前記複数の第１ストリング及び前記複数の第２ストリングが、其々電荷捕獲トランジスタを備える、請求項１に記載の装置。
  7. 前記複数の第１ピラー及び前記複数の第２ピラーが、前記データラインから基板中のウエルまで其々延長する、請求項１に記載の装置。
  8. 前記複数の第１ピラー及び前記複数の第２ピラーが、多結晶シリコンを其々含む、請求項１に記載の装置。
  9. 前記複数の第１ソース選択デバイスは、複数の第１制御ラインによって別々に制御され、前記複数の第２ソース選択デバイスは、複数の第２制御ラインによって別々に制御される、請求項１に記載の装置。
  10. 前記複数の第１ドレイン選択デバイスは、複数の第１制御ラインによって別々に制御され、前記複数の第２ドレイン選択デバイスは、複数の第２制御ラインによって別々に制御される、請求項２に記載の装置。
  11. データラインと、
    ソースと、
    前記データラインの一部及び前記ソースの間に其々接続され、半導体材料を含む複数の第１ピラーと其々関連付けられる電荷蓄積デバイスの複数の第１ストリングと、
    前記データラインの他部及び前記ソースの間に其々接続され、半導体材料を含む複数の第２ピラーと其々関連付けられる電荷蓄積デバイスの複数の第２ストリングと、
    前記複数の第１ストリングの前記複数の第１ピラーを少なくとも部分的に其々取り囲み、前記複数の第１ストリングと前記データラインとの間に其々ある複数の第１ドレイン選択ゲートと、
    前記複数の第２ストリングの前記複数の第２ピラーを少なくとも部分的に其々取り囲み、前記複数の第２ストリングと前記データラインとの間に其々ある複数の第２ドレイン選択ゲートと、
    前記複数の第１ストリングの前記複数の第１ピラーと前記ソースとの間の導通を制御するように其々構成された、前記複数の第１ストリングの前記複数の第１ピラーを少なくとも部分的に其々取り囲む複数の第１ソースゲートと、
    前記複数の第２ストリングの前記複数の第２ピラーと前記ソースとの間の導通を制御するように其々構成された、前記複数の第２ストリングの前記複数の第２ピラーを少なくとも部分的に其々取り囲む複数の第２ソースゲートと、
    前記複数の第１ストリングの前記複数の第１ピラーと前記ソースとの間の導通を制御するように其々構成された、前記複数の第１ストリングの前記複数の第１ピラーを少なくとも部分的に其々取り囲み、前記複数の第１ストリングと前記複数の第１ソースゲートとの間に其々ある複数の第１ソース選択ゲートと、
    前記複数の第２ストリングの前記複数の第２ピラーと前記ソースとの間の導通を制御するように其々構成された、前記複数の第２ストリングの前記複数の第２ピラーを少なくとも部分的に其々取り囲み、前記複数の第２ストリングと前記複数の第２ソースゲートとの間に其々ある複数の第２ソース選択ゲートと、
    を備え、
    前記複数の第１ソースゲートは第１ソースゲートラインによって共通に制御され、前記複数の第２ソースゲートは前記第１ソースゲートラインとは異なる第２ソースゲートラインによって共通に制御されることを特徴とする装置。
  12. 前記複数の第１ソース選択ゲートは、複数の第１制御ラインによって別々に制御され、前記複数の第２ソース選択ゲートは、複数の第２制御ラインによって別々に制御される、請求項１１に記載の装置。
  13. 前記複数の第１ストリングが、第１サブブロックを構成し、前記複数の第２ストリングが、第２サブブロックを構成し、前記第１サブブロックが、前記第１サブブロックの隣の前記第２サブブロックから拡散領域だけ離れている、請求項１１に記載の装置。
  14. 前記ドレイン選択ゲートが、ドレイン選択デバイスのある部分を備え、前記ソース選択ゲートが、ソース選択デバイスのある部分を備える、請求項１１に記載の装置。
  15. 前記ソースゲートが、ソースゲートデバイスのある部分を備える、請求項１１に記載の装置。
  16. 前記第１サブブロックと前記第２サブブロックとの間で基板に連結され、前記ソースをバイアスするように構成される導通性部材、を更に備える、請求項１３に記載の装置。
  17. 前記基板が、ｐ型基板を備え、前記導通性部材が、前記ｐ型基板中のｎ＋型拡散領域に連結される、請求項１６に記載の装置。
  18. 前記ｎ＋型拡散領域を含む、複数のｎ＋型拡散領域を前記ｐ型基板中に更に備える、請求項１７に記載の装置。
  19. 前記導通性部材が、前記基板から突出する壁形状を有する、請求項１６に記載の装置。
  20. 前記導通性部材が、半導体材料を含む、請求項１６に記載の装置。
  21. 前記導通性部材が、多結晶シリコンを含む、請求項２０に記載の装置。
  22. 前記導通性部材が、金属を含む、請求項１６に記載の装置。
  23. 第１のドレイン選択ゲートに対して、０ボルトを上回る第１の電圧にバイアスをかけることであって、前記第１のドレイン選択ゲートが、第１の複数の電荷蓄積デバイスのストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間にある、第１のドレイン選択ゲートに対してバイアスをかけることと、
    第２のドレイン選択ゲートに対して、約０ボルトにバイアスをかけることであって、前記第２のドレイン選択ゲートが、第２の複数の電荷蓄積デバイスのストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、各々のストリングが、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイン選択ゲートに対してバイアスをかけることと、
    前記共通ソースに対して約０ボルトにバイアスをかけることと、
    ソースゲートに対して、前記第１の電圧を上回る第２の電圧にバイアスをかけることであって、前記ソースゲートが、前記第１の複数のストリングおよび前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートに対してバイアスをかけることと、
    第１のソース選択ゲートに対して前記第１の電圧にバイアスをかけることであって、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソース選択ゲートに対してバイアスをかけることと、
    第２のソース選択ゲートに対して約０ボルトにバイアスをかけることであって、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソース選択ゲートに対してバイアスをかけることと、
    複数の第１のアクセスラインに対して、前記第２の電圧を上回る第３の電圧にバイアスをかけることであって、前記第１のアクセスラインが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと前記第１のソース選択ゲートとの間にある、複数の第１のアクセスラインに対してバイアスをかけることと、
    第１のアクセスラインのうちの選択された１つに対して、０ボルトと前記第１の電圧との間にバイアスをかけて、前記選択された第１のアクセスラインによって少なくとも部分的に取り囲まれた前記第１の複数のストリング中の電荷蓄積デバイスを読み出すことと、
    複数の第２のアクセスラインに対して前記第３の電圧にバイアスをかけることであって、前記第２のアクセスラインが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと前記第２のソース選択ゲートとの間にある、複数の第２のアクセスラインに対してバイアスをかけることと、
    を含む、方法。
  24. 第１のドレイン選択ゲートに対して、０ボルトを上回る第１の電圧にバイアスをかけ、前記第１のドレイン選択ゲートが、電荷蓄積デバイスの第１の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間にある、第１のドレイン選択ゲートに対してバイアスをかけることと、
    第２のドレイン選択ゲートに対して、約０ボルトにバイアスをかけ、前記第２のドレイン選択ゲートが、電荷蓄積デバイスの第２の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、各々のストリングが、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイン選択ゲートに対してバイアスをかけることと、
    前記共通ソースに対して、約０ボルトと前記第１の電圧の間にバイアスをかけることと、
    ソースゲートに対して、約０ボルトにバイアスをかけ、前記ソースゲートが、前記第１の複数のストリングおよび前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートに対してバイアスをかけることと、
    第１のソース選択ゲートに対して、０ボルトと前記第１の電圧との間にバイアスをかけ、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソース選択ゲートに対してバイアスをかけることと、
    第２のソース選択ゲートに対して、約０ボルトと前記第１の電圧との間にバイアスをかけ、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソース選択ゲートに対してバイアスをかけることと、
    複数の第１のアクセスラインに対して、前記第１の電圧を上回る第２の電圧にバイアスをかけ、前記第１のアクセスラインが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと前記第１のソース選択ゲートとの間にある、複数の第１のアクセスラインに対してバイアスをかけることと、
    第１のアクセスラインのうちの選択された１つに対して、前記第２の電圧を上回る第３の電圧にバイアスをかけて、この選択された第１のアクセスラインによって少なくとも部分的に取り囲まれた前記第１の複数のストリング中の電荷蓄積デバイスをプログラムすることと、
    複数の第２のアクセスラインに対して前記第２の電圧にバイアスをかけ、前記第２のアクセスラインが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと前記第２のソース選択ゲートとの間にある、複数の第２のアクセスラインに対してバイアスをかけることと、
    を含む、方法。
  25. 第１のドレイン選択ゲートが浮遊することを許容し、前記第１のドレイン選択ゲートが、電荷蓄積デバイスの第１の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間にある、第１のドレイン選択ゲートが浮遊することを許容することと、
    第２のドレイン選択ゲートが浮遊することを許容し、前記第２のドレイン選択ゲートが、電荷蓄積デバイスの第２の複数のストリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、各々のストリングが、基板中の共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられるそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイン選択ゲートが浮遊することを許容することと、
    前記基板に対して、０ボルトを上回る消去電圧にむけてバイアスをかけることと、
    前記共通ソースが浮遊することを許容することと、
    ソースゲートが浮遊することを許容し、前記ソースゲートが、前記第１の複数のストリングおよび前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートが浮遊することを許容することと、
    第１のソース選択ゲートが浮遊することを許容し、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソース選択ゲートが浮遊することを許容することと、
    第２のソース選択ゲートが浮遊することを許容し、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソース選択ゲートが浮遊することを許容することと、
    複数の第１のアクセスラインに対して約０ボルトにバイアスをかけ、前記第１のアクセスラインが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲んで、前記第１の複数のストリングの中の電荷蓄積デバイスを消去し、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと前記第１のソース選択ゲートとの間にある、複数の第１のアクセスラインに対してバイアスをかけることと、
    複数の第２のアクセスラインに対して約０ボルトにバイアスをかけ、前記第２のアクセスラインが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲んで、前記第２の複数のストリングの中の電荷蓄積デバイスを消去し、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと前記第２のソース選択ゲートとの間にある、複数の第２のアクセスラインに対してバイアスをかけることと、
    を含む、方法。
JP2014526130A 2011-08-15 2012-08-14 ソースゲートを含む装置および方法 Active JP5875687B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/210,194 US8797806B2 (en) 2011-08-15 2011-08-15 Apparatus and methods including source gates
US13/210,194 2011-08-15
PCT/US2012/050783 WO2013025710A1 (en) 2011-08-15 2012-08-14 Apparatus and methods including source gates

Publications (3)

Publication Number Publication Date
JP2014529889A JP2014529889A (ja) 2014-11-13
JP2014529889A5 JP2014529889A5 (ja) 2015-08-27
JP5875687B2 true JP5875687B2 (ja) 2016-03-02

Family

ID=47712555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014526130A Active JP5875687B2 (ja) 2011-08-15 2012-08-14 ソースゲートを含む装置および方法

Country Status (6)

Country Link
US (7) US8797806B2 (ja)
EP (2) EP3706127B1 (ja)
JP (1) JP5875687B2 (ja)
KR (2) KR102212154B1 (ja)
CN (1) CN103782344B (ja)
WO (1) WO2013025710A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US8742481B2 (en) * 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR102002802B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
JP2014063952A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
US9318199B2 (en) 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
JP2015172990A (ja) * 2014-03-12 2015-10-01 株式会社東芝 不揮発性半導体記憶装置
JP2015176623A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
US9318200B2 (en) 2014-08-11 2016-04-19 Micron Technology, Inc. Methods and apparatuses including a string of memory cells having a first select transistor coupled to a second select transistor
US9613973B2 (en) * 2014-10-03 2017-04-04 Micron Technology, Inc. Memory having a continuous channel
US9633719B2 (en) * 2015-05-29 2017-04-25 Micron Technology, Inc. Programming memory cells to be programmed to different levels to an intermediate level from a lowest level
US10103162B2 (en) * 2015-07-30 2018-10-16 Snu R&Db Foundation Vertical neuromorphic devices stacked structure and array of the structure
US9779829B2 (en) 2015-11-17 2017-10-03 Micron Technology, Inc. Erasing memory segments in a memory block of memory cells using select gate control line voltages
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN108074618A (zh) * 2016-11-15 2018-05-25 旺宏电子股份有限公司 存储器阵列的操作方法
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US11271002B2 (en) * 2019-04-12 2022-03-08 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994014196A1 (en) 1992-12-08 1994-06-23 National Semiconductor Corporation High density contactless flash eprom array using channel erase
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6870769B1 (en) 1996-12-28 2005-03-22 Hyundai Electronics Industries Co., Ltd. Decoder circuit used in a flash memory device
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JP3805867B2 (ja) 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
US6272044B2 (en) 1998-10-26 2001-08-07 Rohm Co., Ltd. Semiconductor storage device and method of driving thereof
DE69937559T2 (de) 1999-09-10 2008-10-23 Stmicroelectronics S.R.L., Agrate Brianza Nicht-flüchtige Speicher mit Erkennung von Kurzschlüssen zwischen Wortleitungen
US6307781B1 (en) 1999-09-30 2001-10-23 Infineon Technologies Aktiengesellschaft Two transistor flash memory cell
KR100399363B1 (ko) * 2001-01-11 2003-09-26 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2002245786A (ja) 2001-02-16 2002-08-30 Sharp Corp 半導体集積回路装置およびその制御方法
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP2004220740A (ja) 2003-01-17 2004-08-05 Seiko Epson Corp 強誘電体記憶装置
JP2004326864A (ja) 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7241654B2 (en) 2003-12-17 2007-07-10 Micron Technology, Inc. Vertical NROM NAND flash memory array
KR100559714B1 (ko) * 2004-04-19 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법
US7599228B1 (en) * 2004-11-01 2009-10-06 Spansion L.L.C. Flash memory device having increased over-erase correction efficiency and robustness against device variations
US7196930B2 (en) * 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
US8032688B2 (en) 2005-06-30 2011-10-04 Intel Corporation Micro-tile memory interfaces
US7259991B2 (en) 2005-09-01 2007-08-21 Micron Technology, Inc. Operation of multiple select gate architecture
JP3976774B1 (ja) 2006-03-10 2007-09-19 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその制御方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7561469B2 (en) * 2006-03-28 2009-07-14 Micron Technology, Inc. Programming method to reduce word line to word line breakdown for NAND flash
US7440321B2 (en) 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
US7433231B2 (en) 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
US7450422B2 (en) * 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
US7626866B2 (en) 2006-07-28 2009-12-01 Micron Technology, Inc. NAND flash memory programming
KR101258983B1 (ko) 2006-09-19 2013-04-29 삼성전자주식회사 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
US7778086B2 (en) 2007-01-25 2010-08-17 Micron Technology, Inc. Erase operation control sequencing apparatus, systems, and methods
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR101448169B1 (ko) 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
US8394683B2 (en) 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR20090106869A (ko) 2008-04-07 2009-10-12 삼성전자주식회사 3차원 메모리 장치 및 그것의 구동 방법
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
US8134868B2 (en) * 2008-11-06 2012-03-13 Micron Technology, Inc. Memory device biasing method and apparatus
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8040744B2 (en) 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8169827B2 (en) * 2009-02-20 2012-05-01 Hynix Semiconductor Inc. NAND flash memory string apparatus and methods of operation thereof
JP4856203B2 (ja) 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
US8832353B2 (en) 2009-04-07 2014-09-09 Sandisk Technologies Inc. Host stop-transmission handling
CN102341865B (zh) * 2009-04-30 2014-07-16 力晶股份有限公司 Nand闪存装置的编程方法
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101624980B1 (ko) 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
KR101066696B1 (ko) * 2009-06-29 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자
WO2011019794A2 (en) 2009-08-11 2011-02-17 Texas Memory Systems, Inc. Method and apparatus for addressing actual or predicted failures in a flash-based storage system
JP2011049206A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8320181B2 (en) 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
KR20110132820A (ko) 2010-06-03 2011-12-09 삼성전자주식회사 다수개의 반도체 레이어가 적층 된 반도체 메모리 장치 및 시스템
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101732585B1 (ko) * 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8559229B2 (en) 2010-09-30 2013-10-15 Samsung Electronics Co., Ltd. Flash memory device and wordline voltage generating method thereof
JP5092005B2 (ja) 2010-10-08 2012-12-05 株式会社小松製作所 建設機械のキャブ
KR101771619B1 (ko) * 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
JP2013004123A (ja) 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR20140020628A (ko) * 2012-08-10 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 장치
US9318199B2 (en) 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
US9147493B2 (en) * 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9318200B2 (en) * 2014-08-11 2016-04-19 Micron Technology, Inc. Methods and apparatuses including a string of memory cells having a first select transistor coupled to a second select transistor
US9620217B2 (en) * 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
KR102524923B1 (ko) * 2018-06-20 2023-04-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20160343438A1 (en) 2016-11-24
WO2013025710A1 (en) 2013-02-21
US20220189552A1 (en) 2022-06-16
US8797806B2 (en) 2014-08-05
US10170189B2 (en) 2019-01-01
US11211126B2 (en) 2021-12-28
CN103782344A (zh) 2014-05-07
US20210174874A1 (en) 2021-06-10
US9779816B2 (en) 2017-10-03
US20190279715A1 (en) 2019-09-12
KR102212154B1 (ko) 2021-02-05
KR20180064571A (ko) 2018-06-14
EP3706127A1 (en) 2020-09-09
US20130044549A1 (en) 2013-02-21
US9378839B2 (en) 2016-06-28
JP2014529889A (ja) 2014-11-13
US20180122481A1 (en) 2018-05-03
US10783967B2 (en) 2020-09-22
KR20140059233A (ko) 2014-05-15
EP2745295B1 (en) 2020-04-22
KR101866236B1 (ko) 2018-06-12
US20140340963A1 (en) 2014-11-20
EP2745295A1 (en) 2014-06-25
EP2745295A4 (en) 2016-02-24
CN103782344B (zh) 2015-08-19
EP3706127B1 (en) 2023-03-08

Similar Documents

Publication Publication Date Title
JP5875687B2 (ja) ソースゲートを含む装置および方法
US10360979B2 (en) Memory device including multiple select gates and different bias conditions
JP5894261B2 (ja) 多数の層を備える半導体装置および方法
TWI518693B (zh) 非揮發性記憶體裝置、其操作方法以及包含該些標的之記憶體系統
US8488381B2 (en) Non-volatile memory device having vertical structure and method of operating the same
KR102179284B1 (ko) 불 휘발성 메모리 장치 및 그것의 소거 방법
CN108417578B (zh) 包括具有三维结构的存储单元阵列的非易失性存储器
US9484100B2 (en) Memory devices having source lines directly coupled to body regions and methods
CN116758955A (zh) 包含具有不同材料的支撑结构和接触结构的存储器装置
CN115715092A (zh) 存储器装置、存储器装置的制造方法及操作方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150706

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150706

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20150706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20151118

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151118

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20151209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160119

R150 Certificate of patent or registration of utility model

Ref document number: 5875687

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250