CN103782344B - 包含源极栅极的设备及方法 - Google Patents

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Abstract

本发明揭示设备及方法，例如包含以下各项的设备：电荷存储装置串，其与柱(例如，为半导体材料)相关联；源极栅极装置；及源极选择装置，其耦合于所述源极栅极装置与所述串之间。描述额外设备及方法。

Description

包含源极栅极的设备及方法
优先权申请案
本申请案主张来自2011年8月15日提出申请的第13／210,194号美国申请案的优先权权益，所述美国申请案的全文以引用方式并入本文中。
背景技术
半导体存储器装置用于例如个人数字助理(PDA)、膝上型计算机、移动电话及数码相机等许多电子装置中。这些半导体存储器装置中的一些半导体存储器装置具有电荷存储晶体管阵列。
附图说明
在所附图式的各图中通过举例而非限制的方式图解说明一些实施例，其中：
图1A及1B是根据本发明的各种实施例的存储器单元块的电示意图；
图2是根据本发明的各种实施例的半导体构造的俯视图；
图3是根据本发明的各种实施例的半导体构造的横截面图；
图4是根据本发明的各种实施例的半导体构造的横截面图；
图5是根据本发明的各种实施例的半导体构造的俯视图；
图6是根据本发明的各种实施例的半导体构造的横截面图；
图7是根据本发明的各种实施例的半导体构造的横截面图；
图8是根据本发明的各种实施例的半导体构造的横截面图；
图9是根据本发明的各种实施例的方法的流程图；及
图10是图解说明根据本发明的各种实施例的系统的图式。
具体实施方式
根据本发明的各种实施例的电荷存储装置阵列可用作存储器装置(例如“与非”(NAND)存储器装置)中的存储器单元阵列。
出于本文件的目的，“半导体材料层叠”可意指形成于同一平面、秩、行或单元中(例如在结构的水平或垂直或者倾斜平面、行、秩或单元中)的半导体材料。同时，“设备”可指电路、装置或系统。
图1A及1B是根据本发明的各种实施例的存储器单元块100的电示意图。块100包含电荷存储装置118的串110。单个NAND存储器装置可包含多个串。
串110布置于块100的行及列中。图1A展示与存储器单元块100的一个垂直平面对准的单个行的四个串110。图1B展示各自具有四个串110(总共十二个串110)的三个行。每一串110包含串联耦合的四个电荷存储装置118，但每一串110可包含更少或更多电荷存储装置118。每一串110包含串110的底部处的源极选择装置122及串110的顶部处的漏极选择装置126。
漏极选择装置126耦合于电荷存储装置118与数据线130之间。存在耦合到串110的四个数据线130，每一数据线130耦合到块100的列中的串110中的三个串。源极选择装置122耦合于电荷存储装置118与源极栅极140之间。
源极选择装置122具有耦合到源极选择栅极(SGS)线150的SGS。存在耦合到块100中的源极选择装置122的三个SGS线150，每一SGS线150耦合到块100的行中的源极选择装置122中的四个源极选择装置的栅极。SGS线150实质上正交于数据线130。
漏极选择装置126具有耦合到漏极选择栅极(SGD)线160的SGD。存在耦合到块100中的漏极选择装置126的三个SGD线160，每一SGD线160耦合到块100的行中的漏极选择装置126中的四个漏极选择装置的栅极。SGD线160实质上正交于数据线130。源极栅极140实质上控制串110中的由第一源极栅极装置170表示的第一通道及衬底(未展示)中的由第二源极栅极装置172表示的第二通道中的导电。块100中的所有串110的源极栅极140均耦合到单个源极栅极线176。块100的每一行中的第二源极栅极装置172串联耦合于相应串110与共用源极线180之间。
电荷存储装置118中的每一者可包括具有电荷陷阱或浮动栅极(举例来说)的晶体管。每一电荷存储装置118可包括能够保持多个单独且相异阈值电压状态(例如，对应于相应阈值电压范围)的多状态装置，每一阈值电压状态表示不同数据。源极选择装置122及漏极选择装置126中的每一者可包括晶体管。
图2是根据本发明的各种实施例的半导体构造200的俯视图。半导体构造200包含360个柱204，所述柱包括半导体材料。举例来说，柱204可包括多晶硅。柱204中的每一者给NAND存储器装置中的串中的多个电荷存储装置提供通道。
柱204布置成八个行的四十五个列，其中每一柱204占据行与列的相交点。柱204划分成五个块210、212、214、216及218，所述块通过空白空间220或耦合到n+型扩散区域228的导电部件(例如，导电狭槽)224而彼此分离。空白空间220及部件224周围的空间填充有例如(举例来说)二氧化硅(SiO2)的电介质(未展示)。块210、212、214、216及218中的每一者包含柱204中的成八个行的九个列的七十二个柱。跨越所有块210、212、214、216及218的每一行中的柱204通过数据线232或233耦合在一起，所述数据线可用于感测行中的电荷存储装置中的一者的状态。根据本发明的各种实施例，数据线232及233可包括(举例来说)多晶硅或金属，其包含钴(Co)、钛(Ti)、钨(W)、镍(Ni)或钽(Ta)中的一者或一者以上。根据本发明的各种实施例，半导体构造200可包含布置于不同数目个块中的不同数目个行及列中的不同数目个柱204。
图3是根据本发明的各种实施例的沿着线3-3的半导体构造200的横截面图，且图4是根据本发明的各种实施例的沿着线4-4的半导体构造200的横截面图。图3图解说明块210及212中的柱204以及块210与212之间的部件224中的一者。图4图解说明块216中的柱204。
柱204从数据线232及233延伸到p型硅阱310。硅阱310形成于n型硅阱312中，所述n型硅阱形成于p型硅衬底316中。n+型扩散区域228形成于硅阱310中且可减小对硅阱310中的电流的电阻。若干个金属或半导体材料层叠环绕或部分地环绕块210、212、214、216及218中的每一者中的数据线232及233与硅阱310之间的柱204。所述层叠通过例如(举例来说)二氧化硅(SiO2)的电介质(未展示)而彼此分离。大多数层叠为存取线320及322以控制通过柱204接收及释放电荷的电荷存储装置。存取线320及322中的每一者环绕或部分地环绕块(例如图3中所展示的块210及212)中的所有柱204。
存取线320及322与数据线232及233之间的层叠划分成漏极选择栅极(SGD)330及360，所述漏极选择栅极可实质上控制柱204与数据线232及233之间的导电。每一列中的八个柱204由单独SGD330或360环绕或部分地环绕。存取线320及322下面的层叠划分成源极选择栅极(SGS)340及370，所述源极选择栅极可至少部分地控制柱204与硅阱310之间的导电。每一列中的八个柱204由单独SGS340或370环绕或部分地环绕。
SGS340及370与硅阱310之间的层叠包括源极栅极350。在图2到4中所描绘的实施例中，源极栅极350环绕或部分地环绕块(例如图3中所展示的块210或块212)中的所有柱204。源极栅极350可至少部分地控制柱204与硅阱310之间的导电。
部件224各自包括导电结构(例如具有壁形状的导电结构)，所述导电结构耦合到硅阱310中的n+型扩散区域228且从衬底316突出。部件224包括(举例来说)半导体(例如多晶硅)或金属(例如钨)。每一部件224及耦合到部件224的n+型扩散区域228可用作半导体构造200中的共用源极线。部件224可用于视需要将硅阱310偏置为一电位。部件224还可减小对硅阱310中的电流的电阻。
存取线320及322、SGD330及360、SGS340及370以及源极栅极350可通过例如(举例来说)二氧化硅(SiO2)的电介质而彼此分离。存取线320及322、SGD330及360、SGS340及370以及源极栅极350可包括半导体材料(例如硅或多晶硅或者掺杂有磷或硼的多晶硅)的层叠。根据本发明的各种实施例，存取线320及322、SGD330及360、SGS340及370以及源极栅极350还可包括金属，其包含钴(Co)、钛(Ti)、钨(W)、镍(Ni)或钽(Ta)中的一者或一者以上。
存取线320及322控制环绕或部分地环绕每一柱204的电荷存储装置。每一电荷存储装置可包括(举例来说)浮动栅极晶体管或电荷陷阱晶体管。SGD330及360、SGS340及370以及源极栅极350控制环绕或部分地环绕每一柱204的晶体管。
将参考选定电荷存储装置描述涉及半导体构造200中的电荷存储装置的操作，所述选定电荷存储装置具有在块212中的SGD360与SGS370之间的选定柱204中的通道。选定柱204耦合到数据线233。选定电荷存储装置由存取线322控制。
选定电荷存储装置在表1中所展示的电压被施加到半导体构造200时被读取。
块212 块210
数据线233 约0.3V 约0.3V
数据线232 约0V 约0V
存取线322 0V到约3V 约0V
存取线320 约6V 约0V
SGD360 约4V N／A
SGD330 约0V 约0V
SGS370 约4V N／A
SGS340 约0V 约0V
源极栅极350 约5V 约0V
部件224 约0V 约0V
硅阱310 约0V 约0V
表1
大致4伏经施加以接通SGD360及SGS370且大致5伏经施加以接通块212中的源极栅极350以将选定柱204耦合到数据线233及硅阱310。由于源极栅极350的电位将电荷从块212载运到部件224及耦合到可为共用源极线的部件224的n+型扩散区域228，因此在块212下方的硅阱310中形成通道。块212中的存取线322耦合到在等级上介于大致0伏与大致3伏之间以逐渐接通选定电荷存储装置，所述选定电荷存储装置可处于多个电荷存储状态中的一者中。大致6伏被施加到块212中的其它存取线320以使与选定柱204相关联的其它电荷存储装置导电。块212中的其它SGD330及SGS340耦合到大致0伏且为不导电的，使得通道不从除选定柱204之外的柱204接收电荷。数据线233预充电为大致0.3伏以允许读取选定电荷存储装置，且其它数据线232处于大致0伏。块210中的存取线320、SGD330、SGS340及源极栅极350处于大致0伏。数据线232及233以及硅阱310针对块210及212处于相同电位。
与除选定柱204之外的柱相关联的电荷存储装置可在读取期间受处于大致6伏的存取线320影响，且可被无意地编程。此无意编程称作读取干扰。发明者已发现，上文所述的挑战以及其它挑战可通过以下方式解决：接通处于5伏的源极栅极350以允许关断除选定柱204之外的柱的SGS340以实质上电隔离除选定柱204之外的柱与硅阱310。实质上不导电的SGS340防止除选定柱204之外的柱与硅阱310之间的导电以实质上防止关于那些柱204的读取干扰活动。
选定电荷存储装置在表2中所展示的电压被施加到半导体构造200时被编程。
块212 块210
数据线233 0V到约1V 0V到约1V
数据线232 约2.3V 约2.3V
存取线322 约20V 约0V
存取线320 约10V 约0V
SGD360 约3V N／A
SGD330 约0V 约0V
SGS370 0V到约3V N／A
SGS340 0V到约3V 约0V
源极栅极350 约0V 约0V
部件224 0V到约2V 0V到约2V
硅阱310 约0V 约0V
表2
大致3伏经施加以接通SGD360。块212中的SGS340及370经偏置为介于大致0伏与大致3伏之间且部件224经偏置为介于大致0伏与大致2伏之间。块212中的SGD330及源极栅极350以及硅阱310经偏置为大致0伏。大致20伏被施加到块212中的存取线322以接通选定电荷存储装置以将其编程。大致10伏被施加到块212中的其它存取线320以使与选定柱204相关联的其它电荷存储装置导电。经偏置为大致0伏的SGD330为不导电的，使得块212中的除选定柱204之外的柱浮动且具有由于存取线320上的大致10伏的电位而升高到大致8伏的电位以实质上防止编程。耦合到选定柱204的数据线233介于大致0伏与大致1伏之间以允许将选定电荷存储装置编程，且其它数据线232经偏置为大致2.3伏。块210中的存取线320、SGD330、SGS340及源极栅极350处于大致0伏。数据线232及233以及硅阱310针对块210及212处于相同电位。
源极栅极350经断开以实质上减小到n+型扩散区域228及部件224的电流的泄漏，且此可减小编程操作期间的编程干扰活动。施加到SGS340及370的电压可高于大致3伏以减小SGS340及370与存取线320及322之间的电磁场。
选定电荷存储装置在表3中所展示的电压被施加到半导体构造200时被擦除。
块212 块210
数据线232、233 约20V 约20V
存取线320、322 约0V 约20V
SGD330、360 约20V 约20V
SGS340、370 约20V 约20V
源极栅极350 约20V 约20V
部件224 约20V 约20V
硅阱310 约20V 约20V
表3
大致20伏被施加到硅阱310，使得柱204上的电位升高到大致20伏。SGS340及370、部件224、源极栅极350、SGD330及360以及数据线232及233保留为浮动的且从与柱204的电容性耦合升高到大致20伏。大致0伏被施加到块212中的存取线320及322以擦除与SGS370上面的柱204相关联的电荷存储装置。块210中的存取线320也保留为浮动的且从与柱204的电容性耦合升高到大致20伏。
图5是根据本发明的各种实施例的半导体构造500的俯视图。半导体构造500包含256个柱504，所述柱包括半导体材料。举例来说，柱504可包括多晶硅。柱504中的每一者给NAND存储器装置中的串中的多个电荷存储装置提供通道。
柱504划分成通过耦合到n+型扩散区域528的导电部件524而彼此分离的四个块510、512、514及516。块510、512、514及516中的每一者包含柱504中的分离成若干子块529的64个柱，每一子块529包含柱504中的16个柱。每一子块529通过n+型扩散区域530而与同一块中的相邻子块529分离。十六个数据线532及533耦合到柱504的顶部，且柱504布置于每一子块529中的两个交错列中。柱504的列实质上垂直于数据线532及533，使得每一数据线532及533耦合到半导体构造500的每一子块529中的柱504中的仅一者的顶部。每一数据线532及533可用于感测子块529中的一者中的电荷存储装置中的一者的状态。根据本发明的各种实施例，数据线532及533可包括(举例来说)多晶硅或金属，其包含钴(Co)、钛(Ti)、钨(W)、镍(Ni)或钽(Ta)中的一者或一者以上。
图6是根据本发明的各种实施例的沿着线6-6的半导体构造500的横截面图，且图7是根据本发明的各种实施例的沿着线7-7的半导体构造500的横截面图。图6展示块510及512中的柱504以及块510与512之间的部件524中的一者。块510及512中的一半柱504以横截面展示，且块510及512中的一半柱504未以横截面展示但为交错的并且在以横截面展示的柱504后面。交错且在以横截面展示的柱504后面的柱504耦合到图6中所展示的数据线533后面的数据线532。图7出于简洁及清晰的目的而展示块514中的柱504中的八个柱以及一半数据线532及533。
柱504从数据线532及533延伸到p型硅阱610。硅阱610形成于n型硅阱612中，所述n型硅阱形成于p型硅衬底616中。n+型扩散区域528及530形成于硅阱610中且可减小对硅阱610中的电流的电阻。若干个金属或半导体材料层叠环绕或部分地环绕块510、512、514及516中的每一者中的数据线532及533与硅阱610之间的柱504。所述层叠通过例如(举例来说)二氧化硅(SiO2)的电介质(未展示)而彼此分离。大多数层叠包括存取线620及622以控制通过柱504接收及释放电荷的电荷存储装置。子块529中的所有柱504由相应存取线620或622环绕或部分地环绕。
存取线620及622与数据线532及533之间的层叠划分成SGD630及660，所述SGD可实质上控制柱504与数据线532及533之间的导电。每一子块529中的柱504由单独SGD630或660环绕或部分地环绕。存取线620及622下面的层叠划分成SGS640及670，所述SGS可至少部分地控制柱504与硅阱610之间的导电。每一子块529中的柱504由单独SGS640或670环绕或部分地环绕。SGS640及670与硅阱610之间的层叠为源极栅极650。每一子块529中的柱504由单独源极栅极650环绕或部分地环绕。源极栅极650还可至少部分地控制柱504与硅阱610之间的导电。
部件524各自包括导电结构(例如具有壁形状的导电结构)，所述导电结构耦合到硅阱610中的n+型扩散区域528且从衬底616突出。部件524包括(举例来说)半导体(例如多晶硅)或金属(例如钨)。每一部件524及耦合到部件524的n+型扩散区域528可用作半导体构造500中的共用源极线。部件524可用于视需要将硅阱610偏置为一电位。部件524还可减小对硅阱610中的电流的电阻。
存取线620及622、SGD630及660、SGS640及670以及源极栅极650可通过例如(举例来说)二氧化硅(SiO2)的电介质而彼此分离。存取线620及622、SGD630及660、SGS640及670以及源极栅极650可包括半导体材料(例如硅或多晶硅或者掺杂有磷或硼的多晶硅)的层叠。根据本发明的各种实施例，存取线620及622、SGD630及660、SGS640及670以及源极栅极650还可包括金属，其包含钴(Co)、钛(Ti)、钨(W)、镍(Ni)或钽(Ta)中的一者或一者以上。存取线620及622控制与每一柱504相关联的电荷存储装置。SGD630及660、SGS640及670以及源极栅极650控制环绕或部分地环绕每一柱504的晶体管。每一电荷存储装置可包括(举例来说)浮动栅极晶体管或电荷陷阱晶体管。
将参考选定电荷存储装置描述涉及半导体构造500中的电荷存储装置的操作，所述选定电荷存储装置具有在块512中的SGD660与SGS670之间的选定柱504中的通道。选定柱504耦合到数据线533。选定电荷存储装置由存取线622控制。
选定电荷存储装置在表4中所展示的电压被施加到半导体构造500时被读取。
块512 块510
数据线533 约0.3V 约0.3V
数据线532 约0V 约0V
存取线622 0V到约3V 约0V
存取线620 约6V 约0V
SGD660 约4V 约0V
SGD630 约0V 约0V
SGS670 约4V 约0V
SGS640 约0V 约0V
源极栅极650 约5V 约0V
部件524 约0V 约0V
硅阱610 约0V 约0V
表4
大致4伏经施加以接通SGD660及SGS670，且大致5伏经施加以接通块512中的源极栅极650以将选定柱504耦合到数据线533及硅阱610。由于源极栅极650的电位将电荷从块512载运到部件524及耦合到可为共用源极线的部件524的n+型扩散区域528，因此在块512下方的硅阱610中形成通道。块512中的存取线622经偏置为在等级上从大致0伏到大致3伏的电位以逐渐接通选定电荷存储装置，所述选定电荷存储装置可处于多个电荷存储状态中的一者中。大致6伏被施加到块512中的其它存取线620且使与选定柱504相关联的其它电荷存储装置导电。块512中的其它SGD630及SGS640经偏置为大致0伏且为不导电的，使得通道不从除选定柱504之外的柱504接收电荷。数据线533预充电为大致0.3伏以允许读取选定电荷存储装置，且其它数据线532处于大致0伏。块510中的存取线620、SGD630、SGS640及源极栅极650处于大致0伏。数据线532及533以及硅阱610针对块510及512处于相同电位。未选择的SGD660与SGS670之间的柱504由于其耦合到处于大致0V的数据线532中的一者而未被选择。
块512中的源极栅极650在5伏下接通以允许关断除选定柱504之外的柱的SGS640以实质上电隔离除选定柱504之外的柱与硅阱610。实质上不导电的SGS640防止除选定柱504之外的柱与硅阱610之间的导电以实质上防止那些柱中的读取干扰。
选定电荷存储装置在表5中所展示的电压被施加到半导体构造500时被编程。
块512 块510
数据线533 0V到约1V 0V到约1V
数据线532 约2.3V 约2.3V
存取线622 约20V 约0V
存取线620 约10V 约0V
SGD660 约3V N／A
SGD630 约0V 约0V
SGS670 0V到约3V N／A
SGS640 0V到约3V 约0V
源极栅极650 约0V 约0V
部件524 0V到约2V 0V到约2V
硅阱610 约0V 约0V
表5
大致3伏经施加以接通块512中的SGD660。块512中的SGS640及670经偏置为介于大致0伏与大致3伏之间，且部件524经偏置为介于0伏与大致2伏之间。块512中的SGD630及源极栅极650以及硅阱610经偏置为大致0伏。大致20伏被施加到块512中的存取线622以接通选定电荷存储装置以将其编程。大致10伏被施加到块512中的其它存取线620且使与选定柱504相关联的其它电荷存储装置导电。块512中的经偏置为大致0伏的SGD630为不导电的，使得除选定柱504之外的柱为浮动的且具有由于存取线620上的大致10伏的电位而升高到大致8伏的电位以实质上防止编程。耦合到选定柱504的数据线533介于大致0伏与大致1伏之间以允许将选定电荷存储装置编程，且其它数据线532经偏置为大致2.3伏。块510中的存取线620、SGD630、SGS640及源极栅极650处于大致0伏。数据线532及533以及硅阱610针对块510及512处于相同电位。
块512中的源极栅极650经断开以实质上减小到n+型扩散区域528及部件524的电流的泄漏，且此可减小编程期间的编程干扰活动。施加到SGS640及670的电压可高于大致3伏(例如)以减小SGS640及670与存取线620及622之间的电磁场。
选定电荷存储装置在表6中所展示的电压被施加到半导体构造500时被擦除。
块512 块510
数据线532、533 约20V 约20V
存取线620、622 约0V 约20V
SGD630、660 约20V 约20V
SGS640、670 约20V 约20V
源极栅极650 约20V 约20V
部件524 约20V 约20V
硅阱610 约20V 约20V
表6
大致20伏被施加到硅阱610使得柱504上的电位升高到大致20伏。SGS640及670、部件524、源极栅极650、SGD630及660以及数据线532及533保留为浮动的且从与柱504的电容性耦合升高到大致20伏。大致0伏被施加到块512中的存取线620及622以擦除与SGS670上面的柱504相关联的电荷存储装置。块510中的存取线620保留为浮动的且从与柱504的电容性耦合升高到大致20伏。
图8是根据本发明的各种实施例的沿着线8-8的半导体构造200的横截面图。图8图解说明块218中的从数据线233延伸到p型硅阱310的柱204中的四个柱及包含存取线320及322、SGD330、SGS340以及源极栅极350的层叠。二氧化硅810在边缘处由SGD330形成。图8图解说明存取线320及322与柱204之间的电荷存储装置820。每一电荷存储装置820包含通过可为二氧化硅的隧道电介质840而与柱204中的一者分离的多晶硅存储层830。电荷存储层830通过可包含二氧化硅、氮化硅(Si3N4)及二氧化硅(ONO)的阻挡电介质850而与存取线320或322分离。
图9是根据本发明的各种实施例的方法900的流程图。在框910中，方法900开始。在框920中，将串耦合到数据线。在框930中，将串耦合到衬底。在框940中，将串中的一些串与衬底实质上电隔离。在框950中，方法900结束。各种实施例可具有比图9中所展示的活动更多或更少的活动。在一些实施例中，可重复及／或以串行或并行方式执行所述活动。一些实施例可包括按不同次序的相同活动。
图10是图解说明根据本发明的各种实施例的系统1000的图式。系统1000可包含处理器1010、存储器装置1020、存储器控制器1030、图形控制器1040、输入与输出(I／O)控制器1050、显示器1052、键盘1054、指向装置1056及外围装置1058。总线1060将所有这些装置耦合在一起。时钟产生器1070耦合到总线1060以通过总线1060将时钟信号提供到系统1000的所述装置中的至少一者。时钟产生器1070可包含在电路板(例如母板)中的振荡器。系统1000中所展示的两个或两个以上装置可形成于单个集成电路芯片中。存储器装置1020可包括根据本发明的各种实施例的本文中所描述及图(例如，参见图1A及1B)中所展示的存储器单元块100中的一者或一者以上。
根据本发明的各种实施例，存储器装置1020可包括本文中所描述及图中所展示的半导体构造200、500及800中的一者或一者以上。总线1060可为电路板上的互连迹线或可为一个或一个以上缆线。总线1060可通过无线方式(例如通过电磁辐射，举例来说，无线电波)耦合系统1000的装置。耦合到I／O控制器1050的外围装置1058可为打印机、光学装置(例如CD-ROM以及DVD读取器及写入器)、磁性装置读取器及写入器(例如软磁盘驱动器)或音频装置(例如麦克风)。
图10所表示的系统1000可包含：计算机(例如，桌上型计算机、膝上型计算机、手持式计算机、服务器、Web器具、路由器等)、无线通信装置(例如，蜂窝式电话、无绳电话、寻呼机、个人数字助理等)、计算机相关的外围装置(例如，打印机、扫描仪、监视器等)、娱乐装置(例如，电视、无线电、立体声系统、磁带及光盘播放器、盒式磁带录像机、摄像放像机、数码相机、MP3(运动图像专家组，音频层3)播放器、视频游戏、表等)及类似物。
NAND存储器装置中的电荷存储装置可在读取操作期间经受读取干扰压力。发明者已发现，上文所述的挑战以及其它挑战可借助(举例来说)耦合到一个或一个以上源极选择装置与衬底中的阱之间的串的源极栅极装置解决。读取干扰压力可通过以下方式实质上减小：在读取操作期间关断取消选择的串中的源极选择装置以实质上电隔离所述取消选择的串与衬底中的阱以实质上防止所述取消选择的串与所述阱之间的导电。耦合到衬底的导电部件可减小对衬底中的阱中的电流的电阻。
本发明已描述制作半导体装置的实例性结构及方法。虽然已描述特定实施例，但将显而易见，可对这些实施例做出各种修改及改变。因此，应将说明书及图式视为具有说明性意义而非限制性意义。
发明摘要经提供以符合需要允许读者迅速确定技术性发明的本质的摘要的37C.F.R.§1.72(b)。在理解本发明摘要将不用于解释或限制权利要求书的情况下提交本发明摘要。另外，在前述具体实施方式中，可看出，出于简化本发明的目的而将各种特征共同分组于单个实施例中。本发明的此方法不应解释为限制权利要求书。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (25)

1.一种包括源极栅极的设备，其包括：
电荷存储装置串，其与包括半导体材料的柱相关联；
源极栅极装置，其耦合到源极，且经配置以控制所述电荷存储装置串的通道与所述源极之间的导电；及
源极选择装置，其耦合于所述电荷存储装置串与所述源极栅极装置之间，所述源极选择装置经配置以控制所述通道与所述源极之间的导电。
2.根据权利要求1所述的设备，其进一步包括耦合于所述电荷存储装置串与数据线之间的漏极选择装置。
3.根据权利要求1所述的设备，其中所述设备包括存储器装置。
4.根据权利要求1所述的设备，其中所述设备包括系统。
5.根据权利要求1所述的设备，其中每一电荷存储装置包括浮动栅极晶体管。
6.根据权利要求1所述的设备，其中每一电荷存储装置包括电荷陷阱晶体管。
7.根据权利要求1所述的设备，其中所述柱从数据线延伸到衬底中的阱。
8.根据权利要求1所述的设备，其中所述柱包括多晶硅。
9.根据权利要求1所述的设备，其中：
所述串为多个串中的一者；且
所述源极选择装置为多个源极选择装置中的一者，其中所述多个源极选择装置中的每一者在所述多个串中的对应一者与所述源极栅极装置之间。
10.根据权利要求1所述的设备，其中：
所述串为多个串中的一者；且
所述源极选择装置耦合于所述多个串与所述源极栅极装置之间。
11.一种包括源极栅极的设备，其包括：
多个电荷存储装置串，每一串包括与包括半导体材料的一相应柱相关联的相应多个电荷存储装置；
漏极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述漏极选择栅极在所述多个电荷存储装置串与相应数据线之间；
源极栅极，其至少部分地环绕所述多个串的所述相应柱，所述源极栅极耦合到源极，且经配置以控制所述柱与所述源极之间的导电；及
源极选择栅极，其至少部分地环绕所述多个串的所述相应柱，其中所述源极选择栅极在所述多个电荷存储装置串与所述源极栅极之间，且经配置以控制所述柱与所述源极之间的导电。
12.根据权利要求11所述的设备，其中：
所述多个串包括两个串；且
其中所述漏极选择栅极、所述源极栅极及所述源极选择栅极中的每一者至少部分地环绕与所述两个串相关联的两个柱。
13.根据权利要求11所述的设备，其中所述多个串包括串块的子块，其中所述子块通过扩散区域而与所述串块的相邻子块分离。
14.根据权利要求11所述的设备，其中：
所述漏极选择栅极包括漏极选择装置的一部分；且
所述源极选择栅极包括源极选择装置的一部分。
15.根据权利要求11所述的设备，其中所述源极栅极包括源极栅极装置的一部分。
16.一种包括源极栅极的设备，其包括：
多个块，每一块包括多个串，每一串包括与从衬底延伸的一相应柱相关联的多个电荷存储装置，所述柱包括半导体材料；及
导电部件，其耦合到所述衬底在多个所述块的群组之间，其中所述导电部件经配置以偏置所述串的共用源极；
其中所述柱中的相应一者包含：
漏极选择装置，其与所述相应柱相关联且耦合于所述相应电荷存储装置串与数据线之间；
源极选择装置，其与所述相应柱相关联且耦合到所述相应串；及
源极栅极装置，其与所述相应柱相关联且耦合于所述源极选择装置与所述共用源极之间，其中所述源极选择装置及所述源极栅极装置经配置以实质上控制所述柱与所述共用源极之间的导电。
17.根据权利要求16所述的设备，其中：
所述衬底包括p型衬底；且
所述导电部件耦合到所述p型衬底中的n+型扩散区域。
18.根据权利要求17所述的设备，其进一步包括所述p型衬底中的多个n+型扩散区域，其包含所述n+型扩散区域。
19.根据权利要求16所述的设备，其中所述导电部件具有从所述衬底突出的壁形状。
20.根据权利要求16所述的设备，其中所述导电部件包括半导体材料。
21.根据权利要求20所述的设备，其中所述导电部件包括多晶硅。
22.根据权利要求16所述的设备，其中所述导电部件包括金属。
23.一种包括源极栅极的方法，其包括：
将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间；
将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置；
将所述共用源极偏置为大致0伏；
将源极栅极偏置为高于所述第一电压的第二电压，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间；
将第一源极选择栅极偏置为所述第一电压，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间；
将第二源极选择栅极偏置为大致0伏，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间；
将多个第一存取线偏置为高于所述第二电压的第三电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间；
将第一存取线中的选定一者偏置为介于0伏与所述第一电压之间以读取至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置；及
将多个第二存取线偏置为所述第三电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。
24.一种包括源极栅极的方法，其包括：
将第一漏极选择栅极偏置为高于0伏的第一电压，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间；
将第二漏极选择栅极偏置为大致0伏，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从共用源极延伸的包括半导体材料的一相应柱相关联的相应多个电荷存储装置；
将所述共用源极偏置为介于0伏与所述第一电压之间；
将源极栅极偏置为大致0伏，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间；
将第一源极选择栅极偏置为介于0伏与所述第一电压之间，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间；
将第二源极选择栅极偏置为介于0伏与所述第一电压之间，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间；
将多个第一存取线偏置为高于所述第一电压的第二电压，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间；
将第一存取线中的选定一者偏置为高于所述第二电压的第三电压以将至少部分地由所述选定第一存取线环绕的所述第一多个串中的电荷存储装置编程；及
将多个第二存取线偏置为所述第二电压，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。
25.一种包括源极栅极的方法，其包括：
允许第一漏极选择栅极浮动，所述第一漏极选择栅极至少部分地环绕第一多个电荷存储装置串的相应柱，其中所述第一漏极选择栅极在所述第一多个串与相应数据线之间；
允许第二漏极选择栅极浮动，所述第二漏极选择栅极至少部分地环绕第二多个电荷存储装置串的相应柱，所述第二漏极选择栅极在所述第二多个串与所述数据线之间，每一串包括与从衬底中的共用源极延伸的包括半导体材料的相应柱相关联的相应多个电荷存储装置；
将所述衬底偏置为高于0伏的擦除电压；
允许所述共用源极浮动；
允许源极栅极浮动，所述源极栅极至少部分地环绕所述第一多个串及所述第二多个串的所述相应柱，其中所述源极栅极在所述电荷存储装置与所述共用源极之间；
允许第一源极选择栅极浮动，所述第一源极选择栅极至少部分地环绕所述第一多个串的所述相应柱，其中所述第一源极选择栅极在所述第一多个串与所述源极栅极之间；
允许第二源极选择栅极浮动，所述第二源极选择栅极至少部分地环绕所述第二多个串的所述相应柱，其中所述第二源极选择栅极在所述第二多个串与所述源极栅极之间；
将多个第一存取线偏置为大致0伏，所述第一存取线至少部分地环绕所述第一多个串的所述相应柱以擦除所述第一多个串中的电荷存储装置，其中所述第一存取线在所述第一漏极选择栅极与所述第一源极选择栅极之间；及
将多个第二存取线偏置为大致0伏，所述第二存取线至少部分地环绕所述第二多个串的所述相应柱以擦除所述第二多个串中的电荷存储装置，其中所述第二存取线在所述第二漏极选择栅极与所述第二源极选择栅极之间。
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