TWI762210B - 記憶體裝置之操作方法 - Google Patents

Abstract

提供一種記憶體裝置的操作方法。該操作方法包括：在一預導通期間，一冗餘字元線電壓上升至一第一冗餘字元線電壓；在一讀取期間，該冗餘字元線電壓從該第一冗餘字元線電壓上升至一第二冗餘字元線電壓；以及在該讀取期間結束時，降低該冗餘字元線電壓；其中，該第一冗餘字元線電壓低於該第二冗餘字元線電壓。

Description

記憶體裝置之操作方法

本發明是有關於一種記憶體裝置之操作方法，特別是有關於一種記憶體裝置之讀取操作方法。

對於三維(3D)記憶體裝置而言，在很多次讀取周期後(例如100K讀取周期後)，某些冗餘(dummy)字元線(DWL)可能會遇到讀取干擾(read disturbance)的問題，特別是對於未選擇子區塊的冗餘字元線。

經由分析後可得知，在串選擇線(string select line，SSL)或整體選擇線(global select line，GSL)之預導通(pre-turn-on)期間被關閉時，如果未選擇字元線的通過電壓(pass voltage，Vpass)低於串選擇線或整體選擇線之臨界值的話，將會發生向下耦合效應(down-coupling effect)。這將會造成在冗餘字元線與串選擇線之間，或者是冗餘字元線與整體選擇線之間，造成很大的通道電位差異(channel potential difference)，且在冗餘字元線造成很高的垂直電場(vertical electronic field)。導致熱載子注入(hot carrier injection)更容易發生，進而造成讀取干擾。

根據本案一例，提出一種記憶體裝置的操作方法，包括：在一預導通期間，一冗餘字元線電壓上升至一第一冗餘字元線電壓；在一讀取期間，該冗餘字元線電壓從該第一冗餘字元線電壓上升至一第二冗餘字元線電壓；以及在該讀取期間結束時，降低該冗餘字元線電壓；其中，該第一冗餘字元線電壓低於該第二冗餘字元線電壓。

根據本案另一例，提出一種記憶體裝置的操作方法，包括：在一預導通期間，一冗餘字元線電壓上升至一第一冗餘字元線電壓，且在該預導通期間結束時，該冗餘字元線電壓下降；該冗餘字元線電壓上升至一第二冗餘字元線電壓；以及在一讀取期間結束時，該冗餘字元線電壓下降，其中，該第一冗餘字元線電壓低於該第二冗餘字元線電壓；以及該冗餘字元線電壓上升至該第二冗餘字元線電壓的一上升邊緣早於一被選字元線電壓的一上升邊緣。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:記憶體裝置

110:控制器

120:記憶體陣列

SSL0_0~SSL2_3:串選擇線

DWLT1、DWLT0、DWLB1、DWLT1:冗餘字元線

WL0~WLN-1:字元線

BL0~BL3:位元線

GSL0~GSL3:整體選擇線

VBL:位元線電壓

VSWL:被選字元線電壓

VUWL:未選字元線電壓

VDWL:冗餘字元線電壓

VSSL:串選擇線電壓

VGSL:整體選擇線電壓

VDWL1:第一冗餘字元線電壓

VDWL2:第二冗餘字元線電壓

T31~T36:時序

BL:位元線

SSL0~SSL2:串選擇線

GSL:整體選擇線

L31~L34、L41~L44:曲線

VDWL1A:第一冗餘字元線電壓

VDWL2A:第二冗餘字元線電壓

T61~T67:時序

L71~L78:曲線

VSSL1:第一串選擇線電壓

VSSL2:第二串選擇線電壓

T91~T97:時序

L101~L108:曲線

第1圖繪示根據本案一實施例的記憶體裝置的功能方塊圖。

第2圖顯示本案一實施例的記憶體陣列的三維(3D)電路圖。

第3圖顯示本案第一實施例的記憶體裝置的讀取操作波形圖。

第4圖顯示習知技術與本案第一實施例的水平電場與垂直電場比較圖。

第5圖顯示習知技術與本案第一實施例的臨界電壓變化量對讀取次數的關係曲線圖。

第6圖顯示本案第二實施例的記憶體裝置的讀取操作波形圖。

第7圖顯示習知技術與本案第二實施例的水平電場與垂直電場比較圖。

第8圖顯示習知技術與本案第二實施例的臨界電壓變化量對讀取次數的關係曲線圖。

第9圖顯示本案第三實施例的記憶體裝置的讀取操作波形圖。

第10圖顯示習知技術與本案第三實施例的水平電場與垂直電場比較圖。

第11圖顯示習知技術與本案第三實施例的臨界電壓變化量對讀取次數的關係曲線圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者 選擇性地將這些實施例中部分或全部的技術特徵加以組合。

請參照第1圖，其繪示根據本案一實施例的記憶體裝置的功能方塊圖。記憶體裝置100包括：控制器110與記憶體陣列120。控制器110耦接至記憶體陣列120。控制器110控制記憶體陣列120的操作，例如讀取操作等。

第2圖顯示本案一實施例的記憶體陣列120的三維(3D)電路圖。記憶體陣列120包括：複數條串選擇線(SSL)(SSL0_0~SSL2_3)、複數條冗餘字元線(dummy word line)(DWLT1、DWLT0、DWLB1、DWLB0)、複數條字元線(WL0~WLN-1，N為正整數)、複數條位元線(BL0~BL3)、複數條整體選擇線(GSL0~GSL3)與複數個記憶體晶胞。當知，第2圖乃是示範例，本案並不受限於此。

通常而言，記憶體陣列120會包括多個記憶體方塊(memory block)。各記憶體方塊包括，舉例但不受限於，4個子方塊(sub-block)。以第2圖而言，該些子方塊SB0~SB3可分別被該些串選擇線SSL0_0~SSL2_3與該些整體選擇線GSL0~GSL3所獨立選擇。

以一般而言，位於邊界的字元線的偏壓條件可能比較不一致於位於較中央的字元線的偏壓條件。在本案一可能實施例中，為讓字元線WL0~WLN-1的偏壓條件能一致，故而，於字元線WL0~WLN-1的兩側設置冗餘字元線(DWLT1、DWLT0、DWLB1、DWLB0)。以第2圖而言，字元線WL0的外側設置冗 餘字元線DWLB1與DWLB0，字元線WLN-1的外側設置冗餘字元線DWLT1與DWLT0。亦即，冗餘字元線DWLB1與DWLB0位於字元線WL0與整體選擇線GSL0~GSL3之間，而冗餘字元線DWLT1與DWLT0位於字元線WLN-1與串選擇線SSL0_0~SSL2_3之間。藉此，讓字元線WL0~WLN-1的偏壓條件能一致。連接至一般字元線WL0~WLN-1的記憶體晶胞(memory cells)可作為資料存取之用；相較之下，連接冗餘字元線DWLT1、DWLT0、DWLB1、DWLB0的冗餘晶胞(dummy cells)是不用作為資料存取之用。

此外，在本案實施例中，施加至冗餘字元線的電壓乃是獨立於施加至字元線WL0~WLN-1的電壓，其細節將於底下說明之。

但當知，在第2圖中，冗餘字元線的數量與位置乃是用於舉例說明，本案並不受限於此。

第3圖顯示本案第一實施例的記憶體裝置的讀取操作波形圖。VBL代表施加至位元線BL0~BL3的位元線電壓；VSWL代表施加至字元線WL0~WLN-1的被選字元線的被選字元線電壓；VUWL代表施加至字元線WL0~WLN-1的未選字元線的未選字元線電壓；VDWL代表施加至冗餘字元線DWLT1、DWLT0、DWLB1、DWLB0的冗餘字元線電壓；VSSL代表施加至串選擇線SSL0_0~SSL2_3的串選擇線電壓；以及VGSL代表施加至整體選擇線GSL0~GSL3的整體選擇線電壓。

在本案第一實施例中，在預導通期間，位元線電壓VBL處於低電壓(例如但不受限於，0V)，而在讀取期間，位元線電壓VBL轉態至高電壓(T33)，且在讀取期間結束時(T36)，位元線電壓VBL轉態至低電壓。

在本案第一實施例中，在預導通期間，被選字元線電壓VSWL在時序T31上升且在時序T32下降；而在讀取期間，被選字元線電壓VSWL有兩階電壓，第一階電壓在時序T34上升，第二階電壓在時序T35上升，且在讀取期間結束時，被選字元線電壓VSWL轉態至低電壓。

在本案第一實施例中，在預導通期間，未選字元線電壓VUWL在時序T31上升；在讀取期間結束時，未選字元線電壓VUWL轉態至低電壓。

在本案第一實施例中，在預導通期間，冗餘字元線電壓VDWL在時序T31從一初始電壓上升至第一冗餘字元線電壓VDWL1；在讀取期間，冗餘字元線電壓VDWL在時序T33從第一冗餘字元線電壓VDWL1上升至第二冗餘字元線電壓VDWL2；在讀取期間結束時，冗餘字元線電壓VDWL轉態至低電壓。第一冗餘字元線電壓VDWL1低於第二冗餘字元線電壓VDWL2。

在本案第一實施例中，在預導通期間，冗餘字元線電壓VDWL上升至第一冗餘字元線電壓VDWL1，可減少在預導通期間的冗餘字元線上的垂直電場。

在本案第一實施例中，在讀取期間，冗餘字元線電壓VDWL從第一冗餘字元線電壓VDWL1上升至第二冗餘字元線電壓VDWL2，可有效導通記憶體晶胞串以得到較高記憶體晶胞串讀取電流。

在本案第一實施例中，第一冗餘字元線電壓VDWL1與第二冗餘字元線電壓VDWL2可施加至所有的冗餘字元線(如DWLT1、DWLT0、DWLB1、DWLB0)。

或者是，在本案第一實施例中，該些冗餘字元線(如DWLT1、DWLT0、DWLB1、DWLB0)被施加不同的第一冗餘字元線電壓VDWL1與不同的第二冗餘字元線電壓VDWL2。

或者是，在本案第一實施例中，第一冗餘字元線電壓VDWL1與第二冗餘字元線電壓VDWL2被施加該些冗餘字元線之至少一相鄰冗餘字元線(如DWLT1與DWLB0)，其中，至少一相鄰冗餘字元線係定義為相鄰於至少一選擇線(如串選擇線SSL0與整體選擇線GSL)的冗餘字元線。

在本案第一實施例中，第一冗餘字元線電壓VDWL1的值，例如但不受限於，大於冗餘字元線上的記憶體晶胞的臨界電壓，可介於2V~5V之間。

在本案第一實施例中，第二冗餘字元線電壓VDWL2的值相關於通過電壓(Vpass)。例如，第二冗餘字元線電壓VDWL2的值，例如但不受限於，為足夠高的通過電壓(Vpass)，可介於6V~9V之間。

在本案第一實施例中，在預導通期間，被選子方塊的串選擇線電壓VSSL(由曲線L31所標示)與未選子方塊的串選擇線電壓VSSL(由曲線L32所標示)在時序T31上升。而且，在預導通期間結束時，未選子方塊的串選擇線電壓VSSL(由曲線L32所標示)在時序T32下降。在讀取期間結束時，被選子方塊的串選擇線電壓VSSL(由曲線L31所標示)下降。在讀取期間內，未選子方塊的串選擇線電壓VSSL(由曲線L32所標示)則持續保持低電壓。

在本案第一實施例中，在預導通期間，被選子方塊的整體選擇線電壓VGSL(由曲線L33所標示)與未選子方塊的整體選擇線電壓VGSL(由曲線L34所標示)在時序T31上升。而且，在預導通期間結束時，未選子方塊的整體選擇線電壓VGSL(由曲線L34所標示)在時序T32下降。在讀取期間結束時，被選子方塊的整體選擇線電壓VGSL(由曲線L33所標示)下降。在讀取期間內，未選子方塊的整體選擇線電壓VGSL(由曲線L34所標示)則持續保持低電壓。

第4圖顯示習知技術與本案第一實施例的水平電場與垂直電場比較圖，其中，橫軸代表座標位置，相對應上方的結構圖。曲線L41代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第一實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)之間的水平 電場曲線圖。曲線L42代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第一實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖。曲線L43代表在預導通期間結束時，於本案第一實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖。曲線L44代表在預導通期間結束時，於本案第一實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖。

比較曲線L42與曲線L44可知，本案第一實施例的讀取操作可以有效減少垂直電場，進而減少讀取干擾。

第5圖顯示習知技術與本案第一實施例的臨界電壓變化量對讀取次數的關係曲線圖。由第5圖可看出，本案第一實施例可以減少臨界電壓變化量，進而減少讀取干擾。

第6圖顯示本案第二實施例的記憶體裝置的讀取操作波形圖。

在本案第二實施例中，在預導通期間，位元線電壓VBL處於低電壓，而在讀取期間，位元線電壓VBL轉態至高電壓(T64)，且在讀取期間結束時(T67)，位元線電壓VBL轉態至低電壓。

在本案第二實施例中，在預導通期間，被選字元線電壓VSWL在時序T61上升且在時序T62下降；而在讀取期間， 被選字元線電壓VSWL有兩階電壓，第一階電壓在時序T65上升，第二階電壓在時序T66上升，且在讀取期間結束時，被選字元線電壓VSWL轉態至低電壓。

在本案第二實施例中，在預導通期間，未選字元線電壓VUWL在時序T61上升；在讀取期間結束時，未選字元線電壓VUWL轉態至低電壓。

在本案第二實施例中，在預導通期間，冗餘字元線電壓VDWL在時序T61上升至第一冗餘字元線電壓VDWL1A且在時序T62下降；冗餘字元線電壓VDWL在時序T63上升至第二冗餘字元線電壓VDWL2A；在讀取期間結束時，冗餘字元線電壓VDWL轉態至低電壓。第一冗餘字元線電壓VDWL1A低於第二冗餘字元線電壓VDWL2A。

在本案第二實施例中，冗餘字元線電壓VDWL上升至第二冗餘字元線電壓VDWL2A的上升邊緣(亦即時序T63)至少要早於被選字元線電壓VSWL的第一階電壓的上升邊緣(時序T65)。

在本案第二實施例中，在預導通期間，冗餘字元線電壓VDWL在預導通期間結束(時序T62)下降至低電壓，可減少選擇線(串選擇線SSL2或整體選擇線GSL)與相鄰冗餘字元線(DWLT1或DWLB0)之間的電壓差。此外，冗餘字元線DWLT0與字元線WLN-1之間的電壓差亦較小，因為冗餘字元線DWLT0處於低電壓。

在本案第二實施例中，冗餘字元線電壓VDWL在時序T63上升至第二冗餘字元線電壓VDWL2A時，選擇線(串選擇線SSL2與整體選擇線GSL)的向下耦合效應已被減緩，因此也可減緩讀取干擾。

在本案第二實施例中，第一冗餘字元線電壓VDWL1A與第二冗餘字元線電壓VDWL2A可施加至所有的冗餘字元線(如DWLT1、DWLT0、DWLB1、DWLB0)。

或者是，在本案第二實施例中，該些冗餘字元線(如DWLT1、DWLT0、DWLB1、DWLB0)被施加不同的第一冗餘字元線電壓VDWL1A與不同的第二冗餘字元線電壓VDWL2A。

或者是，在本案第二實施例中，第一冗餘字元線電壓VDWL1A與第二冗餘字元線電壓VDWL2A被施加該些冗餘字元線之至少一相鄰冗餘字元線(如DWLT1與DWLB0)，其中，至少一相鄰冗餘字元線係定義為相鄰於至少一選擇線(如串選擇線SSL0與整體字元線GSL)。

在本案第二實施例中，第一冗餘字元線電壓VDWL1A的值，例如但不受限於，大於冗餘字元線上的記憶體晶胞的臨界電壓，可介於2V~5V之間。

在本案第二實施例中，第二冗餘字元線電壓VDWL2A的值相關於通過電壓(Vpass)。例如，第二冗餘字元線電壓VDWL2A的值，例如但不受限於，為足夠高的通過電壓(Vpass)，可介於6V~9V之間。

在本案第二實施例中，在預導通期間，被選子方塊的串選擇線電壓VSSL(由曲線L61所標示)與未選子方塊的串選擇線電壓VSSL(由曲線L62所標示)在時序T61上升。而且，在預導通期間結束時，未選子方塊的串選擇線電壓VSSL(由曲線L62所標示)在時序T62下降。在讀取期間結束時，被選子方塊的串選擇線電壓VSSL(由曲線L61所標示)下降。在讀取期間內，未選子方塊的串選擇線電壓VSSL(由曲線L62所標示)則持續保持低電壓。

在本案第二實施例中，在預導通期間，被選子方塊的整體選擇線電壓VGSL(由曲線L63所標示)與未選子方塊的整體選擇線電壓VGSL(由曲線L64所標示)在時序T61上升。而且，在預導通期間結束時，未選子方塊的整體選擇線電壓VGSL(由曲線L64所標示)在時序T62下降。在讀取期間結束時，被選子方塊的整體選擇線電壓VGSL(由曲線L63所標示)下降。在讀取期間內，未選子方塊的整體選擇線電壓VGSL(由曲線L64所標示)則持續保持低電壓。

第7圖顯示習知技術與本案第二實施例的水平電場與垂直電場比較圖。曲線L71代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第二實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖；曲線L72代表在時序T63處，於習知技術記憶體裝置中(未應用本案第二實施例的讀取操作)，在串選擇 線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖。曲線L73代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第二實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖；曲線L74代表在時序T63處，於習知技術記憶體裝置中(未應用本案第二實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖。曲線L75代表在預導通期間結束時，於本案第二實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖；曲線L76代表在時序T63時，於本案第二實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖。曲線L77代表在預導通期間結束時，於本案第二實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖；曲線L78代表在時序T63處，於本案第二實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖。

比較曲線L71與L75可知，本案第二實施例的讀取操作可以有效減少在串選擇線SSL0與冗餘字元線DWLT1之間的電壓差。比較曲線L73與L77可知，本案第二實施例的讀取操作可以有效減少冗餘字元線DWLT1的垂直電場。

在時序T63處，由曲線L76可知向下耦合效應已被減緩，故本案實施例可減少讀取擾動。

第8圖顯示習知技術與本案第二實施例的臨界電壓變化量對讀取次數的關係曲線圖。由第8圖可看出，本案第二實施例可以減少臨界電壓變化量，進而減少讀取干擾。

第9圖顯示本案第三實施例的記憶體裝置的讀取操作波形圖。

在本案第三實施例中，在預導通期間，位元線電壓VBL處於低電壓，而在讀取期間，位元線電壓VBL轉態至高電壓(T94)，且在讀取期間結束時(T97)，位元線電壓VBL轉態至低電壓。

在本案第三實施例中，在預導通期間，被選字元線電壓VSWL在時序T91上升且在時序T92下降；而在讀取期間，被選字元線電壓VSWL有兩階電壓，第一階電壓在時序T95上升，第二階電壓在時序T96上升，且在讀取期間結束時，被選字元線電壓VSWL轉態至低電壓。

在本案第三實施例中，在預導通期間，未選字元線電壓VUWL在時序T91上升；在讀取期間結束時，未選字元線電壓VUWL轉態至低電壓。

在本案第三實施例中，在預導通期間，冗餘字元線電壓VDWL在時序T91上升；在讀取期間結束時，冗餘字元線電壓VDWL轉態至低電壓。

在本案第三實施例中，在預導通期間，未選子方塊的串選擇線電壓VSSL在時序T91上升至第一串選擇線電壓VSSL1。而且，在預導通期間結束時，未選子方塊的串選擇線電壓VSSL在時序T92下降，且下降分成2階段下降。具體而言，未選子方塊的串選擇線電壓VSSL在時序T92從第一串選擇線電壓VSSL1下降至第二串選擇線電壓VSSL2，其中，第一串選擇線電壓VSSL1高於第二串選擇線電壓VSSL2。未選子方塊的串選擇線電壓VSSL在時序T93從第二串選擇線電壓VSSL2下降至低電壓。在本案第三實施例中，被選子方塊的串選擇線電壓VSSL的波形可相同或相似於第6圖的被選子方塊的串選擇線電壓VSSL的波形，於此不重述。

在本案第三實施例中，該些串選擇線SSL2~SSL0可被施加相同的串選擇線電壓VSSL，如第9圖所示。

在本案第三實施例中，第一串選擇線電壓VSSL1的值例如但不受限於，是高於該些串選擇線SSL2~SSL0上的記憶體晶胞的臨界電壓。例如，該些串選擇線SSL2~SSL0上的記憶體晶胞的臨界電壓為3V的話，則，第一串選擇線電壓VSSL1的值可介於5V~8V之間。

在本案第三實施例中，第二串選擇線電壓VSSL2的值例如但不受限於，是稍微低於該些串選擇線SSL2~SSL0上的記憶體晶胞的臨界電壓。例如，第二串選擇線電壓VSSL2的值可以是該些串選擇線SSL2~SSL0上的記憶體晶胞的臨界電壓的 一半左右。例如，該些串選擇線SSL2~SSL0上的記憶體晶胞的臨界電壓為3V的話，則，第二串選擇線電壓VSSL2的值可介於1V~2V之間或可介於2V~3V之間。

在本案第三實施例中，在預導通期間，未選子方塊的整體選擇線電壓VGSL在時序T91上升。而且，在預導通期間結束時，未選子方塊的整體選擇線電壓VGSL下降至低電壓。在本案第三實施例中，被選子方塊的整體選擇線電壓VGSL的波形可相同或相似於第6圖的被選子方塊的整體選擇線電壓VGSL的波形，於此不重述。

第10圖顯示習知技術與本案第三實施例的水平電場與垂直電場比較圖。曲線L101代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第三實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖；曲線L102代表在時序T93處，於習知技術記憶體裝置中(未應用本案第三實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖。曲線L103代表在預導通期間結束時，於習知技術記憶體裝置中(未應用本案第三實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖；曲線L104代表在時序T93處，於習知技術記憶體裝置中(未應用本案第三實施例的讀取操作)，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1 處的ONO與閘極之間的垂直電場曲線圖。曲線L105代表在預導通期間結束時，於本案第三實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖；曲線L106代表在時序T93時，於本案第三實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的通道與ONO之間的水平電場曲線圖。曲線L107代表在預導通期間結束時，於本案第三實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖；曲線L108代表在時序T93處，於本案第三實施例記憶體裝置中，在串選擇線SSL2、SSL1、SSL0與冗餘字元線DWLT1處的ONO與閘極之間的垂直電場曲線圖。

比較曲線L101與L105可知，本案第三實施例的讀取操作可以有效減少串選擇線SSL0~SSL2的向下耦合效應。同樣地，比較曲線L103與L107可知，本案第三實施例的讀取操作可以有效減少串選擇線SSL0~SSL2的向下耦合效應。

即使曲線L106和L101的水平電場差不多，但本案第三實施例的讀取操作可以有效減少有效應力時間(effective stress time)，故而，本案第三實施例的讀取操作可以有效減少讀取干擾。

第11圖顯示習知技術與本案第三實施例的臨界電壓變化量對讀取次數的關係曲線圖。由第11圖可看出，本案第三 實施例可以減少臨界電壓變化量，進而減少讀取干擾。

上述該第一至第三實施例可以分別獨立實施，或者組合實施。亦即，第一與第三實施例可以組合實施；或者，第二與第三實施例可以組合實施。此皆在本案精神範圍內。

由上述說明可知，本案上述該些實施例可以有效減緩冗餘字元線的不正常讀取干擾。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

VBL:位元線電壓

VSWL:被選字元線電壓

VUWL:未選字元線電壓

VDWL:冗餘字元線電壓

VSSL:串選擇線電壓

VGSL:整體選擇線電壓

VDWL1:第一冗餘字元線電壓

VDWL2:第二冗餘字元線電壓

T31~T36:時序

L31~L34:曲線

BL:位元線

SSL0~SSL2:串選擇線

WL0~WLN-1:字元線

DWLT1、DWLT0、DWLB1、DWLT1:冗餘字元線

GSL:整體選擇線

Claims (8)

1. 一種記憶體裝置的操作方法，包括：在一預導通期間，一冗餘字元線電壓從一初始電壓上升至一第一冗餘字元線電壓；在一讀取期間，該冗餘字元線電壓從該第一冗餘字元線電壓上升至一第二冗餘字元線電壓；以及在該讀取期間結束時，降低該冗餘字元線電壓；其中，該第一冗餘字元線電壓低於該第二冗餘字元線電壓。
2. 如請求項1所述之記憶體裝置的操作方法，其中，該第一冗餘字元線電壓與該第二冗餘字元線電壓施加至該記憶體裝置的所有複數個冗餘字元線，該些冗餘字元線位於該記憶體裝置的複數個字元線的鄰側；或者該些冗餘字元線被施加不同的該第一冗餘字元線電壓與不同的該第二冗餘字元線電壓；或者該第一冗餘字元線電壓與該第二冗餘字元線電壓被施加該些冗餘字元線之至少一相鄰冗餘字元線，該至少一相鄰冗餘字元線相鄰於至少一選擇線。
3. 如請求項1所述之記憶體裝置的操作方法，其中，該第一冗餘字元線電壓大於該記憶體裝置的複數條冗餘字元線上的複數個記憶體晶胞的一臨界電壓，以及 該第二冗餘字元線電壓相關於一通過電壓。
4. 如請求項1所述之記憶體裝置的操作方法，其中，在該預導通期間，至少一未選子方塊的一串選擇線電壓上升至一第一串選擇線電壓；以及在該預導通期間結束時，該至少一未選子方塊的該串選擇線電壓從該第一串選擇線電壓下降至一第二串選擇線電壓，該第一串選擇線電壓高於該第二串選擇線電壓。
5. 一種記憶體裝置的操作方法，包括：在一預導通期間，一冗餘字元線電壓上升至一第一冗餘字元線電壓，且在該預導通期間結束時，該冗餘字元線電壓下降；該冗餘字元線電壓上升至一第二冗餘字元線電壓；以及在一讀取期間結束時，該冗餘字元線電壓下降，其中，該第一冗餘字元線電壓低於該第二冗餘字元線電壓；以及該冗餘字元線電壓上升至該第二冗餘字元線電壓的一上升邊緣早於一被選字元線電壓的一上升邊緣。
6. 如請求項5所述之記憶體裝置的操作方法，其中，該第一冗餘字元線電壓與該第二冗餘字元線電壓施加至該記憶體裝置的所有複數個冗餘字元線，該些冗餘字元線位於該記憶體裝置的複數個字元線的鄰側；或者 該些冗餘字元線被施加不同的該第一冗餘字元線電壓與不同的該第二冗餘字元線電壓；或者該第一冗餘字元線電壓與該第二冗餘字元線電壓被施加該些冗餘字元線之至少一相鄰冗餘字元線，該至少一相鄰冗餘字元線相鄰於至少一選擇線。
7. 如請求項5所述之記憶體裝置的操作方法，其中，該第一冗餘字元線電壓大於該記憶體裝置的複數條冗餘字元線上的複數個記憶體晶胞的一臨界電壓，以及該第二冗餘字元線電壓相關於一通過電壓。
8. 如請求項5所述之記憶體裝置的操作方法，其中，在該預導通期間，至少一未選子方塊的一串選擇線電壓上升至一第一串選擇線電壓；在該預導通期間結束時，該至少一未選子方塊的該串選擇線電壓從該第一串選擇線電壓下降至一第二串選擇線電壓，該第一串選擇線電壓高於該第二串選擇線電壓。

Images