JP2019522307A - 複数の選択ゲートと異なるバイアス条件を有するメモリ素子 - Google Patents
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Abstract
Description
本出願は、2016年7月8日に出願された米国特許出願第15/205,574号に基づく優先権の利益を主張するものであり、参照によりその全体が本明細書に組み込まれる。
コンピュータ及び多くの電子製品で情報を記憶するために、メモリ素子が広く使われている。メモリ素子は、一般に多数のメモリセルを備えている。メモリ素子は、メモリセルに情報を記憶するための書込み動作、記憶された情報を読み出すための読出し動作、及びメモリセルの一部または全部から情報(例えば、もはや用いられない情報)を消去するための消去動作を実行する。これらの動作中に、メモリセルの近くで漏れ電流などの事象が起こり得る。そのような事象は、メモリ素子の一部の動作(例えば、読出し動作及び書込み動作)の効率を低下させる場合がある。その反面、メモリ素子の他の動作(例えば、消去動作)に対して、そのような事象は役に立つことがある。このように、漏れ電流などの事象の影響を均衡させるように、メモリ素子を設計してそれを動作させることは、難題を来す可能性がある。
及び2031を含むことができる。例として2つのブロックを示す。メモリ素子200は
、多くのブロック(例えば、最大で数千またはそれ以上のブロック)を含むことができる
。ブロック2030及び2031のそれぞれは、それ自体のメモリセルストリング及び関
連する選択回路を有する。例えば、ブロック2030は、メモリセルストリング231〜
236、ならびに選択回路241〜246及び241’〜246’を有する。ブロック2
031は、メモリセルストリング237〜240、291、及び292、ならびに選択回
路247〜252及び247’〜252’を有する。
271、及び272を含むことができる。配線270、271、及び272のそれぞれは
、導電線(導電材料領域を含む)として構成することができ、メモリ素子200のそれぞ
れのデータ線(例えば、ビット線)の一部を形成することができる。ブロック2030及
び203 1 のメモリセルストリングは、配線270、271、及び272を共有すること
ができる。例えば、メモリセルストリング231、232、237、及び238は、配線
270を共有することができる。メモリセルストリング233、234、239、及び2
40は、配線271を共有することができる。メモリセルストリング235、236、2
91、及び292は、配線272を共有することができる。図2Aには、一例として3本
の配線(例えばデータ線)270、271、及び272が示される。データ線の本数は変
えることができる。
ば、二重ドレイン選択ゲート)を含むことができる。選択ゲート261の1つ、及び選択
ゲート262の1つである。選択回路241’、242’、247’、及び248’のそ
れぞれは、選択ゲート263の1つを含むことができる。選択ゲート261、262、及
び263のそれぞれは、電界効果トランジスタ(FET)などのトランジスタとして動作
することができる。FETの一例は、金属酸化膜半導体(MOS)トランジスタを含む。
特定の選択回路の間で共有される選択線は、それらの特定の選択回路の選択ゲートによっ
て共有され得る。例えば、選択線281Aは、選択回路241及び選択回路243、なら
びに選択回路245の選択ゲート261によって共有され得る。別の例では、選択線28
1Bは、選択回路241及び選択回路243、ならびに選択回路245の選択ゲート26
2によって共有され得る。選択線(例えば、選択線281A、282A、283A、28
4A、281B、282B、283B、及び284B、選択線281’、282’、28
3’、及び284’)は信号(例えば、信号SGDA、SGDB、またはSGS)を伝え
ることができるが、選択線はスイッチ(例えば、トランジスタ)のようには動作しない。
選択ゲート(例えば、選択ゲート261、262、または263)は、それぞれの選択線
から信号を受け取ることができ、スイッチ(例えば、トランジスタ)のように動作するこ
とができる。
リセルストリングに連結された特定の選択回路の選択ゲート261、262、及び263
を作動させて(例えば、オンにして)、選択状態メモリセルストリングをそれぞれのデー
タ線及びソースに結合することができる。例えば、図2Cにおいて、メモリ素子200の
書込み動作中、メモリセルストリング231が選択状態メモリセルストリングである場合
には、選択回路241の選択ゲート261及び262を作動させて、メモリセルストリン
グ231を配線270に結合することができる。一方、選択回路241’の選択ゲート2
63は作動させない。別の例では、図2Cにおいて、メモリ素子200の読出し動作中、
メモリセルストリング231が選択状態メモリセルストリングである場合には、選択回路
241の選択ゲート261及び262を作動させて、メモリセルストリング231を配線
270に結合することができる。そして、また、選択回路241’の選択ゲート263を
作動させて、メモリセルストリング231を配線270及び配線299に結合することが
できる。これらの2つの例では、メモリセルストリング231が選択されている間、メモ
リセルストリング232、237、及び238は選択されていない。したがって、(メモ
リセルストリング232、237、及び238に連結された)選択回路242、247、
248、242’、247’、及び248’内の選択ゲート261、262、及び263
を作動させないようにして(例えば、オフにして)、配線270及び配線299からメモ
リセルストリング232、237、及び238を切り離す(メモリセルストリングを非選
択の状態にする)ことができる。
グ)の選択線282Aによる信号SGDAは、V5=0VかそれともV5=2.3Vの値
の電圧を(表200Dにあるような3Vの代わりに)供給することができる。それゆえに
、図2Bの選択回路241及び242の選択ゲート262は(選択線281Aが選択線2
82Aに結合されていない場合)、それぞれ3V及び0Vか、それとも3V及び2.3V
の異なる値の電圧を受けることができる。メモリ素子200の消去動作では、表200E
を基にメモリ素子200の信号にもたらされる電圧の値は、表200Dを基にもたらされ
る電圧の値と同じであり得る。
の構造の側面図を示す。図2Eのメモリ素子200の構造は、図2Cに示すメモリ素子2
00の概略図に対応する。図2Eに示すように、メモリ素子200は基板390を含むこ
とができ、その上に(ブロック2030の)メモリセルストリング231及び232なら
びに(ブロック2031の)メモリセルストリング237及び238のメモリセル210
、211、212、及び214を形成する(例えば、基板390に対して垂直に形成する
)ことができる。メモリ素子200は、z次元に関しての種々の階層309〜315(例
えば、基板と配線270との間の内部デバイス階層)を有する。メモリセル210、21
1、212、及び213は、それぞれ階層310、311、312、及び313内に設置
することができる(例えば、基板390に対してz次元において垂直に配列される)。(
ブロック2030の)選択回路241、241’、242、及び242’ならびに(ブロ
ック2031の)選択回路247、247’、248、及び248’の選択ゲート261
、262、及び263は、基板390上に形成する(例えば、垂直に形成する)こともで
きる。
030の)制御線2200、2210、2220、2230ならびに(ブロック2031
の)制御線2201、2211、2221、及び2231は、図2Fに示すように、柱3
31、332、333、及び334のうちで、それぞれの柱の区分(例えば、階層310
から階層313までの区分)に沿って、それぞれ階層310、311、312、及び31
3内に設置することもできる。(ブロック2030の)制御線2200、2210、22
20、2230ならびに(ブロック2031の)制御線2201、2211、2221、
及び2231の材料は、導電材料(例えば、n型の導電的にドープされた多結晶シリコン
、金属、または他の導電材料)を含み得る。したがって、図2Fに示すように、(ブロッ
ク2030の)制御線2200、2210、2220、2230は、柱331及び332
の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことができ、(
ブロック2031の)制御線2201、2211、2221、2231は、柱333及び
334の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことがで
きる。
造307を含むことができ、これは、それぞれの柱と制御線との間に、部分301、30
2、及び303を含む。例えば、メモリセルストリング231のメモリセル213は、柱
331と制御線223 0 との間に構造307(部分301、302、及び303を含む)
を含む。部分301は、電荷のトンネル現象を阻止することができる1つまたは複数の電
荷阻止材料(例えば、窒化シリコンなどの誘電材料)を含むことができる。部分302は
、メモリセル210、211、212、または213に記憶されている情報の値を表すた
めに、電荷蓄積機能を提供することができる電荷蓄積素子(例えば、1つまたは複数の電
荷蓄積材料)を含むことができる。例えば、部分302は、メモリセル(例えば、メモリ
セル210、211、212、または213)内で(例えば、電荷を蓄積するための)浮
遊ゲートとして動作することができる多結晶シリコンを含むことができる。本例において
、メモリセル210、211、212、及び213のそれぞれは、浮遊ゲートメモリセル
構造を有する。あるいは、部分302は、メモリセル(例えば、メモリセル210、21
1、212、または213)内に電荷を捕獲するように動作することができるチャージト
ラップ材料(例えば、窒化シリコン)を含むことができる。この例では、メモリセル21
0、211、212、及び213のそれぞれは、チャージトラップメモリセル構造を有す
る。部分303は、電荷(例えば、電子)のトンネル現象を可能にし得る1つまたは複数
のトンネル誘電体材料(例えば、シリコンの酸化物)を含むことができる。例えば、部分
303は、メモリ素子200の書込み動作中に、部分344(例えば、導電性チャネル)
から部分302への電子のトンネル現象を可能にし、メモリ素子200の消去動作中に、
部分302から部分344への電子のトンネル現象を可能にすることができる。
05を含むことができる。例えば、選択回路241の選択ゲート262は、選択線281
Bと柱331との間に構造305を含む。
281A、282A、283A、284A、281B、282B、283B、及び284
B、281’、282’、283’、及び284’)は導電材料の要素(例えば、配線)
である。この導電材料は、多結晶シリコン、シリサイド、金属、もしくはこれらの材料の
任意の組合せ、または他の導電材料の要素とすることができる。上記のとおり、選択線は
信号(例えば、信号SGDA、SGDB、またはSGS)を伝えることができるが、選択
線はスイッチ(例えば、トランジスタ)のようには動作しない。選択ゲート(例えば、選
択ゲート261、262、または263)は、選択線の一部(例えば、選択線を形成した
導電材料片の一部)と、機能(例えば、トランジスタの機能)を実行するための追加の構
造とを含むことができる。例えば、図2Fの選択回路241では、選択ゲート261は選
択線281Aの一部と構造304とを含むことができ、選択ゲート262は、選択線28
1Bの一部と構造305とを含むことができる。
81Aの導電材料の垂直側壁)を含む。側壁381Aは、柱331の一部から距離D1の
ところに設置され得る。距離D1は、側壁381Aから柱331の側壁339のそれぞれ
の部分まで、構造304を横切って直線的に測定することができ、したがって距離D1は
、側壁381Aと側壁339との間の最短距離であり得る。
81Bの導電材料の垂直側壁)を含む。側壁381Bは、柱331の一部から距離D2の
ところに設置され得る。距離D2は、側壁381Bから柱331の側壁339のそれぞれ
の部分まで、構造305を横切って直線的に測定することができ、したがって距離D2は
、側壁381Bと側壁339との間の最短距離であり得る。
制御線2230の垂直側壁)を含む。側壁323は、柱331の一部から距離D3のとこ
ろに設置され得る。距離D3は、側壁323から柱331の側壁339のそれぞれの部分
まで、構造307を横切って直線的に測定することができ、したがって距離D3は、側壁
323と側壁339との間の最短距離であり得る。
81’の導電材料の垂直側壁)を含む。側壁381’は、柱331の一部から距離D4の
ところに設置され得る。距離D4は、側壁381’から柱331の側壁339のそれぞれ
の部分まで、構造306を横切って直線的に測定することができ、したがって距離D4は
、側壁381’と側壁339との間の最短距離であり得る。
も大きい距離D6のところに設置された側壁381Aを含む、図2Iのメモリ素子200
部分の変形を示す。図2Jの構造304は、構造305のものと同様の材料を含むことが
できる。構造304は、構造305と同時か、あるいは構造305及び307の両方と同
時に、形成することができる。本例では、構造304は、図2Hの構造307の部分30
1、302、及び303のものと同様の部分及び材料を含むことができる。したがって、
図2Jのメモリ素子200の変形において、選択ゲート261及び262のそれぞれは、
メモリセル213のようなメモリセル型構造を備え得る。選択ゲート261のメモリセル
型構造により、選択ゲート261のしきい値電圧を調整するために、選択ゲート261を
電気的に書き込むことが可能となる。
2、T3、及びT4よりも大きい厚さT4’を有した選択線281’を含む、図2Hのメ
モリ素子200部分の変形を示す。図2Mにおける距離D4’は、図2Hの距離D4と同
じであっても異なっていてもよい。例として、距離D4’は、距離D4と同様(例えば、
同じ)であり、かつ距離D3(図2H)未満であってよい。厚さT4’(図2M)を有し
た選択線281’は、図2H〜図2Lに示すメモリ素子200の変形のいずれにも含める
ことができる。例えば、厚さT4’を有した選択線281’は、図2H〜図2Lの選択線
281’を置き換えることができる。
リ素子200の構造及び(例えば、図2Dの表200D及び図2Eの表200Eに基づい
た)バイアス技法は、メモリ素子200の読出しまたは書込みの動作の間中、ブロック(
例えば、選択状態ブロック、非選択状態ブロック、またはその両方のブロック)内のGI
DL電流を低減し、または抑制するのに役立ち得る。本明細書に記載されるメモリ素子2
00の構造及びバイアス技法はまた、メモリ素子200のブロックに対して実行される消
去動作中に、十分なGIDL電流を供給するのに役立ち得る。
84’Aのそれぞれは、別個の(例えば、異なった)信号SGSAを伝えることができる
。選択線281’B、282’B、283’B、及び284’Bのそれぞれは、別個の(
例えば、異なった)信号SGSBを伝えることができる。選択回路241’〜252’の
それぞれは、2本の選択線を共有することができる。例えば、選択回路241’、243
’、及び245’は、選択線281’A及び281’Bを共有することができる。選択回
路242’、244’、及び246’は、選択線282’A及び282’ B を共有するこ
とができる。選択回路247’、249’、及び251’は、選択線283’A及び28
3’Bを共有することができる。選択回路248’、250’、及び252’は、選択線
284’A及び284’Bを共有することができる。図3Aは、選択線281Aが選択線
282Aに接続され、選択線283Aが選択線284 A に接続されることを示す。しかし
ながら、図2Aのメモリ素子200と同様に、選択線281A及び282Aは互いの連結
が解かれてもよく、選択線283A及び284Aは互いの連結が解かれてもよい。
0の概略図を示す。メモリ素子300は、図2Bのメモリ素子200の要素と類似または
同一の要素を含む。簡単にするために、メモリ素子200とメモリ素子300との間の類
似または同一の要素(図2B及び図3Bにおいて同じ符号を持つ)についての記述は、図
3Bの記述では繰り返さない。
選択ゲート(例えば、二重ソース選択ゲート)263及び264は、配線299と、メモ
リセルストリング231、232、237、及び238のうちのそれぞれのメモリセルス
トリングとの間に直列に結合され得る。選択回路241’の選択ゲート263は、選択線
281’Aの一部となり得る(例えば、選択線281’Aの一部によって形づくられ得る
)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲート264
は、選択線281’Bの一部となり得る(例えば、選択線281’Bの一部によって形づ
くられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲ
ート263及び264は、それぞれ選択線281’A及び281’Bに供給される信号S
GSA及びSGSBによって制御する(例えば、オンまたはオフにする)ことができる。
同様に、図3Cに示すように、選択回路242’、247’、及び248’のそれぞれの
選択ゲート263及び264はまた、選択線282’A、283’A、284’A、28
2’B、283’B、及び284’Bのうちのそれぞれの選択線の一部となり得る(例え
ば、選択線の一部によって形づくられ得る)端子(トランジスタゲート)を有する。
)の読出し動作中、非選択状態ブロックに属する全てのストリング(例えば、ストリング
237及び238)に関わる信号SGSA及びSGSBは、SGSA=SGSB=0Vな
どの同じ電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことがで
きる。したがって、本例では、ブロック2031(非選択状態ブロック)において、選択
線283’ A 及び284’ A に同じ0Vの値の電圧を供給することができ、選択線283
’ B 及び284’ B に0Vの値の電圧を供給することができる。それゆえに、選択回路2
47’及び248’の選択ゲート263及び264は同じ0Vの値の電圧を受けることが
でき、選択回路247’及び248’の選択ゲート263及び264は0Vの値の電圧を
受けることができる。
の書込み動作中、選択状態ストリングに関わる信号SGSA及びSGSBは、SGSA=
V13=2.3VやSGSB=V14=0Vなどの異なった値の電圧を伴わせて供給する
(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では
、メモリセルストリング231(選択状態ストリング)と関連している選択線281’ A
及び281’ B (図3C)には、それぞれ2.3V及び0Vの値の電圧を供給することが
できる。それゆえに、選択回路241’の選択ゲート263及び264は、それぞれ2.
3V及び0Vの電圧を受けることができる。非選択状態ストリングと関連している信号S
GSA及びSGSBは、SGSA=V15=2.3VやSGSB=V16=0Vなどの異
なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルス
トリング232(非選択状態ストリング)と関連している選択線282’ A 及び282’
B には、それぞれ2.3V及び0Vの値の電圧を供給することができる。それゆえに、選
択回路242’の選択ゲート263及び264は、それぞれ2.3V及び0Vの値の電圧
を受けることができる。
)の書込み動作中、ブロック2031に属する全てのストリングに関わる信号SGSA及
びSGSBは、SGSA=V17=2.3VやSGSB=V18=0Vなどの異なった値
の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができ
る。したがって、本例では、ブロック2031(非選択状態ブロック)において、選択線
283’ A 及び284’ A に2.3Vの値の電圧を供給することができ、選択線283’
B 及び284’ B に0Vの値の電圧を供給することができる。それゆえに、選択回路24
7’及び248’の選択ゲート263の各々は2.3Vの値の電圧を受けることができ、
一方、選択回路247’及び248’の選択ゲート264の各々は0Vの値の電圧を受け
ることができる。
モリ素子300(図3C)の消去動作中、選択状態ストリング及び非選択状態ストリング
に関わる信号SGSA及びSGSBは、SGSA=V19=15VやSGSB=V20=
11Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では
、ブロック2030において、選択線281’ A 及び282’ A (図3C)には15Vの
値の電圧を供給することができ、一方、選択線281’ B 及び282’ B には11Vの値
の電圧を供給することができる。それゆえに、選択回路241’及び242’の選択ゲー
ト263は15Vの値の電圧を受けることができ、一方、選択回路241’及び242’
の選択ゲート264は11Vの値の電圧を受けることができる。
31(非選択状態ブロック)の選択線283’ A 及び283’ B (図3C)は、「フロー
ト」状態(図3Dでは「F」として示される)に置かれ得る。フロート状態では、選択線
283’A、283’B、284’A、及び284’B上の電圧は、信号BL(例えば、
本例では信号BL0)にもたらされる電圧の値(例えば、約20V)に比例した値を有し
得る。それゆえに、ブロック2031(非選択状態ブロック)に属する選択回路247’
及び248’の選択ゲート263及び264は、消去動作ではフロート状態に置かれ得る
。
信号SGDAと選択線282Aによる信号SGDAとが、メモリ素子300の変形におい
て別個の信号(例えば、非共通信号)であり得る場合、メモリ素子300の読出し動作、
書込み動作、及び消去動作の間中に、メモリ素子300の信号BL、SGDA、SGDB
、選択状態WL、非選択状態WL、SGS A 、SGS B 、及びSRCにもたらされる電圧
の値の例を示す表300Eである。表300Eは、信号SGDAと信号SGDBとが別個
の信号である表300Dの変形であり得る。したがって、表300Eでは、選択状態ブロ
ックに属する非選択状態ストリングの、選択線281Aによる信号SGDA及び選択線2
82Aによる信号SGDAに、異なる値の電圧をもたらすことができる。表300E内の
信号にもたらされる電圧の値は、図2Eの表200E内のものと同じであり得る。
の構造の側面図を示す。図3Fのメモリ素子300の構造は、図3Cに示すメモリ素子3
00の概略図に対応する。図3Fのメモリ素子300の構造は、図2Fのメモリ素子20
0の構造の変形であり得る。簡単にするために、メモリ素子200とメモリ素子300と
の間の類似または同一の要素(図2F及び図3Fにおいて同じ符号を持つ)についての記
述は、図3Fの記述では繰り返さない。図3Gは、本明細書に記載されるいくつかの実施
形態による、図3Fのメモリ素子300部分の構造の上面図を示す。図3Fのメモリ素子
300とメモリ素子200(図2F)との間の相違点としては、図3Fに示すように、基
板390とそれぞれのメモリセルストリングとの間の二重選択線(例えば、選択線281
’A、282’A、283’A、及び284’Aならびに選択線281’B、282’B
、283’B、及び284’B)が挙げられる。
る。例えば、本明細書に記載されるメモリ素子300の構造及び(例えば、図3Dの表3
00D及び図3Eの表300Eに基づいた)バイアス技法は、メモリ素子300の読出し
動作または書込み動作の間中に、ブロック(例えば、選択状態ブロック、非選択状態ブロ
ック、またはその両方)におけるGIDL電流を低減または抑制するのに役立つことがで
き、メモリ素子300の選択状態ブロックに対して実行される消去動作中に、十分なGI
DL電流を供給する。
複数の柱穴を形成することを含む、メモリ素子900を形成するプロセスを示す。図9A
は、選択線281’A、281’B、282’A、282’B、ならびに制御線2200
、2210、2220、及び2230を形成した後のメモリ素子900を示す。選択線2
81’ A 、281’ B 、282’ A 、及び282’ B 、ならびに制御線2200、221
0、2220、及び2230を形成した後に、柱穴921及び922を形成することがで
きる。
80において構造280の一部をエッチングすることによって)形成して、その結果、選
択線281A、281B、281C、282A、282B、282Cならびに選択ゲート
261、262、及び266が形成された後のメモリ素子1000を示す。次に、開口部
1080の中に材料1081を(例えば堆積によって)形成することができる。材料10
81には、コバルト、ニッケル、または他の導電材料が含まれ得る。図10Bに示すよう
に、選択線281A、281B、281C 、282 A 、282 B 、及び282 C には、n
型材料(例えば、n型多結晶シリコン)が含まれ得る。
ドレイン選択線を含むメモリ素子1100を形成するプロセスを示す。図10Aのメモリ
素子1000と同様に、図11Aは、選択線281’A、281’B、281’C、28
2’A、282’B、及び282’C、選択ゲート263、264、及び265、制御線
2200、2210、2220、及び2230、メモリセルストリング231及び232
、柱1131及び1132、ならびに構造(例えば、材料の層)280を形成した後のメ
モリ素子1100を示す。図11Aでは、一例としてn型材料(例えば、n型多結晶シリ
コン)を含む構造280を示す。構造280には窒化シリコンが含まれ得る。部分344
(例えば、導電性チャネル)及び部分345(例えば、誘電性充填剤)を形成することも
できる。部分344及び345は、柱1131または1132など、それぞれの柱の部分
である。
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1200を形成するプロセスを示す。図12Aは、選択線281’A、281’B、
218’C、282’A、282’B、及び282’C、制御線2200、2210、2
220、及び2230、ならびに柱穴1221及び1222を形成した後のメモリ素子1
200を示す。図12Bは、メモリセルストリング231及び232ならびに選択ゲート
263、264、及び265を形成した後のメモリ素子1200を示す。部分346(例
えば、N+材料)、部分344(例えば、導電性チャネル)、及び部分345(例えば、
誘電性充填剤)を、柱穴1221及び1222のそれぞれの中に形成することができる。
部分344及び345は、柱1231または1232など、それぞれの柱の部分である。
図12Bに示すように、選択線281’A及び282’Aの厚さを、選択線281’B、
281’ C 、282’B、及び282’Cの厚さよりも大きくすることができる。
メモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲー
ト264及び265のそれぞれを形成することができる。選択ゲート263の各々を、そ
れがFET型構造を備え得るように形成することができる。メモリ素子1200の他の部
分(例えば、SGD選択線及び関連トランジスタ(例えば、261、262、及び266
))は、図5A〜図11Fを参照して上に述べたプロセスのいずれかと同様のプロセスに
よって形成することができる。図12Bに示される選択ゲート263、264、及び26
5のメモリセル型構造とFET型構造との組合せにより、選択線281’B、282’B
、281’ C 、及び282’Cを比較的薄くすることができるようになる。これにより、
プロセス経路をさらに容易にすることもできる。
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1300を形成するプロセスを示す。図13Aは、図12Aのメモリ素子1200と
同様の要素を形成した後のメモリ素子1300を示す。また一方、図13Bに示すように
、選択ゲート264及び265の各々を、それがFET型構造を備え得るように形成する
ことができる。選択ゲート263のそれぞれが、メモリセルストリング231及び232
のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲ
ート263のそれぞれを形成することができる。メモリ素子1300の他の部分(例えば
、SGD選択線及び関連トランジスタ(例えば、261、262、及び266))は、図
5A〜図11Fを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成
することができる。図13Bに示される選択ゲート263、264、及び265のメモリ
セル型構造及びFET型構造の組合せにより、選択線281’A及び282’Aの抵抗を
低減させることができる。
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1400を形成するプロセスを示す。図14Aは、図12Aのメモリ素子1200と
同様の要素を形成した後のメモリ素子1400を示す。また一方、図14Bに示すように
、選択ゲート263、264、及び265のそれぞれが、メモリセルストリング231及
び232のメモリセルのそれぞれと類似または同一のメモリセル型構造となり得るように
、選択ゲート263、264、及び265のそれぞれを形成することができる。メモリ素
子1400の他の部分(例えば、SGD選択線及び関連トランジスタ(例えば、261、
262、及び266))は、図5A〜図11Fを参照して上に述べたプロセスのいずれか
と同様のプロセスによって形成することができる。図14Bに示される選択ゲート263
、264、及び265のメモリセル型構造及びFET型構造の組合せにより、選択線28
1’A及び282’Aの抵抗を低減させることができる。
ジスタ及び三重ソース選択トランジスタを含むメモリ素子1500を示す。メモリ素子1
500は、図5A〜図14Bを参照して上に述べたプロセスの任意の組合せを使用して形
成することができる。図15に示すように、メモリ素子1500は、上述のメモリ素子の
要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、
簡単にするために、ここではメモリ素子1500の要素についての記述を省略する。図1
5に示すように、選択ゲート265及び266のそれぞれが、メモリセルストリング23
1及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るよ
うに、選択ゲート265及び266のそれぞれを形成することができる。選択ゲート26
1、262、263、及び264の各々を、それがFET型構造を備え得るように形成す
ることができる。選択ゲート265及び266のメモリセル型構造により、選択ゲート2
61、262、及び266の組合せのしきい値電圧ならびに選択ゲート263、264、
及び265の組合せのしきい値電圧を調整するために、選択ゲート265及び266を電
気的に書き込むことが可能になり得る。
ジスタ及び三重ソース選択トランジスタを含むメモリ素子1600を示す。メモリ素子1
600は、図5A〜図14Bを参照して上に述べたプロセスの任意の組合せを使用して形
成することができる。図16に示すように、メモリ素子1600は、上述のメモリ素子の
要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、
簡単にするために、ここではメモリ素子1600の要素についての記述を省略する。図1
6に示すように、選択ゲート262、264、265、及び266のそれぞれが、メモリ
セルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル
型構造を備え得るように、選択ゲート262、264、265、及び266のそれぞれを
形成することができる。選択ゲート261及び263の各々を、それがFET型構造を備
え得るように形成することができる。選択ゲート262及び264のメモリセル型構造に
より、選択ゲート261及び262の組合せのしきい値電圧ならびに選択ゲート263及
び264の組合せのしきい値電圧を調整するために、選択ゲート262及び264を電気
的に書き込むことが可能になり得る。
有した選択ゲート及び制御線を含むメモリ素子1700を形成するプロセスを示し、選択
ゲート及び制御線が金属部分を含む。メモリ素子1700は、図2A〜図16を参照して
上に述べたメモリ素子の要素と同様の要素(例えば、メモリセル、選択ゲート、制御線、
及び他の要素)を含むことができる。簡単にするために、そのような要素の詳細は、図1
7〜図21から省略している。
料1751及び1752は、(後述する)さらなるプロセスで、メモリ素子1700の選
択ゲート(例えば、ドレイン選択ゲート)を形成するために分離することができる。材料
1751及び1752は、図2A〜図16を参照して上に述べた選択ゲート(例えば、選
択ゲート261及び262)の材料(例えば、n型多結晶シリコンまたはp型多結晶シリ
コン)に類似したものか、または同じものであってよい。後述するように、材料(例えば
、誘電材料)1780を形成して、さらなるプロセスを可能にすることができる。
後のメモリ素子1700を示す。ブロック分離プロセスは、エッジ2015及び2016
(例えば、ブロック境界)で材料を除去して、ブロック20030やブロック20031
などの、メモリ素子1700のブロックを形成することを含み得る。図20はまた、制御
線2020、2022、2022、及び2023を形成した(例えば、エッジ2015及
び2016の材料1720を除去してから形成した)後のメモリ素子1700を示す。図
20はまた、材料1901を開口部1801、1803、1805、及び1807から(
例えば材料1901をエッチングすることによって)取り除いた後のメモリ素子1700
を示す。
側壁のみに)凹部2002を形成した後のメモリ素子1700を示す。凹部2002は、
制御線2020、2021、2022、及び2023のそれぞれの両側(例えば、エッジ
2015及び2016の側面)に形成することもできる。凹部2002は、エッジ201
5及び2016において選択ゲート1763及び1764のそれぞれの片側に形成する(
例えば、一方の側壁のみに形成する)こともできる。図20に示すように、エッジ201
5及び2016において2つの選択ゲート1763の間にある凹部2002を、選択ゲー
ト1763の側面に形成しない場合がある。同様に、エッジ2015及び2016におい
て2つの選択ゲート1764の間にある凹部2002を、選択ゲート1764の側面に形
成しない場合がある。
選択ゲート1861及び1862、制御線2020、2021、2022及び2023、
エッジ2015及び2016における2つの選択ゲート1763、ならびにエッジ201
5及び2016における2つの選択ゲート1764の導電性を改善する(例えば、抵抗を
減らす)ために形成される。部分2102の各々は金属を含み得る。例えば、部分210
2の各々が全て金属部分であってもよい。あるいは、部分2102の各々の大部分を金属
としてもよい。部分2102を形成することには、開口部1801、1803、1805
、及び1807内に障壁(例えば、TiNの薄層)を形成すること(例えば、スパッタリ
ングによって堆積させること)が含まれ得る。次に、障壁を形成した後に金属材料(例え
ば、Wまたは他の導電材料)を形成することができる。金属材料は、部分2102に同時
に形成する(例えば、同じプロセスステップによって形成する)ことができる。金属材料
(例えば、W)を形成した後、追加の分離プロセスを実行して、ブロックを分離する(例
えば、エッジ2015及び2016で金属材料(例えば、W)を切断する)ことができる
。
は、エッジ2015において部分2102の1つ(エッジ2015における部分2102
のうちのそれぞれの部分)と直接接触している部分2111、及びエッジ2016におい
て部分2102の1つ(エッジ2016における部分2102のうちのそれぞれの部分)
と直接接触している部分2111を含むことができる。制御線2020、2021、20
22、及び2023の各々において、エッジ2015における部分2111とエッジ20
16における部分2111とは、ブロック分離プロセス(図20)が実行されたときに除
去されなかった、図20のエッジ2015及び2016におけるそれぞれの材料1720
(例えば、n型多結晶シリコン)の残存部分である。したがって、制御線2020、20
21、2022、及び2023のそれぞれは、異なった抵抗を有する部分(例えば、エッ
ジ2015及び2016でのそれぞれの部分2111及び2102)を含むことができる
。例えば、部分2102(例えば、金属)の各々が、部分2111(例えば、n型多結晶
シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
れぞれは、部分2102、2111、または2121のうちのそれぞれの部分と直接接触
することができる。部分2302は、選択ゲート1861及び1862、制御線2020
、2021、2022及び2023、エッジ2015及び2016における2つの選択ゲ
ート1763、ならびにエッジ2015及び2016における2つの選択ゲート1764
の導電性を改善する(例えば、抵抗を減らす)ために形成される。
おいて部分2302の1つ(エッジ2015における部分2302のうちのそれぞれの部
分)と直接接触している部分2111、及びエッジ2016において部分2302の1つ
(エッジ2016における部分2302のうちのそれぞれの部分)と直接接触している部
分2111を含むことができる。したがって、制御線2020、2021、2022、及
び2023のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び20
16でのそれぞれの部分2111及び2302)を含むことができる。例えば、部分23
02(例えば、シリサイド)の各々が、部分2111(例えば、n型多結晶シリコンまた
はp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
2(図21)を形成するのに使用されるものと同様のプロセス、またはメモリ素子220
0の部分2302(図23)を形成するのに使用されるものと同様のプロセスが含まれ得
る。例えば、図24において、選択ゲート1763及び1764の上に設置される要素(
例えば、メモリセルストリング1741〜1746、制御線2020、2021、202
2、及び2023、ならびに選択ゲート1861及び1862)を形成する前に、メモリ
素子1700(図21)の部分2102(例えば、金属部分)を形成するプロセスと同様
のプロセスを使用して、図24のメモリ素子2400の部分2402を形成することがで
きる。あるいは、選択ゲート1763及び1764の上に設置される要素を形成する前に
、メモリ素子2200(図23)の部分2302(例えば、シリサイド部分)を形成する
プロセスと同様のプロセスを使用して、図24のメモリ素子2400の部分2402を形
成することができる。したがって、メモリ素子2400の選択ゲート1763及び176
4内の部分2402のそれぞれは、(例えば、図21の部分2102のそれぞれと同様の
)金属部分か、それとも(例えば、図23の部分2302のそれぞれと同様の)シリサイ
ド部分かであり得る。
は、金属部分かそれともシリサイド部分かであり得る。例えば、部分2404は、部分2
404の各々が(例えば、図21の部分2102と同様に)金属部分であり得るように、
図17〜図21を参照して上に述べたものと同様のプロセスを用いて形成することができ
る。別の例では、部分2404は、部分2404の各々が(例えば、図23の部分230
2と同様に)シリサイド部分であり得るように、図22及び図23を参照して上に述べた
ものと同様のプロセスを用いて形成することができる。したがって、メモリ素子2400
では、選択ゲート1861及び1862のそれぞれは、多結晶部分(例えば、1つの部分
2101)と、金属かそれともシリサイドの部分(例えば、部分2404のうちの1つ)
とを含み得る。同様に、制御線2020、2021、2022、及び2023のそれぞれ
は、多結晶部分(例えば、1つの部分2111)と、金属かそれともシリサイドの部分(
例えば、部分2404のうちの1つ)とを含み得る。
、800、900、1000、1100、1200、1300、1400、1500、1
600、1700、2200、及び2400)及び方法(例えば、メモリ素子100、2
00、300、400、500、600、700、800、900、1000、1100
、1200、1300、1400、1500、1600、1700、2200、及び24
00に関連する動作方法、ならびにこれらのメモリ素子を形成する方法(例えば、プロセ
ス))の図は、様々な実施形態の構造についての一般的な意味解釈を提供することを意図
しており、本明細書に記載される構造を利用し得る装置の全ての要素及び機能についての
完全な記述を提供することを意図するものではない。本明細書における装置は、例えば、
メモリ素子100、200、300、400、500、600、700、800、900
、1000、1100、1200、1300、1400、1500、1600、1700
、2200、及び2400のいずれかなどのデバイスを含むデバイス(例えば、メモリ素
子100、200、300、400、500、600、700、800、900、100
0、1100、1200、1300、1400、1500、1600、1700、220
0、及び2400のいずれか)かそれともシステム(例えば、コンピュータ、携帯電話、
または他の電子装置)かをいう。
ーションを含む多くの方法で実装することができる。したがって、上記の装置(例えば、
制御ユニット116(図1)などの、これらのメモリ素子内の制御ユニット、及び選択回
路241〜252を含む、メモリ素子100、200、300、400、500、600
、700、800、900、1000、1100、1200、1300、1400、15
00、1600、1700、2200、及び2400またはこれらのメモリ素子のそれぞ
れの一部)は全て、本明細書では「モジュール(複数可)」として特徴付けることができ
る。そのようなモジュールには、様々な実施形態の特定の実装態様のために、所望に応じ
て及び/または必要に応じて、ハードウェア回路、シングルプロセッサ回路及び/または
マルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェク
ト及び/またはファームウェア、ならびにそれらの組合せが含まれ得る。例えば、そのよ
うなモジュールは、様々な潜在的実施形態の運用を操作またはシミュレートするのに使用
されるソフトウェア電気信号シミュレーションパッケージ、電力使用量及び出力範囲シミ
ュレーションパッケージ、容量インダクタンスシミュレーションパッケージ、電力散逸/
熱放散シミュレーションパッケージ、信号送受信シミュレーションパッケージなどのシス
テム運用シミュレーションパッケージ、及び/またはソフトウェア及びハードウェアの組
合せに含まれてもよい。
0、1000、1100、1200、1300、1400、1500、1600、170
0、2200、及び2400は、高速コンピュータ、通信及び信号処理回路、シングルま
たはマルチプロセッサモジュール、シングルまたはマルチ組込みプロセッサ、マルチコア
プロセッサ、メッセージ情報スイッチ、ならびに、マルチレイヤモジュール、マルチチッ
プモジュールを含む特定用途向けモジュールなどの装置(例えば、電子回路)に含まれて
もよい。そのような装置は、例えばテレビ、携帯電話、パーソナルコンピュータ(例えば
、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、
タブレットコンピュータなど)、ワークステーション、ラジオ、ビデオプレーヤ、オーデ
ィオプレーヤ(例えば、MP3(MPEG Audio Layer 3)プレーヤ)、
車両、医療機器(例えば、心臓モニタ、血圧計など)、セットトップボックスなどの他の
様々な装置(例えば、電子装置)内のサブコンポーネントとしてさらに含まれることがで
きる。
ルストリングとの間に直列に結合された第1及び第2の選択ゲート、ならびに導電線とメ
モリ素子の第2のメモリセルストリングとの間に直列に結合された第3及び第4の選択ゲ
ートを使用した装置及び方法を含む。メモリ素子は、メモリ素子の動作中に、第1、第2
、第3、及び第4の選択ゲートにそれぞれ第1、第2、第3、及び第4の電圧を供給する
ための第1、第2、第3、及び第4の選択線をそれぞれ含むことができる。第1及び第2
の電圧は同じ値を有することができる。第3及び第4の電圧は異なる値を有することがで
きる。さらなる装置及び方法を含む他の実施形態が記載される。
Claims (45)
- 装置であって、
導電線と、
第1のメモリセルストリング及び第2のメモリセルストリングと、
前記導電線と前記第1のメモリセルストリングとの間に直列に結合された第1の選択ゲート及び第2の選択ゲートであって、前記第1の選択ゲートが前記装置の第1の階層に設置され、前記第2の選択ゲートが前記装置の第2の階層に設置された前記第1の選択ゲート及び前記第2の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に直列に結合された第3の選択ゲート及び第4の選択ゲートであって、前記第3の選択ゲートが前記第1の階層に設置され、前記第4の選択ゲートが前記第2の階層に設置された前記第3の選択ゲート及び前記第4の選択ゲートと、
前記装置の動作の間中に前記第1の選択ゲートに第1の電圧を供給するための第1の選択線と、
前記動作の間中に前記第2の選択ゲートに第2の電圧を供給するための第2の選択線であって、前記第1及び第2の電圧が同じ値を有する前記第2の選択線と、
前記動作の間中に前記第3の選択ゲートに第3の電圧を供給するための第3の選択線と、
前記動作の間中に前記第4の選択ゲートに第4の電圧を供給するための第4の選択線であって、前記第3及び前記第4の電圧が異なる値を有する前記第4の選択線と
を含む、前記装置。 - 前記第1のメモリセルストリングに結合された第1の制御線と、
前記第2のメモリセルストリングに結合された第2の制御線とをさらに含み、
前記第2の制御線が前記第1の制御線とは異なり、
前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記第1のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項1に記載の装置。 - 前記第1及び前記第2のメモリセルストリングによって共有された制御線をさらに含み、
前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記メモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項1に記載の装置。 - 前記第1の選択線が、前記装置の追加動作の間中に、前記第1の選択ゲートに第5の電圧を供給し、
前記第2の選択線が、前記追加動作の間中に、前記第2の選択ゲートに第6の電圧を供給し、前記第5及び前記第6の電圧が同じ値を有し、
前記第3の選択線が、前記追加動作の間中に、前記第3の選択ゲートに第7の電圧を供給し、
前記第4の選択線が、前記追加動作の間中に、前記第4の選択ゲートに第8の電圧を供給し、前記第7及び前記第8の電圧が同じ値を有し、前記第5及び前記第7の電圧が異なる値を有する、請求項1に記載の装置。 - 前記第1及び前記第3の電圧が前記装置の同じ信号によって供給される、請求項1に記載の装置。
- 前記第1及び前記第3の電圧が前記装置の異なる信号によって供給される、請求項1に記載の装置。
- 基板をさらに含み、前記第1のメモリセルストリングが、前記基板と前記第1及び前記第2の選択ゲートとの間に設置される、請求項1に記載の装置。
- 前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2のメモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセルブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに含まれ、
前記第2のメモリセルブロックが非選択状態ブロックである場合、前記動作の間中に、前記第3の電圧が、前記第4の電圧の値よりも大きい値を有する、請求項1に記載の装置。 - 前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2のメモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセルブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに含まれ、
前記第2のメモリセルブロックが選択状態ブロックである場合、消去動作の間中に、前記第3の電圧が、前記第4の電圧の値よりも小さい値を有する、請求項1に記載の装置。 - 基板をさらに含み、前記第1及び前記第2の選択ゲートが、前記第1のメモリセルストリングと前記基板との間に設置される、請求項1に記載の装置。
- 前記導電線と前記第1のメモリセルストリングとの間に、前記第1及び前記第2の選択ゲートと直列に結合された第5の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に、前記第3及び前記第4の選択ゲートと直列に結合された第6の選択ゲートと
をさらに含む、請求項1に記載の装置。 - 前記第1の選択ゲートが、第1の部分と、前記第1の部分に接触する第2の部分とを含み、前記第1及び前記第2の部分が異なる抵抗を有する、請求項1に記載の装置。
- 前記第1の部分が多結晶シリコン部分であり、前記第2の部分が金属部分及びシリサイド部分のうちの一方である、請求項12に記載の装置。
- 前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電界効果トランジスタ構造を含む、請求項1に記載の装置。
- 前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電荷蓄積素子を含む、請求項1に記載の装置。
- 前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリセルが浮遊ゲートメモリセル構造を含む、請求項1に記載の装置。
- 前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリセルがチャージトラップメモリセル構造を含む、請求項1に記載の装置。
- 装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間にある前記柱と、
前記柱の前記第1の区分に沿って設置され、前記柱の前記第1の区分から第1の距離のところに側壁を有した導電材料を含む第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置され、前記柱の前記第2の区分から第2の距離のところに側壁を有した導電材料を含む第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び複数の導電材料であって、前記複数の導電材料の各導電材料が、前記柱の前記第3の区分から第3の距離のところに側壁を含み、前記第3の距離が前記第1及び前記第2の距離のそれぞれとは異なり、前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に異なる値を有する電圧を受ける、前記メモリセルストリング及び前記複数の導電材料と
を含む、前記装置。 - 追加の複数の導電材料に結合された追加のメモリセルストリングをさらに含み、前記追加の複数の導電材料が、前記柱の前記第3の区分に沿って設置された前記複数の導電材料とは異なり、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含み、
前記複数の導電材料が前記装置の第1の制御線の一部であり、前記追加の複数の導電材料が前記装置の第2の制御線の一部である、請求項18に記載の装置。 - 追加のメモリセルストリングをさらに含み、
前記複数の導電材料が前記装置の制御線の一部であり、前記追加のメモリセルストリングが、前記制御線を、前記柱の前記第3の区分に沿って設置された前記メモリセルストリングと共有し、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項18に記載の装置。 - 前記動作が、前記メモリセルストリングのメモリセルから情報を消去することを含む、請求項18に記載の装置。
- 前記第3の距離が前記第1及び前記第2の距離のそれぞれよりも大きい、請求項18に記載の装置。
- 前記第1の選択ゲートが前記導電材料領域と前記メモリセルストリングとの間にあり、前記導電材料領域が前記装置のデータ線の一部である、請求項18に記載の装置。
- 前記第1の選択ゲートが、前記メモリセルストリングと前記ソースとの間にある、請求項18に記載の装置。
- 前記第1及び前記第2の選択ゲートの少なくとも一方が金属部分を含む、請求項18に記載の装置。
- 前記第1及び前記第2の選択ゲートの少なくとも一方がシリサイド部分を含む、請求項18に記載の装置。
- 装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間にある、前記柱と、
前記柱の前記第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選択ゲートが第1の厚さを有した導電材料を含む、前記第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選択ゲートが第2の厚さを有した導電材料を含み、前記第1の厚さが前記第2の厚さよりも大きい、前記第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。 - 前記柱が、第1の導電型の第1の材料と第2の導電型の第2の材料とを含み、
前記第1の材料が、前記柱の前記第1の区分内の位置で前記第2の材料に接触する、請求項27に記載の装置。 - 前記第1の導電型がn型を含み、前記第2の導電型がp型を含む、請求項28に記載の装置。
- 前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が金属部分を含む、請求項27に記載の装置。
- 前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料がシリサイド部分を含む、請求項27に記載の装置。
- 前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が、第1の部分と第2の部分とを含み、
前記第1の部分が前記柱と前記第2の部分との間にあり、前記第1の部分が多結晶シリコンを含み、前記第2の部分が金属及びシリサイドの一方を含む、請求項27に記載の装置。 - 前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、請求項27に記載の装置。
- 装置であって、
導電材料領域とソースとの間に延在する柱と、
前記柱の第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選択ゲートが、第1の導電部分と、前記第1の導電部分に接触する第2の導電部分とを含み、前記第1及び前記第2の導電部分が異なる抵抗を有する、前記第1の選択ゲートと、
前記柱の第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選択ゲートが、第1の導電部分と、前記第2の選択ゲートの前記第1の導電部分に接触する第2の導電部分とを含み、前記第2の選択ゲートの前記第1及び前記第2の導電部分が異なる抵抗を有する、前記第2の選択ゲートと、
前記柱の第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。 - 前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1の導電部分が多結晶シリコン部分であり、前記第2の導電部分が金属部分である、請求項34に記載の装置。
- 前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1の導電部分が多結晶シリコン部分であり、前記第2の導電部分がシリサイド部分である、請求項34に記載の装置。
- 前記制御線の少なくとも1つの導電線が、第1の導電部分と、前記少なくとも1つの導電線の前記第1の導電部分に接触する第2の導電部分とを含み、
前記少なくとも1つの導電線の前記第1及び前記第2の導電部分が異なる抵抗を有する、請求項34に記載の装置。 - 前記少なくとも1つの導電線が含む前記第2の導電部分が、金属部分またはシリサイド部分のいずれかである、請求項37に記載の装置。
- 前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、請求項34に記載の装置。
- メモリ素子の動作の間中に、前記メモリ素子の第1の選択線に第1の電圧を印加することであって、前記第1の選択線が前記メモリ素子の第1の選択ゲートに結合された、前記第1の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第2の選択線に第2の電圧を印加することであって、前記第1及び前記第2の電圧が同じ値を有し、前記第2の選択線が前記メモリ素子の第2の選択ゲートに結合され、前記第1の選択ゲートが装置の第1の階層に設置され、前記第2の選択ゲートが前記装置の第2の階層に設置され、前記第1及び前記第2の選択ゲートが、データ線と前記メモリ素子の第1のメモリセルストリングとの間に直列に結合された、前記第2の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第3の選択線に第3の電圧を印加することであって、前記第3の選択線が前記メモリ素子の第3の選択ゲートに結合された、前記第3の電圧を印加すること、ならびに
前記動作の間中に、前記メモリ素子の第4の選択線に第4の電圧を印加することであって、前記第3及び前記第4の電圧が異なる値を有し、前記第4の選択線が前記メモリ素子の第4の選択ゲートに結合され、前記第3の選択ゲートが前記装置の前記第1の階層に設置され、前記第4の選択ゲートが前記装置の前記第2の階層に設置され、前記第3及び前記第4の選択ゲートが、前記データ線と前記メモリ素子の第2のメモリセルストリングとの間に直列に結合された、前記第4の電圧を印加すること
を含む、方法。 - 前記第1及び前記第2のメモリセルストリングが同じアクセス線に結合される、請求項40に記載の方法。
- 前記第1及び前記第2のメモリセルストリングが異なるアクセス線に結合される、請求項40に記載の方法。
- 前記動作の間中に、前記第1のメモリセルストリングのメモリセルから情報を読み出すことをさらに含む、請求項40に記載の方法。
- 前記動作の間中に、前記第1のメモリセルストリングのメモリセルに情報を記憶することをさらに含む、請求項40に記載の方法。
- 前記メモリ素子の追加動作の間中に、前記第1及び前記第3の選択線に第5の電圧を印加すること、ならびに
前記追加動作の間中に、前記メモリ素子の前記第2及び前記第4の選択線に第6の電圧を印加することをさらに含み、
前記第5及び前記第6の電圧が異なる値を有する、請求項40に記載の方法。
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