JP2014063952A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2014063952A
JP2014063952A JP2012209485A JP2012209485A JP2014063952A JP 2014063952 A JP2014063952 A JP 2014063952A JP 2012209485 A JP2012209485 A JP 2012209485A JP 2012209485 A JP2012209485 A JP 2012209485A JP 2014063952 A JP2014063952 A JP 2014063952A
Authority
JP
Japan
Prior art keywords
transistor
memory
string
nonvolatile semiconductor
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012209485A
Other languages
English (en)
Inventor
Jun Fujiki
潤 藤木
Yoshiaki Fukuzumi
嘉晃 福住
Hideaki Aochi
英明 青地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012209485A priority Critical patent/JP2014063952A/ja
Priority to US13/778,730 priority patent/US9019763B2/en
Publication of JP2014063952A publication Critical patent/JP2014063952A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】積層数が増加し、メモリトランジスタの微細化が進んでも正確で且つ迅速な読み出し動作の実行を可能にする。
【解決手段】この不揮発性半導体記憶装置は、基板上に形成され互いに直列接続された複数の第１トランジスタを含むトランジスタストリングを備える。第１ビット線は、前記トランジスタストリングの第１の端部に接続される。ソース線は、トランジスタストリングの第２の端部に接続される。メモリストリングは、基板に対し垂直方向を長手方向として延び直列接続された不揮発性の複数のメモリトランジスタ及び選択トランジスタを備えている。そして、このメモリストリングの一部は、前記第１トランジスタのゲートに接続される。
【選択図】図２

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置では、微細化技術によるビット密度の向上が限界に近づいてきている。このため、複数のメモリトランジスタ（メモリセル）を基板の垂直方向に積層させた３次元型のメモリ装置の開発が進められている。
３次元型のメモリ装置の１つとして、縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。
このような積層型ＮＡＮＤ型フラッシュメモリは、積層されるメモリトランジスタの数が増加し、メモリトランジスタのサイズが縮小するにつれ、メモリストリングに流れるセル電流（チャネル電流）も小さくなり、正確で且つ迅速な読み出し動作の実行が難しくなるという問題がある。
特開２０１０−１６５７９４号公報
この明細書に記載の実施の形態は、積層数が増加し、メモリトランジスタの微細化が進んでも正確で且つ迅速な読み出し動作の実行が可能な不揮発性半導体記憶装置を提供することを可能にするものである。
以下に説明する実施の形態の不揮発性半導体記憶装置は、基板上に形成され互いに直列接続された複数の第１トランジスタを含むトランジスタストリングを備える。第１ビット線は、前記トランジスタストリングの第１の端部に接続される。ソース線は、トランジスタストリングの第２の端部に接続される。メモリストリングは、基板に対し垂直方向を長手方向として延び直列接続された不揮発性の複数のメモリトランジスタ及び選択トランジスタを備えている。そして、このメモリストリングの一部は、前記第１トランジスタのゲートに接続される。ワード線は、メモリトランジスタの制御ゲートに接続される。選択ゲート線は、選択トランジスタの制御ゲートに接続される。第２ビット線は、選択トランジスタを介してメモリストリングに接続される。制御部は、第１ビット線、ソース線、ワード線、選択ゲート線、及び第２ビット線を制御する。
第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明するブロック図である。 図１のメモリセルアレイ１１の等価回路図である。 メモリセルアレイ１１の１つのブロックＢＬＫの具体的な構造を説明する平面レイアウト図である。 図３ＡのＩ−Ｉ´断面図である。 １つのメモリストリングＭＳの拡大断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を示す工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の読み出し動作の手順を示すタイミングチャートである。 第１の実施の形態の連結部Ｐ３の構造を示す断面図である。 第２の実施の形態の連結部Ｐ３の構造を示す断面図である。 第２の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第２の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第３の実施の形態の連結部Ｐ３の構造を示す断面図である。 第３の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第３の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第３の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第３の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第３の実施の形態の連結部Ｐ３の形成方法を示す工程図である。 第４の実施の形態のメモリセルアレイ１１の等価回路図である。 第５の実施の形態のメモリセルアレイ１１の等価回路図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。 実施の形態に係る不揮発性半導体記憶装置の別の製造方法を示す工程図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、メモリセルアレイ１１に対する各種動作（書込動作、読出動作、消去動作など）を制御する制御回路１２を有する。
メモリセルアレイ１１は、不揮発性メモリセルを構成するメモリトランジスタＭＴを３次元状に配列してなる。より具体的には、メモリセルアレイ１１には、複数の不揮発性メモリセルと選択トランジスタとを直列接続してなり基板に垂直方向に延びるように形成されたメモリストリングＭＳがマトリクス状に配列され、これによりメモリトランジスタＭＴが３次元状に配列される。また、メモリストリングＭＳの下方の基板表面には、後述するトランジスタストリングＴＳ（図１では図示せず）が形成される。なお、メモリセルアレイ１１は、消去動作の最小単位であるブロックに分割されている。
制御回路１２は、ロウデコーダ１３、１４、センスアンプ１５、カラムデコーダ１６、ウエルドライバ１７、及び制御信号生成部１８を備える。
ロウデコーダ１３、１４は、取り込まれたブロックアドレス信号、及びロウアドレス信号をデコードし、メモリセルアレイ１１を制御する。センスアンプ１５は、メモリセルアレイ１１内のビット線ＢＬの電位を検知増幅し、メモリセルに保持されているデータを読み出す。
カラムデコーダ１６は、カラムアドレス信号をデコードし、センスアンプ１５を制御する。また、ウエルドライバ１７は、後述するトランジスタストリングＴＳが形成されるウエルＰＷに与える電圧を制御する。制御信号生成部１８は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１３、１４、センスアンプ１５、カラムデコーダ１６及びウエルドライバ１７を制御する。
図２は、メモリセルアレイ１１の等価回路図である。図２において、Ｘ方向及びＹ方向は、基板平面と平行な方向であり、また、Ｚ方向は基板平面と垂直な方向（積層方向）である。
メモリセルアレイ１１は、前述のように、消去動作の最小単位であるブロックＢＬＫに分割されている。図２では、２つのブロックＢＬＫ０とＢＬＫ１が代表的に図示されている。全てのブロックＢＬＫは同一の構造を有しているので、以下ではブロックＢＬＫ０のみについて説明する。
ブロックＢＬＫ０内の半導体基板ＳＢの平面上には、複数（ここではＴ０〜Ｔ７の８個）のトランジスタＴ（第１トランジスタ）を直列接続して形成されるトランジスタストリングＴＳが複数形成される。このトランジスタＴは、メモリストリングＭＳ中のメモリストリングよりも大きなサイズのトランジスタとすることができる。例えば、メモリストリングＭＳがＸ方向に６Ｆ（Ｆは最小加工寸法）のサイズで形成される場合、トランジスタＴはその直下に形成されるため、最大で６Ｆのサイズをもって形成することができる。このため、メモリトランジスタＭＴに比べより大きな電流を流すことが可能である。本実施の形態の不揮発性半導体記憶装置は、このトランジスタストリングＴＳに流れる電流の大小によりメモリトランジスタＭＴの保持データを判定する構成を有している。このため、従来の積層ＮＡＮＤ型フラッシュメモリに比べ、読み出し電流を大きくすることができ、迅速かつ正確に読み出し動作を実行することができる。
複数のトランジスタストリングＴＳは、Ｘ方向を長手方向として形成されると共に、Ｙ方向に並ぶように配列されている。これら複数のトランジスタストリングＴＳの一端にはビット線ＢＬ（第１ビット線）が接続される。また、トランジスタストリングＴＳの他端にはソース線ＳＬが接続される。ビット線ＢＬは、図２の例では、Ｙ方向を長手方向として配列され、また、１本のビット線ＢＬは、複数のトランジスタストリングＴＳの一端に共通接続されている。ソース線ＳＬも同様に、Ｙ方向を長手方向として配列されている。また、１本のソース線ＳＬが、１つのブロックＢＬＫ内の複数のトランジスタストリングＴＳの他端に共通接続されている。なお、ビット線ＢＬは、前述のセンスアンプ１５に接続され、センスアンプ１５はこのビット線ＢＬの電圧を検知・増幅する。
このトランジスタＴの制御ゲートには、メモリストリングＭＳのボディ（チャネル部）が接続されている。メモリストリングＭＳのボディ（チャネル部）が、トランジスタＴの制御ゲートとして機能する。メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴと、選択トランジスタＳを備えている。メモリストリングＭＳは、Ｚ方向を長手方向として、１つのブロックＢＬＫ内において、ＸＹ平面においてマトリクス状に配列されている（図２では、図示の簡略化のため、Ｘ方向に並ぶ８本のメモリストリングＭＳのみが図示されている）。
メモリストリングＭＳは、複数のメモリトランジスタＭＴ（メモリセル）を直列接続して構成される。この図２のメモリストリングＭＳは、図２に示すように、８個のメモリトランジスタＭＴ及び選択トランジスタＳ１（又はＳ２）からなる直列接続回路を更に２列並列に接続して構成される。その一端（選択トランジスタＳ１及びＳ２のドレイン）には１本のサブビット線ＬＢＬ（第２ビット線）が接続され、他端にはトランジスタＴの制御ゲートが接続される。サブビット線ＬＢＬは、図２のＹ方向を長手方向として配列される。１本のサブビット線ＬＢＬは、Ｙ方向に並ぶ複数のメモリストリングＭＳ（選択トランジスタＳ１、Ｓ２）に共通に接続される。サブビット線ＢＬは、後述するように、メモリトランジスタＭＴからのデータ読み出し動作の前段階においてメモリストリングＭＳのボディを充電（プリチャージ）するための配線である。
また、同一ブロックＢＬＫ内の複数のメモリトランジスタＭＴｉ（ＭＴｉ’）（ｉ＝０〜７）は、ワード線ＷＬｉ（又はＷＬｉ’）に共通接続されている。メモリトランジスタＭＴは、後述するように、ゲート絶縁膜に備えられた電荷蓄積膜に蓄積される電荷の量に従い、その保持データを変化させることができる不揮発性メモリセル（フラッシュメモリセル）である。
次に、図３Ａ及び図３Ｂ、並びに図４を参照して、図２のメモリセルアレイ１１の具体的な構造を説明する。図３Ａは、メモリセルアレイ１１の１ブロックＢＬＫ０の平面レイアウト図であり、図３Ｂは、図３ＡのＩ−Ｉ’断面図である。また、図４は１つのメモリストリングＭＳの拡大断面図である。ここではブロックＢＬＫ０の構成を説明するが、他のブロックＢＬＫも同様の構造を有している。
図３Ａに示すように、１つのブロックＢＬＫ０内には、８本のサブビット線ＬＢＬ０〜７が、Ｙ方向を長手方向としてＸ方向に等間隔に配列されている。複数のメモリストリングＭＳ（図３Ａにおいて破線で示す）が、このサブビット線ＬＢＬ０〜７の下方にマトリクス状に配列されている。
また、これらメモリストリングＭＳの更に下方には、前述のトランジスタストリングＴＳが、Ｘ方向を長手方向として形成されている。トランジスタストリングＴＳに含まれるトランジスタＴ０〜Ｔ７は、半導体基板ＳＢの表面に形成されている。
ワード線ＷＬｉ及びＷＬｉ’（ｉ＝０〜７）は、１つのブロックＢＬＫ０内のメモリトランジスタＭＴｉ又はＭＴｉ’を共通接続する櫛形の形状を有している。１つのブロックＢＬＫ０内では、２つの櫛形のワード線ＷＬｉ、ＷＬｉ’が互いに対抗し、その櫛刃部分が噛み合うような形で配列されている。
また、ビット線ＢＬ０、及びソース線ＳＬ０は、１つのブロックＢＬＫ０の左右両端の、ｎ型の半導体基板ＳＢの表面に形成されている。ビット線ＢＬ０、及びソース線ＳＬ０は、例えばシリサイドにより形成することができる。具体的には、半導体基板ＳＢの表面にニッケル等の金属をスパッタリングにより堆積させた後アニールすることにより形成されるニッケルシリサイド膜により形成することができる。通常の金属膜をダマシン法等により形成することにより、ビット線ＢＬ０及びソース線ＳＬ０を形成することも可能である。
トランジスタストリングＴＳを形成するトランジスタＴ０〜Ｔ７は、これらのビット線ＢＬ０とＳＬ０との間に形成されている。トランジスタＴ０〜Ｔ７の各々は、ｐ型ＭＯＳＦＥＴである。トランジスタＴとしてｐ型ＭＯＳＦＥＴを採用する理由は、メモリストリングＭＳのボディをプリチャージするためにｎ型ＭＯＳＦＥＴではなくｐ型ＭＯＳＦＥＴであることが必要であるためである。
図３Ｂに示すように、半導体基板ＳＢ上にｐ型ウエルＰＷが形成され、更にこのｐ型ウエルＰＷにはトレンチＴｒ０が形成されている。このトレンチＴｒ０には、メモリストリングＭＳの一部を構成する連結部Ｐ３が、ゲート絶縁膜ＧＩ１（図３Ｂでは図示せず）を介して埋め込まれている。メモリストリングＭＳの連結部Ｐ３は、例えばポリシリコンにより形成され、メモリストリングＭＳのチャネルとして機能すると共に、トランジスタＴ０〜Ｔ７のゲート電極としても機能する。
図３Ｂに示すように、メモリストリングＭＳは、前述の連結部Ｐ３と、この連結部Ｐ３の両端からＺ方向（積層方向）に沿って延びるピラー部Ｐ１、Ｐ２と、更にこのピラー部Ｐ１、Ｐ２の上端からＺ方向に沿って延びるピラー部Ｐ４、Ｐ５を備えている。ピラー部Ｐ１、Ｐ２、Ｐ４、Ｐ５も連結部Ｐ３と同一の材料（例えばポリシリコン）により形成することができ、ピラー部Ｐ１、Ｐ２、Ｐ４、Ｐ５及び連結部Ｐ３によりメモリストリングＭＳのボディＰが形成される。
図３Ｂに示すように、ボディＰの周囲を取り囲むように複数層の導電層２２が形成され、この導電層２２は前述したワード線ＷＬｉ、ＷＬｉ’（ｉ＝０〜７）として機能する。複数層の導電層２２の間には、層間絶縁膜２１が埋め込まれている。ワード線ＷＬｉ、ＷＬｉ’は、図３Ａに示すように櫛形形状を有している。なお、櫛形形状を有しているのは、ワード線ＷＬｉ，ＷＬｉ’へのコンタクトの本数を減らすためである。ワード線ＷＬｉ、ＷＬｉ’を櫛形形状でなく、例えばメモリセル毎に個別に形成することも可能である。また、図３Ａ及び３Ｂの例では、櫛刃形状のワード線ＷＬｉ、ＷＬｉ’の１本の櫛刃部分が２つのメモリストリングＭＳに跨るように形成されている。これもあくまで一例であり、１本のピラー部Ｐ１又はＰ２毎にワード線ＷＬｉ又はＷＬｉ’の１本の櫛刃部分が設けられても良い。
導電層２２の上層には層間絶縁膜２３を介して導電層３１が形成されている。導電層３１は、選択ゲート線ＳＧｍとして機能する。導電層３１（選択ゲート線ＳＧ）は図３Ａに示すように、Ｘ方向を長手方向として形成され、Ｙ方向に等間隔に配列されている。
１組のピラー部Ｐ４及びＰ５の上端には、１本の導電層３２が形成されている。導電層３２はサブビット線ＬＢＬとして機能する配線であり、Ｙ方向を長手方向としてＸ方向に等間隔に形成されている。
図４を参照して、メモリストリングＭＳの構造を更に詳細に説明する。メモリストリングＭＳは、前述のようにボディＰを備えており、ボディＰはピラー部Ｐ１、Ｐ２，Ｐ４，Ｐ５及び連結部Ｐ３を備えている。ボディＰは、層間絶縁膜２１、導電層２２及び半導体基板ＳＢを貫通するように形成されたトレンチの内壁に、メモリゲート絶縁膜ＧＩ１及びＧＩ２を形成した後、ポリシリコンを埋め込むことにより形成される。なお、ボディＰは、その中心軸付近に中空部を有しており、その中空部には絶縁膜ＣＩが埋め込まれている。この絶縁膜ＣＩは省略することもできる。
メモリゲート絶縁膜ＧＩ１は、メモリトランジスタＭＴのゲート絶縁膜として機能し、トレンチの内側から順にトンネル絶縁膜ＴＬ、電荷蓄積膜ＣＬ、及びブロック絶縁膜ＢＬの三層構造を有している。トンネル絶縁膜ＴＬ及びブロック絶縁膜ＢＬはシリコン酸化膜（ＳｉＯ２）からなる。電荷蓄積膜ＣＬは例えば電荷蓄積機能を有するシリコン窒化膜からなる。この電荷蓄積膜ＣＬに蓄積される電荷の量によりメモリトランジスタＭＴ（メモリセル）の保持データが変化する。
次に、第１の実施の形態の不揮発性半導体記憶装置の製造方法を、図５〜図１２を参照して説明する。
まず、図５に示すように、ｎ型の半導体基板ＳＢ上にボロン（Ｂ）のイオン注入を行ってｐ型ウエルＰＷを形成する。続いて、このｐ型ウエルＰＷ上にストライプ形状のトレンチＴｒ０’を形成する。トレンチＴｒ０’は、Ｙ方向を長手方向として、Ｘ方向に並ぶように形成される。
そして、このトレンチＴｒ０’内に、シリコン窒化膜からなる犠牲膜Ｐ３’を埋め込む。犠牲膜Ｐ３’は、後に剥離され、代りに最終構造を形成するための材料が埋め込まれるまでの間のみ形成される膜である。トレンチＴｒ０’内に犠牲膜Ｐ３’（シリコン窒化膜）を埋め込む方法としては様々な周知の方法が採用可能である。一例として、半導体基板ＳＢの全面にシリコン酸化膜を形成した後、そのシリコン酸化膜を介してトレンチＴｒ０’を形成する。このトレンチＴｒ０’内を含めた半導体基板ＳＢの全面にシリコン窒化膜を形成した後、シリコン酸化膜をストッパとしたＣＭＰ（Chemical Mechanical Polishing）を実行してトレンチＴｒ０’の外にあるシリコン窒化膜を除去する（なお、シリコン窒化膜を除去する方法はＣＭＰに代えて、例えば、ＲＩＥ等を用いてもよい）。
その後、ウエットエッチングを実行してシリコン酸化膜を除去することにより、図５の形状を得ることができる。なおビット線ＢＬ及びソース線ＳＬが形成される部分には、スパッタリングによりニッケル（Ｎｉ）が堆積される。その後アニール処理が実行されることにより、ビット線ＢＬ及びソース線ＳＬとなるニッケルシリサイド膜（ＮｉＳｉ）が形成される。このスパッタリング及びアニール工程は、犠牲膜Ｐ３’の形成前に行っても良いし、形成後に行っても良い。また、ビット線ＢＬ及びＳＬは、上述のスパッタリング及びアニール工程に代えて、ボロン等の不純物のインプラント及び活性化工程により形成することも可能である。
続いて、図６Ａに示すように、ＲＩＥ（Reactive Ion Etching）を実行して犠牲膜Ｐ３’及び半導体基板ＳＢをエッチングすることにより、トレンチＴｒ６’及びＴｒ７’を形成する。トレンチＴｒ６’は、Ｘ方向を長手方向として形成される。トレンチＴｒ６’及びＴｒ７’には、シリコン酸化膜からなる素子分離絶縁膜ＳＴＩがＣＶＤ法等を用いて埋め込まれる（図６Ｂ参照。図６Ｂは、図６ＡのＩＩ−ＩＩ’断面図である）。トレンチＴｒ６’及びＴｒ７’に埋め込まれた素子分離絶縁膜ＳＴＩにより挟まれた領域には犠牲膜Ｐ３’がマトリクス状に残存する。換言すれば、トレンチＴｒ６’及びＴｒ７’により分離されるストライプ状の半導体基板ＳＢの表面は、続く工程の実行後、前述したトランジスタストリングＴＳとなる。このマトリクス状の犠牲膜Ｐ３’は後に除去され、代りに前述の連結部Ｐ３を構成するためのポリシリコンがゲート絶縁膜ＧＩ１を介して埋め込まれる。
次に、図７に示すように、半導体基板ＳＢの上面の全面に、交互に層間絶縁膜２１及び導電層２２が複数層に亘って形成される。最上層の導電層２２の上層には更に層間絶縁膜２３が堆積される。
続いて、図８に示すように、層間絶縁膜２１、導電層２２及び層間絶縁膜２３を貫通して犠牲膜Ｐ３’の両端に到達するトレンチＴｒ１を形成する。このトレンチＴｒ１の内部には、図９に示すように、シリコン窒化膜からなる犠牲膜Ｐ１’及びＰ２’が埋め込まれる。
次に、図１０に示す如く、犠牲膜Ｐ１’及びＰ２’の間に、層間絶縁間膜２１、導電層２２及び層間絶縁膜２３を貫通するトレンチＴｒ２を形成し、そのトレンチＴｒ２をシリコン酸化膜で埋めることにより層間絶縁膜２１’を形成する。この工程により、ワード線ＷＬｉ、ＷＬｉ’が図３Ａに示す櫛刃形状に形成される。
その後、図１１に示すように、層間絶縁膜２３を積み増しした後、その上層の全面に導電層３１を形成する。導電膜３１は選択ゲート線ＳＧとなる配線であるので、図示は省略するが、ＲＩＥを実行することにより、Ｘ方向を長手方向としてＹ方向に並ぶ複数のストライプ状の配線とされる。
更に、図１２Ａに示すように、この導電層３１上に層間絶縁膜２３’を堆積させた後、犠牲膜Ｐ１’、Ｐ２’の上端に到達するトレンチＴｒ３を形成する。そして、図１２Ｂに示すように、犠牲膜Ｐ１’、Ｐ２’、Ｐ３’を異方性エッチングにより除去した後、トレンチＴｒ０、Ｔｒ１の側面にゲート絶縁膜ＧＩ１を形成する。そして、ピラー部Ｐ１、Ｐ２及び連結部Ｐ３を形成するポリシリコンをトレンチＴｒ０、Ｔｒ１の内部に埋め込む。
その後、トレンチＴｒ３の側面にゲート絶縁膜ＧＩ２を形成する。そして、ピラー部Ｐ４及びＰ５を形成するポリシリコンをトレンチＴｒ３の内部に埋め込む。ピラー部Ｐ１，Ｐ２、Ｐ４，Ｐ５及び連結部Ｐ３の中心付近に空洞が形成される場合において、この空洞にシリコン酸化膜からなる絶縁膜ＣＩを埋め込む（図１２Ｃ及び図１２Ｄ参照。図１２Ｃは、図１２Ｂの符号Ｃ付近の拡大図であり、図１２Ｄは、図１２Ｂの符号Ｄ付近の拡大図である）。空洞を形成せず、絶縁膜ＣＩを省略することも可能である。また、この空洞に絶縁膜ＣＩを埋めずに空洞のままとすることも可能である。加えて、図１２Ｃに示すように、絶縁膜ＣＩの内部に更に別の中空部ＣＶが形成されてもよい。
また、図１２Ｃに示すように、ピラー部Ｐ４及びＰ５の頂部には、サブビット線ＬＢＬとピラー部Ｐ４又はＰ５との間の電気的接触性を向上させるため、絶縁膜ＣＩをエッチバックして形成したコンタクト部ＣＳが形成されている。コンタクト部ＣＳは、例えば不純物（リン等）を添加されたシリコンにより構成され得る。
次に、図１２Ｅに示すように、層間絶縁膜２３’の上に、シリコン酸化膜からなる層間絶縁膜２３’’を更に積み増した後、図１２Ｆに示すように、この層間絶縁膜２３’’において、ピラー部Ｐ４及びＰ５の先端に到達するコンタクトプラグＭ１を形成する。その後、ダマシン法を用いて銅又はアルミニウム等の金属配線Ｍ２を形成する。この金属配線Ｍ２は、前述のサブビット線ＬＢＬとなる。以上の工程により、第１の実施の形態の不揮発性半導体記憶装置が完成する。
なお、図１２Ｆの工程に代えて、デュアルダマシン法を用いて図１２Ｇに示すような金属配線Ｍ３を形成し、この金属配線Ｍ３をサブビット線ＬＢＬとして機能させることも可能である。
次に、この不揮発性半導体記憶装置における読み出し動作を、図１３のタイミングチャートを参照して説明する。この例では、選択された１本の選択ゲート線ＳＧｓに沿った８個のメモリストリングＭＳのうちの１つのメモリストリングＭＳを選択ストリングＭＳｓとして選択し、その選択メモリストリングＭＳｓの中の１つのメモリトランジスタＭＴを選択メモリトランジスタＭＴｓとして読み出し動作を行う場合を想定して説明する。なお、メモリトランジスタＭＴには、消去状態を示すデータ”１”又は書き込み状態を示すデータ”０”のいずれか（１ビットのデータ）が記憶されているものとする。
まず、時刻ｔ０において、ウエルドライバ１７により、Ｐ型ウエルＰＷに電圧Ｖｗが与えられる。一方、全てのサブビット線ＬＢＬにおいて電源電圧Ｖｄｄがカラムデコーダ１６から与えられると共に、選択メモリセルが含まれるメモリストリングＭＳに接続された選択ゲート線ＳＧｓには、同様にロウデコーダ１３から電源電圧Ｖｄｄが供給される。それ以外の選択ゲート線ＳＧｎｓは、接地電位Ｖｓｓに維持される。一方すべてのワード線ＷＬには、データ”０”か”１”のいずれがメモリセルに保持されているかに拘わらずメモリトランジスタＭＴを導通させることの出来る電圧（読み出しパス電圧Ｖｒｅａｄ）が印加される。以上の電圧印加動作により、選択ゲート線ＳＧｓに沿ったメモリストリングＭＳのボディＰが所定の電圧（Ｖｄｄ−Ｖｔ：ただしＶｔは選択トランジスタＳ１又はＳ２の閾値電圧）まで充電される。一方、ビット線ＢＬの電圧は、時刻ｔ０においてプリチャージ電圧Ｖｂｌに設定される。
続く時刻ｔ１では、Ｐ型ウエルＰＷの電圧は０Ｖ（接地電位Ｖｓｓ）とされ、また、選択メモリセルが含まれるメモリストリングＭＳ（選択メモリストリングＭＳｓ）に接続されたサブビット線ＬＢＬ（選択サブビット線ＬＢＬｓ）の電圧は、電源電圧Ｖｄｄから０Ｖに戻される。これにより、選択メモリストリングＭＳｓのボディＰのプリチャージ動作は終了する。一方、選択サブビット線ＬＢＬｓ以外のサブビット線（非選択サブビット線ＬＢＬｎｓ）に供給される電圧は、電源電圧Ｖｄｄのまま維持される。すなわち、選択ゲート線ＳＧｓに沿って形成される７個の非選択メモリストリングＭＳｎｓのボディＰは、プリチャージ動作を継続された状態のままとされる。
そして、選択メモリセルＭＴに接続されるワード線ＷＬ（選択ワード線ＷＬｎｓ）の電圧は、読み出しパス電圧Ｖｒｅａｄから、読み出し電圧Ｖａに切り替えられる。読み出し電圧Ｖａは、１ビットのデータを表現する２つの閾値電圧分布の上限と下限の間の電圧である。この読み出し電圧Ｖａにより導通する選択メモリセルはデータ”１”を保持しており、逆に導通しない選択メモリセルは、データ”０”を保持していると判断される。
データ”１”を保持している選択メモリセルが上記読み出し電圧Ｖａの印加により導通すると、選択メモリストリングＭＳｓのボディＰの電位は放電により０Ｖに向けて下降する。一方、選択メモリセルがデータ”０”を保持している場合、選択メモリセルは上記読み出し電圧Ｖａの印加によっては導通状態とはならない。この場合、選択メモリストリングＭＳｓのボディＰの電位はＶｄｄ−Ｖｔのまま維持される。
このように、選択ゲート線ＳＧｓに沿った非選択メモリストリングＭＳｎｓのボディＰの電圧はプリチャージ後の電圧（Ｖｄｄ−Ｖｔ）に維持される。そのため、これら非選択メモリストリングＭＳｎｓに接続されたトランジスタＴは、導通状態を維持する。
一方、選択メモリストリングＭＳｓのボディの電圧は、選択メモリセルの保持データが”０”であればＶｄｄ−Ｖｔのままとされるが、保持データが”１”であれば０Ｖに向けて放電される。前者の場合は、選択メモリストリングＭＳｓに接続される選択トランジスタＴｓは、導通状態を維持するが、後者の場合には導通状態から非導通状態に切り替わる。導通状態となると、ビット線ＢＬは０Ｖに向けて放電され、非導通状態の場合にはビット線ＢＬの電圧は電圧Ｖｂｌのまま維持される。これをセンスアンプ１５で検知することにより、選択メモリセルの保持データを読み出すことができる。
このように、本実施の形態では、メモリストリングＭＳの中の選択メモリセルの保持データの読み出しを、メモリストリングＭＳに流れる電流ではなく、その下方に存在するトランジスタストリングＴＳに電流が流れるか否か（トランジスタストリングＴＳに接続されたビット線ＢＬの電位の変化）により判定することができる。トランジスタストリングＴＳ中のトランジスタＴは、メモリトランジスタＭＴに比べサイズが大きく、より大きな読み出し電流を流すことができる。したがって、本実施の形態によれば、メモリトランジスタＭＴの微細化が進展し、かつメモリ積層数が増大しても、正確で且つ迅速な読み出し動作を実行することが可能である。なお、書き込み動作及び消去動作は、従来の積層型ＮＡＮＤフラッシュメモリと同様の手順により実行することができる。
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体装置を、図１４〜図１６を参照して説明する。第２の実施の形態の不揮発性半導体装置は、メモリストリングＭＳのボディＰの一部である連結部Ｐ３の構成が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と略同一（図１〜図４の通り）であるので、詳細な説明は省略する。
第１の実施の形態の連結部Ｐ３の構造を、図１４に比較のために示す。図１４は、第１の実施の形態における連結部Ｐ３のＹ方向の断面図である。第１の実施の形態では、半導体基板ＳＢが素子分離絶縁膜ＳＴＩにより分離され、この分離されたストライプ状のアクティブエリアＡＡに連結部Ｐ３が形成されている。素子分離絶縁膜ＳＴＩがＲＩＥ等により底側の幅が狭い逆テーパ形状に形成され、逆にストライプ状のアクティブエリアＡＡは上面側の幅が底側に比べて狭いテーパ形状に形成される。連結部Ｐ３は、このテーパ状のアクティブエリアＡＡの頂部に形成されるため、非常に幅狭の構造となってしまう。加えて、連結部Ｐ３の周囲にはゲート絶縁膜ＧＩ１が形成されるので、連結部Ｐ３の幅はテーパ状のアクティブエリアＡＡの頂部の幅よりも更に狭くなってしまう。このような幅狭の連結部Ｐ３は、メモリストリングＭＳに流れる電流の量を制限し、動作パフォーマンスの低下を招く。
図１５は、第２の実施の形態の不揮発性半導体記憶装置における連結部Ｐ３の構成を示している。この第２の実施の形態の素子分離絶縁膜ＳＴＩは逆テーパ形状は有さず、頂部が先細った形状を有している。このため、連結部Ｐ３は、これとは逆に頂部の幅が底部よりも広くされた逆テーパ形状を有していて、これにより、連結部Ｐ３の幅Ｗ１は、アクティブエリアＡＡの頂部の幅Ｗ２よりも大きくされている。
このような頂部が先細った形状を有する素子分離絶縁膜ＳＴＩは、図１６〜図１７に示す工程により形成することができる。すなわち、図１６に示すように、半導体基板ＳＢに対し等間隔にトレンチＴｒ１’を形成した後、このトレンチＴｒ１’に素子分離絶縁膜ＳＴＩを埋め込む。その後、半導体基板ＳＢの全体にウエットエッチングを施す。これにより、図１７に示すように、アクティブエリアＡＡの頂部の位置も下方に後退する一方で、素子分離絶縁膜ＳＴＩも、逆テーパ形状から先細りの形状に変化する。以下、第１の実施の形態と同様の工程を実行することにより、図１５の断面形状を得ることができる。
以上のような工程により、アクティブエリアＡＡの頂部に形成される連結部Ｐ３の幅Ｗ１を、アクティブエリアＡＡの頂部の幅Ｗ２よりも大きくすることができる。これにより、メモリストリングＭＳに流れる電流の量を増大させることができ、動作パフォーマンスを向上させることができる。
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体装置を、図１８〜図２３を参照して説明する。第３の実施の形態の不揮発性半導体装置は、メモリストリングＭＳのボディの一部である連結部Ｐ３の構成が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と略同一（図１〜図４の通り）であるので、詳細な説明は省略する。
図１８は、第３の実施の形態の不揮発性半導体記憶装置における連結部Ｐ３の構成を示している。この第３の実施の形態の連結部Ｐ３は、第２の実施の形態と同様に、アクティブエリアＡＡの頂部の幅Ｗ２よりも大きな幅Ｗ１を有しているという点において、第２の実施の形態と近似している。ただし、第３の実施の形態の連結部Ｐ３は、テーパ状のアクティブエリアＡＡの頂部を、その側面も覆うようなコの字形状を有している。
第３の実施の形態の連結部Ｐ３の形成方法を、図１９〜図２３を参照して説明する。
まず、図１９に示すように、半導体基板ＳＢに所定幅のトレンチＴｒ１５を等間隔に形成した後、半導体基板ＳＢの表面全体に、例えばシリコン酸化膜５１を堆積させる。シリコン酸化膜５１の膜厚は、トレンチＴｒ１５がこのシリコン酸化膜５１によっては埋まらない程度の値に設定される。すなわち、トレンチＴｒ１５’がトレンチＴｒ１５の内部に残る。
続いて、図２０に示すように、このトレンチＴｒ１５’を埋めるようにシリコン膜５２（Ｓｉ）を堆積させる。
続いて、図２１に示すように、エッチング液として例えば希フッ酸を使用したウエットエッチングを実行することにより、シリコン酸化膜５１の頂部のみを除去する。続いて、図２２に示すように、ＣＶＤ法等を実行することにより、このシリコン酸化膜５１が除去されて形成されたトレンチＴｒ１６を埋めるようにシリコン窒化膜５４（ＳｉＮ）が堆積される。
その後、エッチング液としてＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド、［（ＣＨ３）３Ｎ（ＣＨ２ＣＨ２ＯＨ）］+ＯＨ-）を使用したウエットエッチングを実行してシリコン膜５２を除去し、更にエッチング液として希フッ酸を使用したウエットエッチングを実行してシリコン酸化膜５１も除去する。こうして形成されたトレンチＴｒ１７にシリコン酸化膜５５（ＳｉＯ２）を埋め込む（図２３参照）。その後、第１の実施の形態と同様の工程を実行することにより、図１８の構造を得ることができる。すなわち、犠牲膜としてのシリコン窒化膜５４の位置に、連結部Ｐ３を形成することができる。
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体装置を、図２４を参照して説明する。第４の実施の形態の不揮発性半導体装置は、メモリセルアレイ１１の構造が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と略同一であるので、詳細な説明は省略する。
この第４の実施の形態のメモリセルアレイ１１は、複数のビット線ＢＬ００、ＢＬ０１、・・・ＢＬ０ｎ−１が、１つのブロック内の複数のトランジスタストリングＴＳ０〜ＴＳｎ−１毎に独立して設けられている。この点、第１の実施の形態では、１つのブロックＢＬＫ０内の複数のトランジスタストリングＴＳ０〜ＴＳｎ−１が、１本のビット線ＢＬに共通接続されているのと異なっている。この実施の形態によれば、１つのブロック内の複数のメモリストリングＭＳを同時に読み出し動作の対象とすることができるので、読み出し動作の高速化を図ることができる。
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体装置を、図２５を参照して説明する。第４の実施の形態の不揮発性半導体装置は、メモリセルアレイ１１の構造が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と略同一であるので、詳細な説明は省略する。
この第４の実施の形態のメモリセルアレイ１１は、１本のサブビット線ＬＢＬが、Ｘ方向に並ぶ２つのメモリストリングＭＳに共通接続されている点が第１の実施の形態と異なっている。換言すれば、１つのメモリストリングＭＳ内の選択トランジスタＳ１及びＳ２は、それぞれ別のサブビット線ＬＢＬに接続されている。読み出し動作等は第１の実施の形態と同様に実行することができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態のメモリストリングＭＳは、Ｕ字形状のボディＰを有しているが、これに代えて、ボディＰが直線状であり、メモリセルがこれに沿って一列に並んだメモリストリングを採用することも可能である。
また、上記の実施の形態のメモリストリングＭＳを形成するピラー部Ｐの他に、単にダミーメモリセルが形成されるダミーピラー部を形成することも可能である。
また、製造工程も図５〜図１２Ｇに示された工程に限定されるものではない。例えば、上記の実施の形態では、図１２ＡのトレンチＴｒ３の形成後、犠牲膜Ｐ１’、Ｐ２’、Ｐ３’を全て除去する工程を実行したが、これに代えて、例えば図２６Ａ〜図２６Ｃに示す工程を実行することも可能である。
図１２Ａの工程の終了後、図２６Ａに示すように、犠牲膜Ｐ１’、Ｐ２、及びＰ３’は除去せず、代りにトレンチＴｒ３を更に犠牲膜Ｐ４’、Ｐ５’で埋める。続いて、図２６Ｂに示すように、層間絶縁膜２３’の上に、シリコン窒化膜２４を堆積させる。
その後、図２６Ｃに示すように、シリコン窒化膜２４に対し異方性エッチングを実行して、メモリストリングＭＳのＸ方向の幅と略同一のＸ方向の幅を有するトレンチＴｒ１８を形成する。
その後、図２６Ｄに示すように、異方性エッチングを実行して犠牲膜Ｐ１’〜Ｐ５’を除去する。続いて、図２６Ｅに示すように、トレンチＴｒ０、Ｔｒ１及びＴｒ３の側壁にゲート絶縁膜ＧＩ１及びＧＩ２を形成した後（図２６Ｅではゲート絶縁膜ＧＩ１及びＧＩ２は図示せず）、ボディＰを形成するためのポリシリコン膜ＰｏをトレンチＴｒ０、Ｔｒ１及びＴｒ３の内部に埋め込む。このとき、ポリシリコン膜ＰｏはトレンチＴｒ０、Ｔｒ１及びＴｒ３の内部だけではなく、トレンチＴｒ１８の内部及びシリコン窒化膜２４の表面にも形成される。そして、ＣＭＰによりシリコン窒化膜２４の表面のポリシリコン膜Ｐｏを除去した後、スパッタリングにより金属配線Ｍ４をトレンチＴｒ１８の内部に形成する。この金属配線Ｍ４及びポリシリコン膜Ｐｏがサブビット線ＬＢＬとして機能する。
１１・・・メモリセルアレイ、 １２・・・制御回路、 １３、１４・・・ロウデコーダ、 １５・・・センスアンプ、 １６・・・カラムデコーダ、 １７・・・ウエルドライバ、 １８・・・制御信号生成部、ＳＢ・・・半導体基板、 ＴＳ・・・トランジスタストリング、 Ｔ・・・トランジスタ、 ＭＳ・・・メモリストリング、 ＭＴ・・・メモリトランジスタ（メモリセル）、Ｓ１、Ｓ２選択トランジスタ、 ＢＬ・・・メインビット線、 ＳＬ・・・ソース線、 ＬＢＬ・・・サブビット線、 ＷＬ・・・ワード線、 ＳＧ・・・選択ゲート線、 ＢＬＫ・・・ブロック、 ＰＷ・・・Ｐ型ウエル、 ２１・・・層間絶縁膜、 ２２、３１、３２・・・導電層、 Ｐ１、Ｐ２、Ｐ４、Ｐ５・・・ピラー部、 Ｐ３・・・連結部、 Ｐ・・・ボディ。

Claims (5)

  1. 基板上に形成され互いに直列接続された複数の第１トランジスタを含むトランジスタストリングと、
    前記トランジスタストリングの第１の端部に接続される第１ビット線と、
    前記トランジスタストリングの第２の端部に接続されるソース線と、
    前記基板に対し垂直方向を長手方向として延び直列接続された不揮発性の複数のメモリトランジスタ及び選択トランジスタを備え、一部を前記第１トランジスタのゲートに接続されるメモリストリングと、
    前記メモリトランジスタの制御ゲートに接続されるワード線と、
    前記選択トランジスタの制御ゲートに接続される選択ゲート線と、
    前記選択トランジスタを介して前記メモリストリングに接続される第２ビット線と、
    前記第１ビット線、前記ソース線、前記ワード線、前記選択ゲート線、及び前記第２ビット線を制御する制御部と
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記制御部は、前記第２ビット線に第１の電圧を与えると共に前記選択トランジスタを導通させることにより前記メモリストリングのボディを充電し、
    その後、前記メモリストリング中の１つのメモリトランジスタを選択メモリセルとして選択し読み出し電圧を印加する一方、前記メモリストリング中の他のメモリトランジスタには読み出しパス電圧を印加する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１トランジスタは、ｐ型ＭＯＳＦＥＴである請求項２記載の不揮発性半導体記憶装置。
  4. 前記メモリストリングのボディは、半導体基板に対し垂直な方向に延びる一対のピラー部と、この一対のピラー部の下端を連結する連結部とを含み、
    前記連結部が前記トランジスタのゲート電極として機能する
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 複数の前記第２ビット線が、それぞれ前記トランジスタストリングごとに独立して設けられている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
JP2012209485A 2012-09-24 2012-09-24 不揮発性半導体記憶装置 Pending JP2014063952A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012209485A JP2014063952A (ja) 2012-09-24 2012-09-24 不揮発性半導体記憶装置
US13/778,730 US9019763B2 (en) 2012-09-24 2013-02-27 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012209485A JP2014063952A (ja) 2012-09-24 2012-09-24 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2014063952A true JP2014063952A (ja) 2014-04-10

Family

ID=50338705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012209485A Pending JP2014063952A (ja) 2012-09-24 2012-09-24 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US9019763B2 (ja)
JP (1) JP2014063952A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015172990A (ja) * 2014-03-12 2015-10-01 株式会社東芝 不揮発性半導体記憶装置
US9947683B2 (en) * 2015-09-11 2018-04-17 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5288877B2 (ja) 2008-05-09 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP2010114153A (ja) 2008-11-04 2010-05-20 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2010165794A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置
JP5121869B2 (ja) 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2011204856A (ja) 2010-03-25 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
JP5651632B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 プログラマブルロジックスイッチ

Also Published As

Publication number Publication date
US9019763B2 (en) 2015-04-28
US20140085976A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
JP7112411B2 (ja) マルチゲート誘導ドレイン漏れ電流発生器
JP4822841B2 (ja) 半導体記憶装置及びその製造方法
CN115019859B (zh) 存储器结构
US8681555B2 (en) Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8633535B2 (en) Nonvolatile semiconductor memory
US10403766B2 (en) NAND flash memory with vertical cell stack structure and method for manufacturing same
US8659947B2 (en) Nonvolatile semiconductor memory device
US20140233323A1 (en) Nonvolatile semiconductor memory device
KR20130045622A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
TW201727636A (zh) 半導體記憶裝置及其製造方法
WO2012096838A2 (en) Memory devices incorporating strings of memory cells having string select gates, and methods of operating and forming the same
JP7102363B2 (ja) 半導体記憶装置
US11335698B2 (en) Semiconductor memory device including a laminated body with a plurality of semiconductor layers
JP2013004139A (ja) 不揮発性半導体記憶装置
JP2019192869A (ja) 半導体記憶装置
JP2014529159A (ja) 垂直ｎａｎｄメモリ
JP2014063952A (ja) 不揮発性半導体記憶装置
TWI826937B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US20200294595A1 (en) Nonvolatile semiconductor memory device
US20160267989A1 (en) Nonvolatile semiconductor memory device and operation method thereof
Shim et al. Bitline separated gated multi-bit (BS-GMB) SONOS for high density flash memory
JP2017162879A (ja) 半導体記憶装置およびその製造方法
JP2014165372A (ja) 不揮発性半導体記憶装置