TW201727636A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種能夠削減製造成本之半導體記憶裝置及其製造方法。實施形態之半導體記憶裝置具備第1串單元SU0、第2串單元SU1、複數個第1配線層WL、第2配線層SGD0、第3配線層SGD1、第1柱MP、第2柱DP、及第1線DSL。第1柱MP、第2柱DP、及第1線DSL之各者包含半導體層16、以及依序設置於半導體層16之側面之第1絕緣膜15、電荷蓄積層14、及第2絕緣膜13。

Description

半導體記憶裝置及其製造方法 [相關申請案]
本申請案享有以日本專利申請案2016-13304號(申請日：2016年1月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置及其製造方法。
作為半導體記憶裝置，已知有NAND(Not AND，與非)型快閃記憶體。
本發明之實施形態提供一種能夠降低製造成本之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：第1串單元，其具備第1記憶串，該第1記憶串包含積層於半導體基板之上方之複數個第1記憶胞電晶體、及設置於複數個第1記憶胞電晶體之上方之第1選擇電晶體；第2串單元，其具備第2記憶串，該第2記憶串包含積層於半導體基板之上方之複數個第2記憶胞電晶體、及設置於複數個第2記憶胞電晶體之上方之第2選擇電晶體；複數個第1配線層，其等以共通連接於位於相同層之第1及第2記憶胞電晶體之閘極之方式連接於複數個第1記憶胞電晶體及複數個第2記憶胞電晶體；第2配線層，其連接於第1選擇電晶體之閘極；第3配線層，其連接於第2選擇電晶體之閘極，且與第2 配線層位於相同層；第1柱，其貫通複數個第1配線層與第2及第3配線層之一者而與半導體基板相接；第2柱，其不貫通第2及第3配線層，而貫通複數個第1配線層之至少一者；以及第1線，其將第2配線層與第3配線層分離。第1柱、第2柱、及第1線之各者包含半導體層、以及依序設置於半導體層之側面之第1絕緣膜、電荷蓄積層、及第2絕緣膜。
1‧‧‧半導體基板
10‧‧‧n型阱
11‧‧‧p型阱
12‧‧‧n+型擴散層
13‧‧‧絕緣層
14‧‧‧電荷蓄積層
15‧‧‧絕緣層
16‧‧‧半導體層
20‧‧‧絕緣層
21‧‧‧絕緣層
22‧‧‧絕緣層
23‧‧‧金屬層
24‧‧‧金屬層
25‧‧‧絕緣層
30‧‧‧抗蝕劑
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧讀出放大器
114‧‧‧源極線驅動器
115‧‧‧NAND串
120‧‧‧周邊電路
121‧‧‧定序器
122‧‧‧電壓產生電路
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BL6‧‧‧位元線
BL7‧‧‧位元線
BL(N-1)‧‧‧位元線
BLK0‧‧‧區塊
BLK1‧‧‧區塊
CC‧‧‧接觸插塞
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方向
DSL‧‧‧虛設線
DP‧‧‧虛設柱
HR‧‧‧孔
LI‧‧‧源極線接頭
MT0‧‧‧記憶胞電晶體
MT1‧‧‧記憶胞電晶體
MT2‧‧‧記憶胞電晶體
MT3‧‧‧記憶胞電晶體
MT4‧‧‧記憶胞電晶體
MT5‧‧‧記憶胞電晶體
MT6‧‧‧記憶胞電晶體
MT7‧‧‧記憶胞電晶體
MT8‧‧‧記憶胞電晶體
MT9‧‧‧記憶胞電晶體
MT10‧‧‧記憶胞電晶體
MT11‧‧‧記憶胞電晶體
MT12‧‧‧記憶胞電晶體
MT13‧‧‧記憶胞電晶體
MT14‧‧‧記憶胞電晶體
MT15‧‧‧記憶胞電晶體
MP‧‧‧記憶柱
MP0_0‧‧‧記憶柱
MP0_1‧‧‧記憶柱
MP0_2‧‧‧記憶柱
MP0_3‧‧‧記憶柱
MP0_4‧‧‧記憶柱
MP0_5‧‧‧記憶柱
MP0_6‧‧‧記憶柱
MP0_7‧‧‧記憶柱
MP1_0‧‧‧記憶柱
MP1_1‧‧‧記憶柱
MP1_2‧‧‧記憶柱
MP1_3‧‧‧記憶柱
MP1_4‧‧‧記憶柱
MP1_5‧‧‧記憶柱
MP1_6‧‧‧記憶柱
MP1_7‧‧‧記憶柱
MH‧‧‧記憶體孔
RA‧‧‧區域
RB‧‧‧區域
SGD0‧‧‧選擇閘極線
SGD0_0‧‧‧選擇閘極線
SGD0_1‧‧‧選擇閘極線
SGD0_2‧‧‧選擇閘極線
SGD0_3‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGD1_0‧‧‧選擇閘極線
SGD1_1‧‧‧選擇閘極線
SGD1_2‧‧‧選擇閘極線
SGD1_3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS_0‧‧‧選擇閘極線
SGS_1‧‧‧選擇閘極線
SGS_2‧‧‧選擇閘極線
SGS_3‧‧‧選擇閘極線
SHE‧‧‧狹縫
SU0‧‧‧串單元
SU1‧‧‧串單元
SU2‧‧‧串單元
SU3‧‧‧串單元
SL‧‧‧源極線
SLT‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
WL0‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
WL8‧‧‧字元線
WL9‧‧‧字元線
WL10‧‧‧字元線
WL11‧‧‧字元線
WL12‧‧‧字元線
WL13‧‧‧字元線
WL14‧‧‧字元線
WL15‧‧‧字元線
圖1係一實施形態之半導體記憶裝置之框圖。
圖2係一實施形態之半導體記憶裝置之電路圖。
圖3係表示一實施形態之半導體記憶裝置中之記憶胞陣列之選擇閘極線及字元線之立體圖。
圖4係一實施形態之半導體記憶裝置中之記憶胞陣列之俯視圖。
圖5係圖4所示之區域RA之俯視圖。
圖6係沿著圖4所示之I-I線之剖視圖。
圖7係沿著圖4所示之II-II線之剖視圖。
圖8係沿著圖4所示之III-III線之剖視圖。
圖9係沿著圖4所示之IV-IV線之剖視圖。
圖10係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖11係表示一實施形態之半導體記憶裝置之製造步驟之沿著II-II線之剖視圖。
圖12係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖。
圖13係表示一實施形態之半導體記憶裝置之製造步驟之俯視圖。
圖14係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I 線之剖視圖。
圖15係表示一實施形態之半導體記憶裝置之製造步驟之沿著II-II線之剖視圖
圖16係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖。
圖17係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖18係表示一實施形態之半導體記憶裝置之製造步驟之沿著II-II線之剖視圖。
圖19係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖。
圖20係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖21係表示一實施形態之半導體記憶裝置之製造步驟之沿著II-II線之剖視圖。
圖22係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖
圖23係表示一實施形態之半導體記憶裝置之製造步驟之俯視圖。
圖24係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖25係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖26係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖。
圖27係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I 線之剖視圖。
圖28係表示一實施形態之半導體記憶裝置之製造步驟之沿著III-III線之剖視圖。
圖29係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖30係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
圖31係表示一實施形態之半導體記憶裝置之製造步驟之沿著I-I線之剖視圖。
以下，參照圖式對實施形態進行說明。進行該說明時，於所有圖中，對於共通之部分附上共通之參照符號。
於以下之實施形態中，作為半導體記憶裝置，列舉將記憶胞電晶體積層於半導體基板上方之三維積層型NAND型快閃記憶體作為例子而進行說明。
1 關於構成
對一實施形態之半導體記憶裝置之構成進行說明。
1.1 關於半導體記憶裝置之整體構成
首先，使用圖1對半導體記憶裝置之整體構成進行說明。如圖所示，NAND型快閃記憶體100大體具備核心部110及周邊電路120。
核心部110具備記憶胞陣列111、列解碼器112、讀出放大器113、及源極線驅動器114。
記憶胞陣列111包含複數個非揮發性記憶胞電晶體之集合即複數個區塊BLK(BLK0、BLK1、…)。同一區塊BLK內之資料例如係被一次抹除。
區塊BLK之各者包含複數個串單元SU(SU0、SU1、…)。而且， 串單元SU之各者包含複數個NAND串115。於NAND串115內，複數個記憶胞電晶體串聯連接。又，記憶胞陣列111內之區塊BLK、串單元SU、NAND串115之數量為任意。
列解碼器112例如於資料之寫入、及讀出時，對區塊BLK之地址或頁面之地址進行解碼而選擇成為對象之字元線。
讀出放大器113於資料之讀出時，將自記憶胞電晶體讀出至位元線之資料讀出、放大。再者，於資料之寫入時，將寫入資料傳輸至記憶胞電晶體。
源極線驅動器114於資料之寫入、讀出、抹除時，對源極線施加所需之電壓。
周邊電路120具備定序器121及電壓產生電路122。
定序器121控制NAND型快閃記憶體100整體之動作。
電壓產生電路122產生資料之寫入、讀出、及抹除所需之電壓，並將該電壓供給至列解碼器112、讀出放大器113、及源極線驅動器114等。
又，關於三維積層型NAND型快閃記憶體中之記憶胞陣列111之構成，例如，記載於「三維積層非揮發性半導體記憶器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)」這個2009年3月19日提出申請之美國專利申請案12/407,403號中。再者，記載於「三維積層非揮發性半導體記憶器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)」這個2009年3月18日提出申請之美國專利申請案12/406,524號、「非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)」這個2010年3月25日提出申請之美國專利申請案12/679,991號、及「半導體記憶器及其製 造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)」這個2009年3月23日提出申請之美國專利申請案12/532,030號中。於本申請案說明書中，藉由參照該些專利申請案而援用其全部內容。
進而，資料之抹除範圍並不限定於1個區塊BLK，可將複數個區塊BLK一次抹除，亦可將1個區塊BLK內之一部分區域一次抹除。
關於資料之抹除，例如，記載於「非揮發性半導體記憶裝置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)」這個2010年1月27日提出申請之美國專利申請案12/694,690號中。再者，記載於「非揮發性半導體記憶裝置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)」這個2011年9月18日提出申請之美國專利申請案13/235,389號中。於本申請案說明書中，藉由參照該些專利申請案而援用其全部內容。
1.2 關於記憶胞陣列之構成
其次，使用圖2對記憶胞陣列111之構成進行說明。
如圖2所示，NAND串115之各者包含例如16個記憶胞電晶體MT(MT0~MT15)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極及電荷蓄積層之積層閘極，且非揮發地保持資料。又，記憶胞電晶體MT可為於電荷蓄積層中使用絕緣膜之MONOS型，亦可為於電荷蓄積層中使用導電膜之FG型。以下，於本實施形態中，以MONOS型為例進行說明。進而，記憶胞電晶體MT之個數並不限定於16個，亦可為8個或32個、64個、128個等，其數量並無限定。進而，選擇電晶體ST1及ST2之個數為任意。
記憶胞電晶體MT0~MT15之電流路徑串聯連接。而且，記憶胞電晶體MT15之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。
位於同一串單元SU內之選擇電晶體ST1之閘極共通連接於同一條選擇閘極線SGD。於圖2之例中，位於區塊BLK0之串單元SU0之選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，位於串單元SU1之未圖示之選擇電晶體ST1之閘極共通連接於選擇閘極線SGD1。
再者，位於同一區塊BLK內之選擇電晶體ST2之閘極共通連接於同一條選擇閘極線SGS。
再者，位於同一區塊BLK內之NAND串115之各者之記憶胞電晶體MT0~MT15之控制閘極，共通連接於各不相同之字元線WL0~WL15。
再者，於記憶胞陣列111內配置為矩陣狀之NAND串115中、位於同一列之NAND串115之選擇電晶體ST1之汲極連接於各不相同之位元線BL(BL0~BL(N-1)，(N-1)係1以上之自然數)，位於同一行之NAND串115之選擇電晶體ST1之汲極共通連接於位元線BL0~BL(N-1)之任一者。即，位元線BL於複數個區塊BLK間將NAND串115共通連接。再者，位於各區塊BLK內之選擇電晶體ST2之源極共通連接於源極線SL。即，源極線SL例如於複數個區塊BLK間將NAND串115共通連接。
其次，使用圖3至圖9對記憶胞陣列111之詳細構造進行說明。圖3係表示串單元SU0及SU1中之字元線WL、以及選擇閘極線SGD及SGS之立體圖。圖4係串單元SU0~SU4之俯視圖。圖5係表示圖4所示之區域RA之俯視圖，且係表示NAND串115與位元線BL之連接。圖6係沿著圖4所示之I-I線之剖視圖，圖7係沿著圖4所示之II-II線之剖視圖，圖8係沿著圖4所示之III-III線之剖視圖，圖9係沿著圖4所示之IV-IV線之剖視圖。圖6及圖7係表示串單元SU0及SU1之截面，圖8及圖9係表示串單元SU1之截面。又，於圖3中，為了簡化說明，省略下述記憶體孔MH及孔HR。再者，於圖6~圖9中，省略層間絕緣膜。
如圖3所示，於本實施形態中之記憶胞陣列111中，2個串單元SU共有字元線WL及選擇閘極線SGS。以下，將共有字元線WL及選擇閘極線SGS之2個串單元SU稱為串組。更具體來說，串單元SU0及SU1沿著垂直於半導體基板1之第3方向D3，自下層起依序具備4層選擇閘極線SGS(SGS_0~SGS_3)、及字元線WL0~WL15。再者，串單元SU0於字元線WL15之上方具備4層選擇閘極線SGD0_0~SGD0_3，串單元SU1於字元線WL15之上方具備4層選擇閘極線SGD1_0~SGD1_3。
包含於串單元SU0之選擇閘極線SGD0(SGD0_0~SGD0_3)及包含於串單元SU1之選擇閘極線SGD1(SGD1_0~SGD1_3)係於每一串單元SU藉由狹縫SHE將相同層之配線層分離而構成。更具體來說，例如選擇閘極線SGD0_3與SGD1_3雖為相同層之配線層，但藉由狹縫SHE分離。以下，於不區分選擇閘極線SGS_0~SGS_3之情形時，記為選擇閘極線SGS。再者，於不分別區分選擇閘極線SGD0_0~SGD0_3、及SGD1_0~SGD1_3之情形時，記為選擇閘極線SGS0及SGD1。
選擇閘極線SGD及SGS、以及字元線WL之一端沿著平行於半導體基板1之第1方向D1以2行並列之階梯狀引出。以下，將階梯狀之部分稱為「階梯部」，將階梯部中各級之平坦之部分稱為「引出部」。選擇閘極線SGD及SGS、以及字元線WL之各者具有引出部。更具體來說，選擇閘極線SGS_1及SGS_3、奇數字元線(WL1、WL3、WL5、WL7、WL9、WL11、WL13、及WL15)、以及串單元SU0之選擇閘極線SGD0_0~SGD0_3之引出部，沿著第1方向D1配置為階梯狀(以下，稱為「第1階梯部」)。而且，與其相鄰，選擇閘極線SGS_0及SGS_2、偶數字元線(WL0、WL2、WL4、WL6、WL8、WL10、WL12、及WL14)、字元線WL15、以及串單元SU1之選擇閘極線SGD1_0~SGD1_3之引出部，沿著第1方向D1配置為階梯狀(以下，稱為「第2階梯部」)。於本實施形態中，字元線WL15之引出部於第1及 第2階梯部引出。而且，第1方向D1上之字元線WL15之長度長於狹縫SHE。由此，例如，即使於狹縫SHE貫通字元線WL15之情形時，由於字元線WL15僅一部分被切斷而於引出部連接，因此亦不會像選擇閘極線SGD那樣被分離為兩個部分。
而且，選擇閘極線SGD及SGS、以及字元線WL之各者於引出部經由接觸插塞CC而與未圖示之上方之配線連接。
又，字元線WL及選擇閘極線SGS之形狀亦可為藉由狹縫SHE部分性地被切斷，只要係於形成狹縫SHE時不被分離成兩個部分之形狀，則並無特別限定。
進而，選擇閘極線SGD及SGS、以及字元線WL之各者之引出部之配置能夠任意地設定。例如，亦可將第1階梯部之奇數字元線WL與第2階梯部之偶數字元線之配置加以調換。再者，字元線WL及選擇閘極線SGS之引出部可沿著第1方向D1配置為1行階梯狀，亦可配置為3行以上之階梯狀。
其次，對串單元SU之平面之配置進行說明。
如圖4所示，複數個源極線接頭LI週期性地配置於第2方向D2上，於2個源極線接頭LI之間配置有1個串組。源極線接頭LI將半導體基板1與NAND串115上方之未圖示之源極線SL連接。1個串組具有包含複數個NAND串115之區域RA及包含第1及第2階梯部之區域RB。
首先，對區域RA進行說明。於區域RA中，串組內之複數個記憶柱MP以朝向第2方向D2成為9行錯位狀排列之方式配置。記憶柱MP於內部包含半導體層，該半導體層作為NAND串115之電流路徑而發揮功能。於本實施形態中，1個記憶柱MP對應於1個NAND串115。
位於9行錯位狀排列之中央之記憶柱MP成為虛設線DSL之一部分。虛設線DSL係埋入狹縫SHE而形成之虛設之配線。未於虛設線DSL之上表面形成接觸插塞而不與未圖示之上層之配線電性連接。
使用圖5對記憶柱MP與位元線BL之連接進行說明。如圖5所示，記憶柱MP之上表面形成有接觸插塞而連接於位元線BL。更具體來說，例如，串單元SU0之記憶柱MP0_0與串單元SU1之記憶柱MP1_0共通連接於位元線BL0。其他記憶柱MP亦同，串單元SU0之1個記憶柱MP與串單元SU1之1個記憶柱MP共通連接於1個位元線BL。
又，複數個記憶柱MP亦可不為9行錯位狀排列，能夠任意地設定。進而，亦可省略位於9行錯位狀排列之中央且與虛設線DSL重疊之記憶柱MP。
返回至圖4對區域RB進行說明。於區域RB中，虛設柱DP配置於沿著第1方向D1而配置之2個引出部之間。於例如利用鎢(W)等金屬埋入與選擇閘極線SGD及SGS、以及字元線WL對應之空隙時，虛設柱DP作為支撐成為空隙之選擇閘極線SGD及SGS、以及字元線WL之間之層間絕緣膜之柱而發揮功能。虛設柱DP與虛設線DSL同樣地，未於上表面形成接觸插塞而不與未圖示之上層之配線電性連接。
更具體來說，例如，於選擇閘極線SGD0_3及SGD0_2之引出部之間配置有2個虛設柱DP，且於選擇閘極線SGD1_3及SGD1_2之引出部之間配置有2個虛設柱DP。即，於1個串組中，沿著第2方向D2配置有4個虛設柱DP。再者，字元線WL15由於引出部之面積較大，因此於沿著第1方向D1之字元線WL15之中央附近亦配置有虛設柱DP。
再者，接觸插塞CC於每一引出部均設置有1個，且配置於各個引出部之中央。
又，虛設柱DP只要係不與虛設線DSL及接觸插塞CC相接之位置，則配置及個數並無限定。虛設柱DP只要係於相當於選擇閘極線SGD及SGS、以及字元線WL之區域成為空隙時能夠支撐層間絕緣膜之適當之配置及個數即可。
進而，接觸插塞CC於每一引出部均設置有1個，但亦可為2個以 上，與1個引出部連接之接觸插塞CC之個數並無限定。
其次，對形成有NAND串115之區域RA之截面構造進行說明。如圖6所示，沿著第3方向D3形成有NAND串115，即記憶柱MP。串單元SU0及SU1之記憶柱MP共通連接於相當於字元線WL(WL0~WL15)及選擇閘極線SGS(SGS_0~SGS_3)之配線層。而且，串單元SU0之記憶柱MP共通連接於相當於選擇閘極線SGD0(SGD0_1~SGD0_4)之配線層，串單元SU0之記憶柱MP共通連接於相當於選擇閘極線SGD1(SGD1_0~SGD1_3)之配線層。
更具體來說，於半導體基板1之表面區域設置有n型阱10，於該n型阱10之表面區域設置有p型阱11。再者，於p型阱11之表面區域設置有n+型擴散層12。而且，於半導體基板1上依序積層有作為選擇閘極線SGS_0~SGS_3而發揮功能之4層配線層、作為字元線WL0~WL15而發揮功能之16層配線層、及作為選擇閘極線SGD0_0~SGD0_3或SGD1_0~SGD1_3而發揮功能之4層配線層。再者，於配線層之間設置有未圖示之絕緣層。
而且，設置有貫通該些配線層及絕緣層而到達p型阱11之記憶體孔MH。於記憶體孔MH之側面依序積層有區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15，記憶體孔MH之內部被埋入有半導體層16。即，記憶柱MP包含半導體層16、以及設置於半導體層16之側面之區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15。區塊絕緣膜13及隧道絕緣膜15係利用例如SiO2膜而形成。電荷蓄積層14係利用例如SiN膜而形成。半導體層16係利用例如多晶矽而形成。記憶柱MP內之半導體層16係於記憶胞電晶體MT以及選擇電晶體ST1及ST2接通時形成有通道之區域。
藉由該記憶柱MP及字元線WL0~WL15而形成記憶胞電晶體MT0~MT15。同樣地，藉由該記憶柱MP及選擇閘極線SGD及SGS而形成 選擇電晶體ST1及ST2。於圖6中，選擇閘極線SGD及SGS分別設置有4層，但該些選擇閘極線SGD及SGS分別共通地電性連接，實質上作為1個選擇電晶體ST1及ST2之閘極電極而發揮功能。
又，相當於選擇閘極線SGD及SGS之配線層設置1層以上即可，其數量並無限定。進而，NAND串115中亦可包含虛設之記憶胞電晶體MT。於該種情形時，虛設字元線WL亦可設置於例如選擇閘極線SGS與字元線WL0之間、或選擇閘極線SGD與字元線WL15之間。
再者，狹縫SHE係與記憶柱MP同樣地，於側面依序積層有區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15，且內部被埋入有半導體層16。因此，虛設線DSL係與記憶柱MP同樣地，包含半導體層16、以及設置於半導體層16之側面之區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15。
又，狹縫SHE即虛設線DSL之底部亦可到達下層之字元線WL。例如，狹縫SHE亦可貫通字元線WL15而到達字元線WL14。於該種情形時，因為於狹縫SHE之側面形成有區塊絕緣膜13、電荷蓄積層14、隧道絕緣膜15，由此字元線WL14及WL15、以及選擇閘極線SGD並未互相電性連接。
進而，於狹縫SHE內部亦可不包含半導體層16。例如，於狹縫SHE之寬度較窄之情形時，亦可於形成區塊絕緣膜13、電荷蓄積層14、隧道絕緣膜15之階段埋入狹縫SHE內部。
再者，沿著第1方向D1設置有線狀之接觸插塞(以下，稱為源極線接頭LI)。源極線接頭LI係利用例如多晶矽而形成。而且，源極線接頭LI之底面連接於n+型擴散層12，且上表面連接於未圖示之源極線SL。
其次，對形成有選擇閘極線SGD及SGS、以及字元線WL之引出部之區域RB之截面構造進行說明。
如圖7及圖8所示，設置有貫通相當於選擇閘極線SGD及SGS、以 及字元線WL之配線層而到達p型阱11之孔HR(虛設柱DP)。孔HR之內部係與記憶體孔MH及狹縫SHE同樣地，於側面依序積層有區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15，且內部被埋入有半導體層16。即，虛設柱DP係與記憶柱MP及虛設線DSL同樣地，包含半導體層16、以及設置於半導體層16之側面之區塊絕緣膜13、電荷蓄積層14、及隧道絕緣膜15。
再者，如圖9所示，接觸插塞CC之各者係以與選擇閘極線SGD及SGS、以及字元線WL中之任一者之引出部之上表面相接之方式設置。而且，接觸插塞CC之上表面與未圖示之上方之配線連接。更具體來說，選擇閘極線SGS_0~SGS_3經由各不相同之接觸插塞CC而共通連接於上方之配線。選擇閘極線SGD0_0~SGD0_3、及選擇閘極線SGD1_0~SGD1_3亦同。再者，字元線WL0~WL15經由各不相同之接觸插塞CC而連接於不同之上方之配線。
又，虛設柱DP(孔HR)之底面亦可與矽基板相接，只要貫通選擇閘極線SGS即可。
進而，設置有多層之選擇閘極線SGD及SGS亦可藉由1個接觸插塞CC而共通連接。例如，亦可藉由將4層選擇閘極線SGS_0~SGS_3連接於貫通選擇閘極線SGS_1~SGS_3而到達選擇閘極線SGS_0之接觸插塞CC，而將4層選擇閘極線SGS_0~SGS_3共通連接於1個接觸插塞CC。選擇閘極線SGD0_0~SGD0_3、及SGD1-0~SGD1-3亦係同樣。
2 關於記憶胞陣列之形成方法
其次，使用圖10至圖31對記憶胞陣列111之形成方法進行說明。圖10、圖14、圖17、圖20、圖24、圖25、圖27、及圖29~圖31係表示沿著圖4所示之I-I線之剖視圖，圖11、圖15、圖18、及圖21係表示沿著圖4所示之II-II線之剖視圖，圖12、圖16、圖19、圖22、圖26、及 圖28係表示沿著圖4所示之III-III線之剖視圖。再者，圖13及圖19係表示串單元SU0~SU4之俯視圖。於本實施形態中對如下方法進行說明，即，於藉由氮化矽膜(以下，稱為「SiN膜」)暫時形成相當於字元線WL、以及選擇閘極線SGD及SGS之配線層之構造之後，去除SiN膜而以鎢(W)埋入。又，並不限定於氮化矽膜，亦可使用包含矽及氮作為構成元素且具有Si-N鍵之絕緣材料，例如氮氧化矽膜。
首先，如圖10~圖12所示，於半導體基板1之上表面交替地積層複數個絕緣層(例如，SiO2膜)20及複數個絕緣層(例如，SiN膜)21而形成由絕緣層21所致之階梯部。更具體來說，首先，於半導體基板1上成膜絕緣層20，並於其上表面交替地積層相當於4層選擇閘極線SGS、16層之字元線WL、及4層選擇閘極線SGD之24層絕緣層21及絕緣層20。然後，使用絕緣層21形成由上述選擇閘極線SGD及SGS、以及字元線WL所致之第1及第2階梯部。其後，例如以被覆表面之方式成膜絕緣層20，例如，藉由CMP(chemical mechanical polishing，化學機械研磨)使表面平坦化。
其次，如圖13~圖16所示，於絕緣層20之表面塗佈抗蝕劑30，藉由光微影法而一次形成記憶體孔MH、狹縫SHE、及孔HR之遮罩圖案。
其次，如圖17~圖19所示，使用上述遮罩圖案，藉由乾式蝕刻而一次形成記憶體孔MH、狹縫SHE、及孔HR。其後，藉由濕式剝離或灰化而去除抗蝕劑30。
更具體來說，記憶體孔MH及孔HR以到達p型阱11之方式開口。另一方面，狹縫SHE只要能夠於每一串單元SU將相當於選擇閘極線SGD之最上層之4層絕緣層21分離即可，其溝槽之深度亦可不到達p型阱11。又，狹縫SHE更佳為形成為不到達自相當於字元線WL15之最上層起第5層之絕緣層21之深度。
又，狹縫SHE之溝槽寬度亦可窄於記憶體孔MH及孔HR之直徑。若使狹縫SHE之溝槽寬度窄於記憶體孔MH及孔HR之直徑，則狹縫SHE之蝕刻速率慢於記憶體孔MH或孔HR之蝕刻速率。再者，例如，於記憶體孔MH及孔HR、以及狹縫SHE中，根據孔之形狀及狹縫形狀之不同而最合適之蝕刻條件不同。因此，若於最適合孔之形狀之蝕刻條件下對狹縫SHE進行蝕刻，則存於狹縫SHE之蝕刻速率慢於記憶體孔MH及孔HR之蝕刻速率之情況。根據該些影響，能夠使狹縫SHE之溝槽深度淺於記憶體孔MH或孔HR之深度。
其次，如圖20~圖22所示，依序成膜區塊絕緣膜13、電荷蓄積層14、隧道絕緣膜15、及半導體層16，並將該些埋入記憶體孔MH、孔HR及狹縫SHE。然後，藉由蝕刻或CMP，將成膜於絕緣層20上之區塊絕緣膜13、電荷蓄積層14、隧道絕緣膜15、及半導體層16去除，從而形成記憶柱MP、虛設柱DP、及虛設線DSL。
其次，如圖23及圖24所示，於成膜絕緣層(例如，SiO2膜)22而被覆記憶柱MP、虛設柱DP、及虛設線DSL之表面後，使用光微影技術及蝕刻技術，以第2方向D2上之絕緣層21之端部(側面)露出之方式沿著第1方向D1形成狹縫SLT。
其次，如圖25及圖26所示，例如，藉由使用100~200℃左右之磷酸溶液之濕式蝕刻而去除絕緣層21(例如，SiN膜)。更具體來說，使蝕刻液自狹縫SLT滲透而對絕緣層21進行蝕刻。由此，於串單元SU內形成空隙(以下，稱為「空隙部」)。此時，記憶柱MP及虛設柱DP發揮以不使積層之絕緣層20因空隙部而變形之方式予以支撐之柱之作用。
其次，如圖27及圖28所示，例如，藉由CVD(chemical vapor deposition，化學氣相沈積)而成膜勢壘金屬層24(例如，氮化鈦(TiN))及金屬層23(例如，鎢)，並埋入串單元SU內之空隙部。此時，使金屬 層23之膜厚為埋入空隙部而未完全埋入狹縫SLT之程度之膜厚。又，此處對使用氮化鈦作為勢壘金屬層24，且使用鎢作為金屬層23之情況進行了說明，但並不限定於該些情況，只要係導電性之材料即可。
其次，如圖29所示，藉由蝕刻而去除狹縫SLT內之金屬層23及勢壘金屬層24。由此，於每一配線層將各配線層之金屬層23及勢壘金屬層24分離而形成選擇閘極線SGD及SGS、以及字元線WL。
其次，如圖30所示，於狹縫SLT內形成由絕緣層25(例如，SiO2膜)所形成之側壁。更具體來說，於成膜絕緣層25之後，藉由乾式蝕刻而進行絕緣層25之回蝕。由此，去除成膜於絕緣層22之表面及狹縫SLT之底部之絕緣層25，從而於狹縫SLT之側壁形成由絕緣層25所形成之側壁。
其次，如圖31所示，例如，利用半導體層埋入狹縫SLT之內部。然後，藉由去除絕緣層22表面之半導體層而形成源極線接頭LI。
3 關於本實施形態之效果
於本實施形態之構成中，能夠利用相同材料埋入記憶體孔MH、孔HR、及狹縫SHE。更具體來說，能夠使用區塊絕緣膜13、電荷蓄積層14、隧道絕緣膜15、及半導體層16同時埋入記憶體孔MH、孔HR、及狹縫SHE。由此，因為能夠一次形成記憶柱MP、虛設柱DP、虛設線DSL，由此能夠削減製造步驟數量。因此，能夠縮短製造時間，從而能夠降低製造成本。
進而，於本實施形態中，能夠一次形成記憶體孔MH、孔HR、及狹縫SHE。更具體來說，能夠藉由光微影法而一次形成記憶體孔MH、孔HR、及狹縫SHE之遮罩圖案。進而，能夠同時對記憶體孔MH、孔HR、及狹縫SHE進行蝕刻。由此，能夠削減製造步驟數量。因此，能夠縮短製造時間，從而能夠降低製造成本。
4 變化例等
上述實施形態之半導體記憶裝置具備：第1串單元(SU0@圖6)，其具備第1記憶串(115@圖6)，該第1記憶串包含積層於半導體基板之上方之複數個第1記憶胞電晶體(MT@圖6)、及設置於複數個第1記憶胞電晶體之上方之第1選擇電晶體(ST1@圖6)；第2串單元(SU1@圖6)，其具備第2記憶串(115@圖6)，該第2串單元包含積層於半導體基板之上方之複數個第2記憶胞電晶體(MT@圖6)、及設置於複數個第2記憶胞電晶體之上方之第2選擇電晶體(ST1@圖6)；複數個第1配線層(WL@圖6)，其等以共通連接於位於相同層之第1及第2記憶胞電晶體之閘極之方式，連接於複數個第1記憶胞電晶體及複數個第2記憶胞電晶體；第2配線層(SGD0@圖6)，其連接於第1選擇電晶體之閘極；第3配線層(SGD1@圖6)，其連接於第2選擇電晶體之閘極，且與第2配線層位於相同層；第1柱(MP@圖6)，其貫通複數個第1配線層與第2及第3配線層之一者而與半導體基板相接；第2柱(DP@圖6)，其不貫通第2及第3配線層，而貫通複數個第1配線層之至少一者；以及第1線(DSL@圖6)，其將第2配線層與第3配線層分離。第1柱、第2柱、及第1線之各者包含半導體層(16@圖6、7)、以及依序設置於半導體層之側面之第1絕緣膜(15@圖6、7)、電荷蓄積層(14@圖6、7)、及第2絕緣膜(13@圖6、7)。
藉由應用上述實施形態，能夠提供一種能夠降低製造成本之半導體記憶裝置。又，實施形態並不限定於如上所說明之方式，可進行各種變化。
例如，於上述實施形態中，藉由抗蝕劑30來形成遮罩圖案，亦可藉由光微影法形成使用有絕緣膜或金屬膜之硬質遮罩，並將其作為遮罩圖案而使用。
例如，於上述實施形態中，亦可設為3個以上之串單元共有SU字元線WL及選擇閘極線SGS之構造。
例如，上述實施形態中，絕緣層21亦可不為包含矽及氮之絕緣層。只要係能夠充分地獲得與絕緣層20之利用濕式蝕刻之蝕刻選擇比之材料即可。進而，濕式蝕刻並不限定於使用磷酸溶液之濕式蝕刻。
進而，上述實施形態中之「連接」亦包括例如使電晶體或電阻等其他物體介於之間而間接地連接之狀態。
對本發明之若干個實施形態進行了說明，該些實施形態係作為例而提出之，並不意圖限定發明之範圍。該些實施形態可利用其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、替換、變更。該些實施形態或其變化包含於發明之範圍或主旨中，同樣地，包含於權利要求書中所記載之發明及其均等之範圍中。
又，於本發明之各實施形態中，亦可為如下所示。例如，記憶胞電晶體MT能夠保持2位(4值)之資料，於將保持4值之任一者時之閾值位準自低至高設為E位準(抹除位準)、A位準、B位準、及C位準時，
(1)於讀出動作中，對於A位準之讀出動作選擇之字元線施加之電壓例如為0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V之任一者之間。
對於B位準之讀出動作選擇之字元線施加之電壓例如為1.5V~2.3V之間。並不限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V之任一者之間。
對於C位準之讀出動作選擇之字元線施加之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)，例如可設為25μs~38μs、38μs~70μs、或70μs~80μs之間。
(2)寫入動作如上所述包含編程動作及檢驗動作。於寫入動作中，最初對於編程動作時所選擇之字元線施加之電壓例如為13.7V~14.3V之間。並不限定於此，例如，亦可設為13.7V~14.0V及14.0V~14.6V之任一者之間。
亦可改變於寫入第奇數個字元線時之最初對所選擇之字元線施加之電壓與於寫入第偶數個字元線時之最初對所選擇之字元線施加之電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為遞升之電壓，例如可列舉0.5V左右。
作為施加至非選擇之字元線之電壓，例如可設為6.0V~7.3V之間。並不限定於該種情況，例如，亦可設為7.3V~8.4V之間，還可設為6.0V以下。
亦可根據非選擇之字元線係第奇數個字元線，還係第偶數個字元線而改變施加之導通電壓。
作為寫入動作之時間(tProg)，例如設為1700μs~1800μs、1800μs~1900μs、或1900μs~2000μs之間。
(3)於抹除動作中，最初對形成於半導體基板上部、且於上方配置有上述記憶胞之阱施加之電壓例如為12V~13.6V之間。並不限定於該種情況，例如，亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V、或19.8V~21V之間。
作為抹除動作之時間(tErase)，例如可設為3000μs~4000μs、4000μs~5000μs、或4000μs~9000μs之間。
(4)記憶胞之構造為如下，即具有電荷蓄積層，該電荷蓄積層隔著膜厚為4~10nm之隧道絕 緣膜而配置於半導體基板(矽基板)上。該電荷蓄積層能夠設為膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。再者，於多晶矽中，亦可添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜例如具有膜厚為4~10nm之氧化矽膜，該氧化矽膜介於膜厚為3~10nm之下層High-k(高介電常數)膜與膜厚為3~10nm之上層High-k膜之間。High-k膜可列舉HfO等。再者，能夠使氧化矽膜之膜厚厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3~10nm之功函數調整用之材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極能夠使用W等。
再者，能夠於記憶胞間形成氣隙。
1‧‧‧半導體基板
10‧‧‧n型阱
11‧‧‧p型阱
12‧‧‧n+擴散層
13‧‧‧絕緣層
14‧‧‧電荷蓄積層
15‧‧‧絕緣層
16‧‧‧半導體層
115‧‧‧NAND串
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方向
DSL‧‧‧虛設線
LI‧‧‧源極線接頭
MT0‧‧‧記憶胞電晶體
MT1‧‧‧記憶胞電晶體
MT2‧‧‧記憶胞電晶體
MT3‧‧‧記憶胞電晶體
MT4‧‧‧記憶胞電晶體
MT5‧‧‧記憶胞電晶體
MT6‧‧‧記憶胞電晶體
MT7‧‧‧記憶胞電晶體
MT8‧‧‧記憶胞電晶體
MT9‧‧‧記憶胞電晶體
MT10‧‧‧記憶胞電晶體
MT11‧‧‧記憶胞電晶體
MT12‧‧‧記憶胞電晶體
MT13‧‧‧記憶胞電晶體
MT14‧‧‧記憶胞電晶體
MT15‧‧‧記憶胞電晶體
MP‧‧‧記憶柱
MH‧‧‧記憶體孔
SGD0_0‧‧‧選擇閘極線
SGD0_1‧‧‧選擇閘極線
SGD0_2‧‧‧選擇閘極線
SGD0_3‧‧‧選擇閘極線
SGD1_0‧‧‧選擇閘極線
SGD1_1‧‧‧選擇閘極線
SGD1_2‧‧‧選擇閘極線
SGD1_3‧‧‧選擇閘極線
SGS_0‧‧‧選擇閘極線
SGS_1‧‧‧選擇閘極線
SGS_2‧‧‧選擇閘極線
SGS_3‧‧‧選擇閘極線
SHE‧‧‧狹縫
SU0‧‧‧串單元
SU1‧‧‧串單元
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
WL0‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
WL8‧‧‧字元線
WL9‧‧‧字元線
WL10‧‧‧字元線
WL11‧‧‧字元線
WL12‧‧‧字元線
WL13‧‧‧字元線
WL14‧‧‧字元線
WL15‧‧‧字元線

Claims (5)

  1. 一種半導體記憶裝置，其特徵在於包含：第1串單元，其具備第1記憶串，該第1記憶串包含積層於半導體基板之上方之複數個第1記憶胞電晶體、及設置於該複數個第1記憶胞電晶體之上方之第1選擇電晶體；第2串單元，其具備第2記憶串，該第2記憶串包含積層於上述半導體基板之上方之複數個第2記憶胞電晶體、及設置於該複數個第2記憶胞電晶體之上方之第2選擇電晶體；複數個第1配線層，其等以共通連接於位於相同層之第1及第2記憶胞電晶體之閘極之方式，連接於上述複數個第1記憶胞電晶體及上述複數個第2記憶胞電晶體；第2配線層，其連接於上述第1選擇電晶體之閘極；第3配線層，其連接於上述第2選擇電晶體之閘極，且與上述第2配線層位於相同層；第1柱，其貫通上述複數個第1配線層與上述第2及第3配線層之一者而與上述半導體基板相接；第2柱，其不貫通上述第2及第3配線層，而貫通上述複數個第1配線層之至少一者；以及第1線，其將上述第2配線層與上述第3配線層分離；且上述第1柱、上述第2柱、及上述第1線之各者包含半導體層、及依序設置於上述半導體層之側面之第1絕緣膜、電荷蓄積層、及第2絕緣膜。
  2. 如請求項1之半導體記憶裝置，其中上述複數個第1配線層包含：第1區域，其配置有上述第1柱及上述第1線；及第2區域，其配置有上述第2柱及複數個接觸插塞；且 上述第2區域中之複數個第1配線層具有分別連接於上述複數個接觸插塞之複數個引出部，上述複數個引出部被配置為階梯狀。
  3. 一種半導體記憶裝置之製造方法，其特徵在於具備：於半導體基板之第1及第2區域上，交替地積層複數個第1絕緣層及複數個第2絕緣層之步驟；於上述第1區域中之最上層之第2絕緣層上，依序積層第3絕緣層及第4絕緣層之步驟；一次形成第1孔、第1狹縫及第2孔之步驟，該第1孔係於上述第1區域中，貫通上述複數個第1絕緣層、上述複數個第2絕緣層、上述第3絕緣層、及上述第4絕緣層而到達上述半導體基板；該第1狹縫係將上述第4絕緣層分離；該第2孔係於上述第2區域中，貫通上述複數個第1絕緣層、上述複數個第2絕緣層、及上述第3絕緣層；於上述第1孔、上述第2孔、及上述第1狹縫之各者之側面依序形成第1絕緣膜、電荷蓄積層、第2絕緣膜之步驟；以及以半導體層埋入上述第1孔、上述第2孔、及上述第1狹縫之各者之步驟。
  4. 如請求項3之半導體記憶裝置之製造方法，其進而具備如下步驟，即，於形成上述第4絕緣層之後塗佈抗蝕劑，於該抗蝕劑一次曝光出上述第1孔、上述第2孔、及上述第1狹縫之圖案。
  5. 如請求項3或4之半導體記憶裝置之製造方法，其進而具備：於藉由上述半導體層埋入上述第1孔、上述第2孔、及上述第1狹縫後，以上述複數個第2絕緣層及上述第4絕緣層之側面露出之方式形成第2狹縫之步驟；藉由濕式蝕刻而去除上述複數個第2絕緣層及上述第4絕緣層 之步驟；以及藉由第1金屬層而埋入已去除上述複數個第2絕緣層及上述第4絕緣層之區域之步驟。
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