JP2022180178A - メモリシステム - Google Patents

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Abstract

【課題】メモリシステムにおける読み出し動作を高速化すること。【解決手段】メモリシステムは、第１ピラーと、第１トランジスタと第１メモリセルとを含む第１ストリングと、第２トランジスタと第２メモリセルとを含む第２ストリングと、第１ビット線と、第１ゲート線と、第１ワード線と、第２ゲート線と、第２ワード線と、制御回路と、を有する。前記制御回路は、前記第１メモリセルに対する読み出し動作を実行する際に、前記第１ワード線に、読み出し電圧を印加し、前記第２ワード線に、前記第２メモリセルに蓄積された電荷に拘わらず前記第２メモリセルをオフ状態にする電圧を印加し、前記第１ゲート線に、前記第１トランジスタをオン状態にする電圧を印加し、前記第２ゲート線に、前記第２トランジスタをオン状態にする電圧を印加する。【選択図】図１５

Description

本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
特開２０１７－１６８１６３号公報 特開２０１８－１６４０７０号公報
メモリシステムにおける読み出し動作を高速化すること。
一実施形態に係るメモリシステムは、半導体を含む第１ピラーと、前記第１ピラーに隣接し、直列に接続された第１トランジスタと第１メモリセルとを含む第１ストリングと、前記第１ピラーに隣接し、直列に接続された第２トランジスタと第２メモリセルとを含む第２ストリングと、前記第１トランジスタ及び前記第２トランジスタに接続された第１ビット線と、前記第１トランジスタに接続され、第１絶縁層上に設けられた第１ゲート線と、前記第１メモリセルに接続され、第２絶縁層上に設けられた第１ワード線と、前記第２トランジスタに接続され、前記第１絶縁層上に設けられ、前記第１ゲート線とともに前記第１ピラーを挟む第２ゲート線と、前記第２メモリセルに接続され、前記第２絶縁層上に設けられ、前記第１ワード線とともに前記第１ピラーを挟む第２ワード線と、制御回路と、を有する。前記制御回路は、前記第１メモリセルに対する読み出し動作を実行する際に、前記第１ワード線に、読み出し電圧を印加し、前記第２ワード線に、前記第２メモリセルに蓄積された電荷に拘わらず前記第２メモリセルをオフ状態にする電圧を印加し、前記第１ゲート線に、前記第１トランジスタをオン状態にする電圧を印加し、前記第２ゲート線に、前記第２トランジスタをオン状態にする電圧を印加する。
一実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線、ビット線、及びメモリピラーのレイアウトを示す図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを示す図である。 図６に示す半導体記憶装置のＡ－Ａ’断面図である。 図６に示す半導体記憶装置のＢ－Ｂ’断面図である。 図７に示すメモリセルのＣ－Ｃ’断面図である。 図９に示すメモリセルのＤ－Ｄ’断面図である。 図９に示すメモリセルの変形例である。 図１１に示すメモリセルのＥ－Ｅ’断面図である。 一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。 一実施形態に係る半導体記憶装置における読み出し動作を示すタイミングチャートである。 一実施形態に係る半導体記憶装置における読み出し動作を示す図である。 一実施形態に係る半導体記憶装置のセンスアンプの回路構成の一例である。 一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを参照した読み出し動作を説明する図である。 一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを参照した読み出し動作を説明する図である。 一実施形態に係る半導体記憶装置におけるビット線とセンスアンプとの接続関係を示す図である。 一実施形態に係る半導体記憶装置におけるビット線とセンスアンプとの接続関係を示す図である。 一実施形態に係る半導体記憶装置におけるアドレス変換テーブルの一例を示す図である。 一実施形態に係るメモリシステムの周辺回路におけるカラムアドレスの割り付けを変換する例を示す図である。 一実施形態に係るメモリシステムの周辺回路におけるカラムアドレス変換を示す図である。 一実施形態に係るメモリシステムの周辺回路におけるカラムアドレスの割り付けを変換する例を示す図である。 一実施形態に係るメモリシステムの周辺回路におけるカラムアドレスの割り付けを変換する例を示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。 比較例に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。
以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。
１．第１実施形態
図１～図１６を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
１－１．メモリシステムの全体構成
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。
パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書き込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。
半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割り付けられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。
半導体記憶装置５～８の各々と接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。
ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。
信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書き込むことを指示する。
信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書き込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。
メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）６１、内蔵メモリ（ＲＡＭ：Random Access Memory）６２、ＮＡＮＤインタフェース回路６３、バッファメモリ６４、及びホストインタフェース回路６５を備えている。
プロセッサ６１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）６１は、例えば、外部から受信したデータの書き込み命令に応答して、ＮＡＮＤインタフェースに基づく書き込み命令を半導体記憶装置５～８に対して発行する。この機能は、読み出し、消去、及び校正等の動作に共通する機能である。
内蔵メモリ（built-in memory）６２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路（NAND interface）６３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書き込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読み出しデータを受信する。
バッファメモリ（buffer memory）６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路（host interface）６５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
１－２．半導体記憶装置の構成
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書き込みデータ及び読み出しデータの送受信を行う。
ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。
ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。
ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータを感知し、感知した読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。
ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。
１－３．メモリセルアレイ２１の構成
１－３－１．メモリセルアレイ２１の回路構成
メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込み動作がなされると、すなわち、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。各セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｅに共通接続される。奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、共通に接続されてもよく、独立に制御可能であってもよい。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタＭＴの閾値電圧は、書き込まれた状態のメモリセルトランジスタＭＴの閾値電圧と比べて低い。
メモリセルアレイ２１内において、同一列に設けられたＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０に共通接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
つまり、メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング５０を含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
１－３－２．メモリセルアレイ２１の平面レイアウト
図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
図５に示すように、Ｘ方向に長手を有する配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に長手を有する第１接続部（1st connect）１０－０ｄによって接続されている。２本の配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられている。配線層１０－０ａ、１０－０ｂは、他の１の配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられている。３本の配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
Ｘ方向に長手を有する配線層１０－１ａ、１０－１ｂは、Ｙ方向に長手を有する第２接続部（2nd connect）１０－１ｄによって接続されている。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと他の１の配線層（配線層１０－２ａ）との間に設けられている。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
Ｘ方向に長手を有する配線層１０－２ａ、１０－２ｂは、Ｙ方向に長手を有する第１接続部１０－２ｄによって接続されている。同様に、Ｘ方向に長手を有する配線層１０－３ａ、１０－３ｂは、Ｙ方向に長手を有する第２接続部１０－３ｄによって接続されている。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられている。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられている。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられている。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられている。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側である一端に設けられている。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２本の配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
本実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ０という。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ１という。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ２という。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ３という。
ブロックＢＬＫ内においてＹ方向に隣接する配線層１０は絶縁されている。隣接する配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ２１内には、例えばＹ方向に、図５に示すブロックＢＬＫが複数配列されている。Ｙ方向に隣接するブロックＢＬＫ間も、上記と同様に絶縁されている。隣接するブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１はＳＬＴ２と同様の構成を有する。
Ｙ方向に隣接する配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰの各々はＺ方向に長手を有する。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーＭＰはメモリセル部（memory cell）に設けられている。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられている。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられている。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられている。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられている。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられている。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられている。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられている。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられている。
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配列されている。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配列されている。
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配列される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、メモリピラーＭＰ４～ＭＰ７に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配列されている。
メモリピラーＭＰ０～ＭＰ３の上方には、２本のビット線ＢＬ０、ＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２本のビット線ＢＬ２、ＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５、ＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４、ＭＰ６に共通に接続される。
メモリピラーＭＰ８～ＭＰ１１の上方には、２本のビット線ＢＬ４、ＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９、ＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８、ＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２本のビット線ＢＬ６、ＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３、ＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２、ＭＰ１４に共通に接続される。
本実施形態の場合、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１のＹ方向の位置は、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５に対して、メモリピラーＭＰ間の距離の１／２だけシフトした位置に設けられる。
メモリピラーＭＰは、Ｙ方向において隣接する２つの配線層１０の間に設けられ、いずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向に隣接するメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。
詳細は後述するが、メモリピラーＭＰ１、ＭＰ３に接続されたビット線ＢＬ０及びメモリピラーＭＰ９、ＭＰ１１に接続されたビット線ＢＬ４を第１グループＧＲ１という場合がある。メモリピラーＭＰ０、ＭＰ２、ＭＰ４～ＭＰ７に接続されたビット線ＢＬ１～ＢＬ３及びメモリピラーＭＰ８、ＭＰ１０、ＭＰ１２～ＭＰ１５に接続されたビット線ＢＬ５～ＢＬ７を第２グループＧＲ２という場合がある。
なお、スリットＳＬＴ１を挟んで隣接する配線層１０－０ａと１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
図６は、図５と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図６は図５の１ブロック分の領域に対応しており、図５で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
図６に示すように、Ｘ方向に延びる９個の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）が、Ｙ方向に沿って配列されている。各配線層１１－０ａ、１１－０ｂ、１１－１～１１－７は、絶縁層を介して配線層１０－０～１０－７の下層に設けられる。
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図６に示すように、ワード線ＷＬｅ７として機能する配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、Ｙ方向に長手を有する第１接続部（1st connect）１１－８によって接続されている。第１接続部１１－８はＸ方向の一端に設けられている。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、第１接続部１１－８を介してロウデコーダ３０に接続される。第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅという場合がある。
ワード線ＷＬｏ７として機能する配線層１１－１、１１－３、１１－５、１１－７は、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－１、１１－３、１１－５、１１－７は、Ｙ方向に長手を有する第２接続部（2nd connect）１１－９によって接続されている。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側である他端に設けられている。配線層１１－１、１１－３、１１－５、１１－７は、第２接続部１１－９を介してロウデコーダ３０に接続される。第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏという場合がある。
第１接続部１１－８と第２接続部１１－９との間にメモリセル部（memory cell）が設けられる。メモリセル部のうち、配線層１１ｅと対向する部分を「第１メモリセル部」といい、配線層１１ｏと対向する部分を「第２メモリセル部」という場合がある。メモリセル部において、Ｙ方向に隣接する配線層１１は、図５で説明したスリットＳＬＴ２によって離隔されている。Ｙ方向に隣接するブロックＢＬＫ間の配線層１１も、図５の説明と同様にスリットＳＬＴ１によって離隔されている。メモリセル部において、図５と同様にメモリピラーＭＰ０～ＭＰ１５が設けられている。
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図６のワード線ＷＬ７と同様の構成を有する。
１－３－３．メモリセルアレイ２１の断面構造
図７を用いて、メモリセルアレイ２１の断面構造について説明する。図７は、図６に示す半導体記憶装置のＡ－Ａ’断面図である。
図７に示すように、半導体基板１３のｐ型ウェル領域（p-well）の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。配線層１１、１２の平面レイアウトは、図６に示されたレイアウトと同様のレイアウトである。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは、図５に示されたレイアウトである。
配線層１２は、セレクトゲート線ＳＧＳｏ又はセレクトゲート線ＳＧＳｅとして機能する。セレクトゲート線ＳＧＳｏ、ＳＧＳｅはＹ方向に交互に配置される。Ｙ方向に隣接するセレクトゲート線ＳＧＳｏ、ＳＧＳｅの間にはメモリピラーＭＰが設けられている。
配線層１１は、ワード線ＷＬｏ又はワード線ＷＬｅとして機能する。ワード線ＷＬｏ、ＷＬｅはＹ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｏ、ＷＬｅの間にはメモリピラーＭＰが設けられている。メモリピラーＭＰとワード線ＷＬｏとの間、及びメモリピラーＭＰとワード線ＷＬｅとの間には後述するメモリセルが設けられている。
Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１には絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ１内に設けられてもよい。
メモリピラーＭＰ上には、ビット線ＢＬ１、ＢＬ２が設けられている。メモリピラーＭＰ０とビット線ＢＬ１との間、及びメモリピラーＭＰ２とビット線ＢＬ１との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。同様に、メモリピラーＭＰ５とビット線ＢＬ２との間、及びメモリピラーＭＰ７とビット線ＢＬ２との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。その他のメモリピラーＭＰは、図７に示す断面以外の領域で、コンタクトプラグ１６を介してビット線ＢＬ１又はビット線ＢＬ２と接続されている。
図８は、図６に示す半導体記憶装置のＢ－Ｂ’断面図である。図７で説明したように、半導体基板１３の上方には、配線層１２、１１、１０が順次設けられている。図８では、Ｂ－Ｂ’断面図の奥行き方向に存在する構成が点線で描かれている。
第１接続領域（1st connect）１７ｄでは、配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１１、１２にコンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１０～１２が、金属配線層１８を介してロウデコーダ３０に電気的に接続される。
第２接続領域（2nd connect）１９ｄでは、上記と同様に配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１１、１２にコンタクトプラグ１９が設けられる。コンタクトプラグ１９は金属配線層２０に接続される。奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、奇数ワード線ＷＬｏ、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１１及び１２が、金属配線層２０を介してロウデコーダ３０に電気的に接続される。
配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ３０に電気的に接続されてもよく、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ３０に電気的に接続されてもよい。
１－４．メモリピラー及びメモリセルトランジスタの構造
図９及び図１０を用いて、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。
１－４－１．第１の例
図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
図９及び図１０に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８、４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化層である。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０は、例えば多結晶シリコン層である。半導体層４０は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層４０は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられており、メモリセルトランジスタＭＴごとに分離されていない。
上記のように半導体層４０は対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、当該２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、左側のメモリセルトランジスタＭＴで形成されるチャネル及び右側のメモリセルトランジスタＭＴで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。上記の構成を、２つのメモリセルトランジスタＭＴがチャネルを共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、図９に示すＸＹ平面内において２つの領域に分離され、それぞれが、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば導電性を備えた多結晶シリコン層である。分離された導電層４２は、それぞれ上記の２つのメモリセルトランジスタＭＴの電荷蓄積層として機能する。
絶縁層４３は例えばシリコン酸化層である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、４６ｃが順次設けられる。絶縁層４６ａ、４６ｃは、例えばシリコン酸化層である。絶縁層４６ｂは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタＭＴのブロック絶縁層として機能する。これらの絶縁層４６ａ～４６ｂも、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ層等）４７が形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁されている。
１－４－２．第２の例
図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
図１１及び図１２に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層７０、半導体層７１、及び絶縁層７２～７４を含む。絶縁層７０は、例えばシリコン酸化層である。半導体層７１は、絶縁層７０の周囲を取り囲むようにして設けられている。半導体層７１は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層７１は、例えば多結晶シリコン層である。半導体層７１は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられている。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
絶縁層７２は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層７２は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層７３は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層７３は、例えばシリコン窒化層である。絶縁層７４は、絶縁層７３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁層として機能する。絶縁層７４は、例えばシリコン酸化層である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層７７が埋め込まれている。絶縁層７７は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層７５が設けられる。ＡｌＯ層７５の周囲に、例えばバリアメタル層（ＴｉＮ層等）７６が形成される。バリアメタル層７６の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。
１－５．等価回路
図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。ＮＡＮＤストリング５０ｏは、直列に接続された選択トランジスタＳＴｏ１、メモリセルトランジスタＭＴｏ０～ＭＴｏ７、及び選択トランジスタＳＴｏ２を有する。ＮＡＮＤストリング５０ｅは、直列に接続された選択トランジスタＳＴｅ１、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、及び選択トランジスタＳＴｅ２を有する。
ＮＡＮＤストリング５０ｏを「第１ストリング」という場合がある。ＮＡＮＤストリング５０ｅを「第２ストリング」という場合がある。この場合、第１ストリング及び第２ストリングはともに１本のメモリピラーＭＰ（「第１ピラー」という場合がある）に隣接する。選択トランジスタＳＴｏ１を「第１トランジスタ」という場合がある。メモリセルトランジスタＭＴｏ０～ＭＴｏ７のうち、読み出し動作の対象であるメモリセルトランジスタＭＴを「第１メモリセル」という場合がある。選択トランジスタＳＴｅ１を「第２トランジスタ」という場合がある。メモリセルトランジスタＭＴｅ０～ＭＴｅ７のうち、第１メモリセルに対向するメモリセルトランジスタＭＴを「第２メモリセル」という場合がある。
ＮＡＮＤストリング５０ｏの選択トランジスタＳＴｏ１は、セレクトゲート線ＳＧＤ３に接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴｅ１は、セレクトゲート線ＳＧＤ２に接続されている。ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、それぞれワード線ＷＬｏ０～ＷＬｏ７に接続されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、それぞれワード線ＷＬｅ０～ＷＬｅ７に接続されている。ワード線ＷＬｏ０～ＷＬｏ７のうち、ワード線ＷＬｏ０が最下層であり、ＷＬｏ７が最上層である。ワード線ＷＬｅ０～ＷＬｅ７のうち、ワード線ＷＬｅ０が最下層であり、ＷＬｅ７が最上層である。ＮＡＮＤストリング５０ｏの選択トランジスタＳＴｏ２は、セレクトゲート線ＳＧＳｏに接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴｅ２は、セレクトゲート線ＳＧＳｅに接続されている。
対向する選択トランジスタＳＴｏ１、ＳＴｅ１のソース同士及びドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＭＴｏ０～７、ＭＴｅ０～７のソース同士及びドレイン同士は電気的に接続されている。対向する選択トランジスタＳＴｏ２、ＳＴｅ２のソース同士及びドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ、５０ｅは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
上記の第１トランジスタ（選択トランジスタＳＴｏ１）及び第２トランジスタ（選択トランジスタＳＴｅ１）の両方に接続されたビット線ＢＬを「第１ビット線」という場合がある。セレクトゲート線ＳＧＤ３を「第１ゲート線」という場合がある。第１ゲート線は第１トランジスタに接続されている。上記の第１メモリセル（ＭＴｏ）に接続されたワード線ＷＬｏを「第１ワード線」という場合がある。
セレクトゲート線ＳＧＤ２を「第２ゲート線」という場合がある。第２ゲート線は第２トランジスタ（ＳＴｅ１）に接続されている。図５に示すように、第１ゲート線（ＳＧＤ３）及び第２ゲート線（ＳＧＤ２）は第１ピラー（ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５）を挟む。第１ゲート線及び第２ゲート線は同一層に設けられている。換言すると、第１ゲート線及び第２ゲート線は同一の絶縁層（「第１絶縁層」という場合がある）上に設けられている。さらに換言すると、第１ゲート線及び第２ゲート線はともに第１絶縁層に接している。
上記の第２メモリセル（ＭＴｅ）に接続されたワード線ＷＬｅを「第２ワード線」という場合がある。図６に示すように、第１ワード線（ＷＬｏ）及び第２ワード線（ＷＬｅ）は上記の第１ピラー（ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５）を挟む。第１ワード線及び第２ワード線は同一層に設けられている。換言すると、第１ワード線及び第２ワード線は同一の絶縁層（「第２絶縁層」という場合がある）上に設けられている。さらに換言すると、第１ワード線及び第２ワード線はともに第２絶縁層に接している。
１－６．読み出し動作
１－６－１．選択トランジスタの選択
セレクトゲート線ＳＧＤが選択される様子について、図５及び図６を用いて説明する。以下の読み出し動作は、メモリコントローラ２に設けられた制御回路によって実行される。
セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３のいずれかに、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。
１－６－２．読み出し動作におけるタイミングチャート
図１４及び図１５を用いて、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作について説明する。図１４は、セレクトゲート線ＳＧＤ３、ワード線ＷＬｏ２、及び第２グループＧＲ２のビット線ＢＬに属するメモリセルトランジスタＭＴに対する読み出し動作を実行する場合における各種配線の電圧変化を示すタイミングチャートである。図１５は、上記の場合における電流の流れを示す図である。
図１４において、「ＳＥＬ－ＢＬ」は、読み出し動作において選択されたビット線である。つまり、「ＳＥＬ－ＢＬ」は、読み出し動作の対象であるメモリセルトランジスタＭＴに接続されたビット線である。「ＵＳＥＬ－ＢＬ」は非選択のビット線である。例えば、図５に示すように、第２グループＧＲ２のビット線ＢＬに対して読み出し動作を実行する場合、「ＳＥＬ－ＢＬ」はビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７であり、「ＵＳＥＬ－ＢＬ」は第１グループＧＲ１のビット線ＢＬ０、ＢＬ４である。「ＨＬＬ」、「ＸＬＬ」、及び「ＳＴＢ」はそれぞれ制御信号である。
「ＳＥＬ－」は、読み出し動作において、選択された選択トランジスタ及びメモリセルトランジスタに接続された制御信号線を指す。「ＵＳＥＬ－」は、非選択の選択トランジスタ及びメモリセルトランジスタに接続された制御信号線を指す。
以下の説明において、例えばメモリセルトランジスタＭＴｏ、ＭＴｅを区別する必要がない場合は、単に「メモリセルトランジスタＭＴ」という。同様に、選択トランジスタＳＴｏ、ＳＴｅを区別する必要がない場合は、単に「選択トランジスタＳＴ」という。
図１５の例において、読み出し動作の対象はメモリセルトランジスタＭＴｏ２である。メモリセルトランジスタＭＴｏ２に接続されたワード線が「ＳＥＬ－ＷＬｏ２」である。メモリセルトランジスタＭＴｏ２に対向するメモリセルトランジスタＭＴｅ２に接続されたワード線が「ＵＳＥＬ－ＷＬｅ２」である。それ以外のワード線は「ＵＳＥＬ－ＷＬ」である。メモリセルトランジスタＭＴｏ２が属するＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴｏ１、ＳＴｏ２に接続されたセレクトゲート線が、それぞれ「ＳＥＬ－ＳＧＤ３」、「ＳＥＬ－ＳＧＳｏ」である。メモリセルトランジスタＭＴｏ２が属するＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴｅ１、ＳＴｅ２に接続されたセレクトゲート線が、それぞれ「ＵＳＥＬ－ＳＧＤ２」、「ＵＳＥＬ－ＳＧＳｅ」である。
図１４に示すように、時刻ｔ１において、選択ブロックＢＬＫにおける全てのセレクトゲート線ＳＧＤ（ＳＥＬ－ＳＧＤ３及びＵＳＥＬ－ＳＧＤ２を含む）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ１がオン状態になる。同様に、時刻ｔ１において、選択ブロックＢＬＫにおける全セレクトゲート線ＳＧＳ（ＳＥＬ－ＳＧＳｏ及びＵＳＥＬ－ＳＧＳｅ）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ２がオン状態になる。
図１４に示すように、時刻ｔ１において、ワード線ＳＥＬ－ＷＬｏ２、ＵＳＥＬ－ＷＬに電圧ＶＲＥＡＤが供給されて、これらのワード線に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ７、ＭＴｅ０～ＭＴｅ１、ＭＴｅ３～ＭＴｅ７が保持データに関わらずオン状態になる。時刻ｔ１において、メモリセルトランジスタＭＴｅ２に接続されたワード線ＵＳＥＬ－ＷＬｅ２には、継続して電圧ＶＳＳが供給される。上記の動作は、読み出し動作における初期動作である。
図１５を参照すると、ワード線ＳＥＬ－ＷＬｏ２に接続されたメモリセルトランジスタＭＴｏ２及びワード線ＵＳＥＬ－ＷＬｅ２に接続されたメモリセルトランジスタＭＴｅ２は互いにチャネルを共有する。
上記のように、セレクトゲート線ＳＥＬ－ＳＧＤ３、ＵＳＥＬ－ＳＧＤ２、及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＧが供給されることで、選択トランジスタＳＴ１、ＳＴ２はオン状態になる。ワード線ＳＥＬ－ＷＬｏ２、ＵＳＥＬ－ＷＬに電圧ＶＲＥＡＤが供給され、ワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＳＳが供給されることで、メモリセルトランジスタＭＴｅ２以外のメモリセルトランジスタＭＴは、保持データに関わらずオン状態になる。これにより、メモリセルトランジスタＭＴｅ２以外の全てのメモリセルトランジスタＭＴのチャネルにＶＳＳ（例えば０Ｖ）が供給される。上記の選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴｅ２以外の全てのメモリセルトランジスタＭＴのオン状態は、以下の時刻ｔ７まで継続する。
次に、時刻ｔ２において、ワード線ＳＥＬ－ＷＬｏ２に電圧ＶＳＳが供給される。同様に、時刻ｔ２において、ワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＮＥＧが供給される。上記の構成を換言すると、ワード線ＳＥＬ－ＷＬｏ２に供給される電圧が電圧ＶＲＥＡＤから電圧ＶＳＳに下降するとともに、ワード線ＵＳＥＬ－ＷＬｅ２に供給される電圧が下降する。電圧ＶＮＥＧは、メモリセルトランジスタＭＴに蓄積された電荷に拘わらずメモリセルトランジスタＭＴを強制的にオフ状態にするための電圧である。すなわち、電圧ＶＮＥＧは、データが消去された状態におけるメモリセルトランジスタＭＴの閾値電圧よりも十分低い電圧である。時刻ｔ２を経過しても、セレクトゲート線ＳＥＬ－ＳＧＤ３、ＵＳＥＬ－ＳＧＤ２、及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅには、継続して電圧ＶＳＧが供給される。同様に、時刻ｔ２を経過しても、ＵＳＥＬ－ＷＬには、継続して電圧ＶＲＥＡＤが供給される。
次に、時刻ｔ３において、読み出し動作において選択されたビット線ＳＥＬ－ＢＬがプリチャージされる。この動作により、選択されたビット線ＳＥＬ－ＢＬに電圧ＶＢＬが供給される。詳細は後述するが、図１４に示すように、センスアンプ３１は制御信号ＨＬＬ、制御信号ＸＸＬ、及び制御信号ＳＴＢによって制御される。なお、時刻ｔ３において、当該読み出し動作において非選択のビット線ＵＳＥＬ－ＢＬはフローティング状態になる。非選択のビット線ＵＳＥＬ－ＢＬがフローティング状態である期間は、点線で示されている。
次に、時刻ｔ４において、セレクトゲート線ＳＥＬ－ＳＧＤ３、ＵＳＥＬ－ＳＧＤ２、及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＧが供給された状態で、選択されたワード線ＳＥＬ－ＷＬｏ２に読み出し電圧ＶＣＧＲＶが供給される。時刻ｔ４において、非選択のワード線ＵＳＥＬ－ＷＬｅ２には電圧ＶＮＥＧが供給され、その他の非選択のワード線ＵＳＥＬ－ＷＬには電圧ＶＲＥＡＤが供給される。読み出し電圧ＶＣＧＲＶは、読み出しレベルに応じた電圧であり、選択されたメモリセルトランジスタＭＴの保持データが“０”であるか“１”であるかを判断するための電圧である。
このときの状態が図１５に示されている。上記のように制御された結果、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴｏ０～ＭＴｏ１、ＭＴｏ３～ＭＴｏ７、ＭＴｅ０～ＭＴｅ１、ＭＴｅ３～ＭＴｅ７がオン状態になる。
次に、読み出し動作が終了すると、時刻ｔ５において、選択されたビット線ＳＥＬ－ＢＬに供給される電圧は電圧ＶＢＬから電圧ＶＳＳに変化する。次に、時刻ｔ６において、選択されたワード線ＳＥＬ－ＷＬｏ２及び非選択のワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＲＥＡＤが供給される。
セレクトゲート線ＳＧＤ３、ワード線ＷＬｏ２、及び第１グループＧＲ１のビット線ＢＬに属するメモリセルトランジスタＭＴに対する読み出し動作を実行する場合は、時刻ｔ１からｔ７の間、ＵＳＥＬ－ＳＧＤ２の代わりにＵＳＥＬ－ＳＧＤ０に電圧ＶＳＧが供給される。この場合「ＳＥＬ－ＢＬ」はビット線ＢＬ０、ＢＬ４であり、「ＵＳＥＬ－ＢＬ」はビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７である。
以下の説明において、メモリピラーＭＰ２を「第１ピラー」ということができる。ワード線ＷＬｏ２を「第１ワード線」ということができる。ワード線ＷＬｅ２を「第２ワード線」ということができる。メモリセルトランジスタＭＴｏ２を「第１メモリセル」ということができる。メモリセルトランジスタＭＴｅ２を「第２メモリセル」ということができる。ビット線ＢＬ１を「第１ビット線」ということができる。
上記の場合、上記の時刻ｔ４以降の読み出し動作（図１５に示す状態）を以下のように表現することができる。メモリコントローラ２の制御回路は、第１メモリセル（ＭＰ２のＭＴｏ２）に対する読み出し動作を実行する際に、第１ワード線に読み出し電圧（電圧ＶＣＧＲＶ）を印加し、第２ワード線（ＷＬｅ２）に第２メモリセル（ＭＰ２のＭＴｅ２）を強制的にオフ状態にする電圧（電圧ＶＮＥＧ）を印加し、第１ゲート線（ＳＧＤ３）に第１トランジスタ（ＭＰ２のＳＴｏ１）をオン状態にする電圧（ＶＳＧ）を印加し、第２ゲート線（ＳＧＤ２）に第２トランジスタ（ＭＰ２のＳＴｅ１）をオン状態にする電圧（ＶＳＧ）を印加する。
以下の説明において、メモリピラーＭＰ３を「第２ピラー」ということができる。メモリピラーＭＰ３には、図１３と同様のＮＡＮＤストリング５０ｏ、５０ｅが設けられている。第２ピラーに隣接するＮＡＮＤストリング５０ｏを「第３ストリング」ということができる。第２ピラーに隣接するＮＡＮＤストリング５０ｅを「第４ストリング」ということができる。第３ストリングに含まれる選択トランジスタＳＴｏ１を「第３トランジスタ」ということができる。第３ストリングに含まれるメモリセルトランジスタＭＴｏ２を「第３メモリセル」ということができる。第４ストリングに含まれる選択トランジスタＳＴｅ１を「第４トランジスタ」ということができる。第４ストリングに含まれるメモリセルトランジスタＭＴｅ２を「第４メモリセル」ということができる。ビット線ＢＬ０を「第２ビット線」ということができる。
上記と同様に、メモリピラーＭＰ１を「第３ピラー」ということができる。メモリピラーＭＰ１には、図１３と同様のＮＡＮＤストリング５０ｏ、５０ｅが設けられている。第３ピラーに隣接するＮＡＮＤストリング５０ｅを「第５ストリング」ということができる。第５ストリングに含まれる選択トランジスタＳＴｅ１を「第５トランジスタ」ということができる。第５ストリングに含まれるメモリセルトランジスタＭＴｅ２を「第５メモリセル」ということができる。第５トランジスタ（ＭＰ１のＳＴｅ１）は、第２ビット線（ＢＬ０）及び第２ゲート線（ＳＧＤ２）に接続されている。第５メモリセル（ＭＰ１のＭＴｅ２）は、第２ワード線（ＷＬｅ２）に接続されている。
第２ビット線（ＢＬ０）は第３トランジスタ（ＭＰ３のＳＴｏ１）及び第４トランジスタ（ＭＰ３のＳＴｅ１）に接続されている。セレクトゲート線ＳＧＤ０を「第３ゲート線」という場合がある。図５に示すように、第１ゲート線（ＳＧＤ３）及び第３ゲート線（ＳＧＤ０）は第２ピラー（ＭＰ３）を挟む。第３ゲート線（ＳＧＤ０）は、第１ゲート線（ＳＧＤ３）及び第２ゲート線（ＳＧＤ２）と同一の絶縁層（「第１絶縁層」という場合がある）上に設けられている。さらに換言すると、第１ゲート線及び第２ゲート線はともに第１絶縁層に接している。第３トランジスタ（ＭＰ３のＳＴｏ１）は第１ゲート線（ＳＧＤ３）に接続されている。第３メモリセル（ＭＰ３のＭＴｏ２）は第１ワード線（ＷＬｏ２）に接続されている。第４メモリセル（ＭＰ３のＭＴｅ２）は第２ワード線（ＷＬｅ２）に接続されている。図６に示すように、第２ピラー（ＭＰ３）は第１ワード線（ＷＬｏ２）と第２ワード線（ＷＬｅ２）とによって挟まれている。
上記の場合、上記の時刻ｔ４以降の読み出し動作（図１５に示す状態）を以下のように表現することができる。メモリコントローラ２の制御回路は、第１メモリセル（ＭＰ２のＭＴｏ２）に対する読み出し動作を実行する際に、第１ビット線（ＢＬ１）に電圧を供給し、第２ビット線（ＢＬ０）をフローティング状態にする。
上記の動作によって、メモリセルトランジスタＭＴｏ２に対して読み出し動作を実行する場合、当該メモリセルトランジスタＭＴｏ２とチャネルを共有するメモリセルトランジスタＭＴｅ２は強制的にオフ状態になる。したがって、メモリセルトランジスタＭＴｏ２に対する読み出し動作において、読み出し動作の対象ではないメモリセルトランジスタＭＴｅ２の影響を排除することができる。さらに、上記のメモリセルトランジスタＭＴｏ２、ＭＴｅ２以外のメモリセルトランジスタＭＴは全てオン状態であり、選択トランジスタＳＴ１、ＳＴ２もオン状態であるため、これらのトランジスタによる抵抗成分を小さくすることができる。その結果、より正確に読み出し動作の対象であるメモリセルトランジスタＭＴｏ２の値を読み出すことができる。
１－７．センスアンプユニットの回路構成
センスアンプユニットＳＡＵの回路構成の一例を説明する。図１６は、センスアンプユニットＳＡＵの回路構成の一例である。なお、図１６に示すセンスアンプユニットＳＡＵの回路構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のセンスアンプユニットＳＡＵの回路構成は、図１６に示す例に限定されない。
図３に示すセンスアンプ３１は、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１６には、１つのセンスアンプユニットＳＡＵの回路構成が抽出して示されている。
センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出されたデータを一時的に保持する。センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることができる。詳細は後述するが、半導体記憶装置５は、センスアンプ３１（センスアンプユニットＳＡＵ）を用いて、本実施形態に係る読み出し動作を実行することができる。
図１６に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、及びラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬを含んでいる。当該センスアンプ部及び当該ラッチ回路は、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンシングして、読み出したデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含む。
トランジスタ１２０の一端は電源線（ＶＤＤ）に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。
トランジスタ１２４の一端はノードＣＯＭに接続される。トランジスタ１２４の他端はノードＳＲＣに接続される。トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続される。トランジスタ１２５の他端はノードＳＥＮに接続される。トランジスタ１２５のゲートには制御信号ＨＬＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続される。トランジスタ１２６の他端はノードＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。
トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。
上記の制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、ＳＴＢは、例えば図３に示すシーケンサ２７によって生成される。トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置５の内部電源電圧である電圧ＶＤＤが印加され、ノードＳＲＣには、例えば半導体記憶装置５の接地電圧である電圧ＶＳＳが印加される。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは、例えば、レジスタ２６に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用される。
ラッチ回路ＳＤＬは、例えばインバータ１３０、１３１、及びｎチャネルＭＯＳトランジスタ１３２、１３３を含む。インバータ１３０の入力ノードはノードＬＡＴに接続される。インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプ３１において、各センスアンプユニットＳＡＵがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。本明細書等において「シーケンサ２７が制御信号ＳＴＢをアサートする」とは、シーケンサ２７が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。
本実施形態に係るセンスアンプ３１の構成は、上記の構成に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２７が制御信号ＳＴＢをアサートする」とは、シーケンサ２７が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。
センスアンプユニットＳＡＵが備えるラッチ回路の個数は任意である。当該ラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＣが保持するデータのビット数に基づいて設計される。１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。
以上のように、本実施形態に係るメモリシステムによると、例えば読み出し動作の対象であるメモリセルトランジスタＭＴｏに対して読み出し動作を実行する際に、当該メモリセルトランジスタＭＴｏが属するＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴｏ１だけでなく、当該メモリセルトランジスタＭＴｏに対向するメモリセルトランジスタＭＴｅに属するＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴｅ１をオン状態にすることで、読み出し動作時に得られる電流値を大きくすることができる。その結果、より正確に読み出し動作の対象であるメモリセルトランジスタＭＴｏの値を読み出すことができる。
本実施形態では、読み出し動作の対象であるメモリセルトランジスタＭＴｏ２に対向するメモリセルトランジスタＭＴｅ２だけに電圧ＶＮＥＧが供給される構成を例示したが、この構成に限定されない。例えば、メモリセルトランジスタＭＴｅ２の上層及び下層の少なくともいずれかに設けられたメモリセルトランジスタ（ＭＴｅ３、ＭＴｅ１）に電圧ＶＮＥＧが供給されてもよい。
２．第２実施形態
図１７～図２２を用いて、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成についての説明を省略し、主に当該メモリシステムと相違する点について説明する。
２－１．読み出し動作
図１７及び図１８は、一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを参照した読み出し動作を説明する図である。ここでは、セレクトゲート線ＳＧＤ３及び第２グループＧＲ２のビット線ＢＬに属するメモリセルトランジスタＭＴに対する読み出し動作を例に説明する。図１７では、セレクトゲート線ＳＧＤ２、ＳＧＤ３、及びこれらによって挟まれたメモリピラーＭＰが強調して表示されている。図１７に示すように、メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５がセレクトゲート線ＳＧＤ２、ＳＧＤ３によって挟まれている。本実施形態では、これらのメモリピラーＭＰに属するメモリセルトランジスタＭＴに対して図１４及び図１５に示す読み出し動作を実行する。この場合、セレクトゲート線ＳＧＤ２、ＳＧＤ３の両方に対して電圧ＶＳＧが供給される。
図１７に示すように、メモリピラーＭＰ２はビット線ＢＬ１に接続され、メモリピラーＭＰ７はビット線ＢＬ２に接続され、メモリピラーＭＰ６はビット線ＢＬ３に接続され、メモリピラーＭＰ１０はビット線ＢＬ５に接続され、メモリピラーＭＰ１５はビット線ＢＬ６に接続され、メモリピラーＭＰ１４はビット線ＢＬ７に接続されている。つまり、これらのメモリピラーＭＰは、それぞれ異なるビット線に接続されている。したがって、これらのメモリピラーＭＰに属するメモリセルトランジスタＭＴについて、セレクトゲート線ＳＧＤ２、ＳＧＤ３に電圧ＶＳＧが供給された状態で読み出し動作を行うことができる。
一方、セレクトゲート線ＳＧＤ２、ＳＧＤ３に電圧ＶＳＧが供給されると、セレクトゲート線ＳＧＤ２のみに隣接するメモリピラーＭＰ１、ＭＰ９に属する選択トランジスタＳＴ１、及びセレクトゲート線ＳＧＤ３のみに隣接するメモリピラーＭＰ３、ＭＰ１１に属する選択トランジスタＳＴ１もオン状態になる。例えば、セレクトゲート線ＳＧＤ２、ＳＧＤ３に電圧ＶＳＧが供給された状態でビット線ＢＬ０を選択して読み出し動作を実行すると、メモリピラーＭＰ１、ＭＰ３の各々に属するメモリセルトランジスタＭＴに電流が流れてしまうため、正しい測定ができない。したがって、メモリピラーＭＰ１、ＭＰ３の各々に属するメモリセルトランジスタＭＴについて、セレクトゲート線ＳＧＤ２、ＳＧＤ３に電圧ＶＳＧが供給された状態で読み出し動作を行うことはできない。
次に、セレクトゲート線ＳＧＤ３及び第１グループＧＲ１のビット線ＢＬに属するメモリセルトランジスタＭＴに対する読み出し動作を説明する。メモリピラーＭＰ３、ＭＰ１１に属するメモリセルトランジスタＭＴに対して読み出し動作を実行する場合、図１８に示すように、メモリピラーＭＰ３、ＭＰ１１を挟むセレクトゲート線ＳＧＤ０、ＳＧＤ３に電圧ＶＳＧが供給された状態で読み出し動作を行う必要がある。
上記のように、第２グループＧＲ２のビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７に接続されたメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５に属するメモリセルトランジスタＭＴに対する読み出し動作を、セレクトゲート線ＳＧＤ２、ＳＧＤ３に電圧ＶＳＧを印加した状態で実行できる。また、第１グループＧＲ１のビット線ＢＬ０、ＢＬ４に接続されたメモリピラーＭＰ３、ＭＰ１１に属するメモリセルトランジスタＭＴに対する読み出し動作を、セレクトゲート線ＳＧＤ０、ＳＧＤ３に電圧ＶＳＧを印加しながら実行できる。
上記の読み出し動作によって、例えば読み出し動作の対象であるメモリセルトランジスタＭＴｏと直列に接続された選択トランジスタＳＴｏ１と、当該メモリセルトランジスタＭＴｏとチャネルを共有するメモリセルトランジスタＭＴｅと直列に接続された選択トランジスタＳＴｅ１と、の両方に電圧ＶＳＧが供給された状態（つまり、オン状態）で、読み出し動作を実行することができる。
以下の説明において、メモリピラーＭＰと、当該メモリピラーＭＰに設けられたＮＡＮＤストリング５０ｏ、５０ｅとを併せて「メモリ構造体」という場合がある。上記のように、第１ゲート（ＳＧＤ３）と第２ゲート（ＳＧＤ２）との間に設けられたメモリ構造体を「第１メモリ構造体」という。第１メモリ構造体は、第１ストリング（ＭＰ２の５０ｏ）及び第２ストリング（ＭＰ２の５０ｅ）を含む。第１ゲート（ＳＧＤ３）と第３ゲート（ＳＧＤ０）との間に設けられたメモリ構造体を「第２メモリ構造体」という。第２メモリ構造体は、第３ストリング（ＭＰ３の５０ｏ）及び第４ストリング（ＭＰ３の５０ｅ）を含む。
２－２．ビット線とセンスアンプとの接続関係
図１９及び図２０を用いて、ビット線ＢＬ０～ＢＬ７とセンスアンプＳＡ０～ＳＡ７との接続関係を説明する。図１９及び図２０のビット線ＢＬ０～ＢＬ７は、それぞれ図１７及び図１８のビット線ＢＬ０～ＢＬ７に対応する。センスアンプＳＡ０～ＳＡ７について、ＳＴＢ信号が同一のタイミングでアサートされてもよい。また、センスアンプＳＡ０～ＳＡ５のＳＴＢが同一のタイミングでアサートされ、センスアンプＳＡ６、ＳＡ７のＳＴＢが同一のタイミングでアサートされてもよい。センスアンプＳＡ０～ＳＡ７のうち、相対的に小さいアドレスが割り付けられたセンスアンプを「第１センスアンプ」という場合がある。センスアンプＳＡ０～ＳＡ７のうち、相対的に大きいアドレスが割り付けられたセンスアンプを「第２センスアンプ」という場合がある。
図１９は、ビット線とセンスアンプとの接続関係の一例である。図１９に示すように、ビット線ＢＬ１はセンスアンプＳＡ０に接続され、ビット線ＢＬ２はセンスアンプＳＡ１に接続され、ビット線ＢＬ３はセンスアンプＳＡ２に接続され、ビット線ＢＬ５はセンスアンプＳＡ３に接続され、ビット線ＢＬ６はセンスアンプＳＡ４に接続され、ビット線ＢＬ７はセンスアンプＳＡ５に接続されている。ビット線ＢＬ０はセンスアンプＳＡ６に接続され、ビット線ＢＬ４はセンスアンプＳＡ７に接続されている。つまり、第２グループＧＲ２のビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７は、センスアンプＳＡ０～ＳＡ５に接続される。第１グループＧＲ１のビット線ＢＬ０、ＢＬ４は、センスアンプＳＡ６～ＳＡ７に接続される。
図１７及び図１９に示す例において、セレクトゲート線ＳＧＤ２、ＳＧＤ３、ワード線ＷＬｏ２、及び第２グループＧＲ２のビット線ＢＬが選択された場合の、データ読み出し動作を説明する。センスアンプＳＡ０～ＳＡ５はメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５に属するメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１７参照）。一方、センスアンプＳＡ６は、メモリピラーＭＰ１、ＭＰ３に属する２つのメモリセルトランジスタＭＴｏ２に流れた電流の和を反映したデータを出力する。センスアンプＳＡ７はメモリピラーＭＰ９、ＭＰ１１に属する２つのメモリセルトランジスタＭＴｏ２に流れた電流の和を反映したデータを出力する。
センスアンプＳＡ０～ＳＡ５の出力は、それぞれ一つのメモリセルトランジスタＭＴを流れた電流を反映しているので、有効なデータである。一方、センスアンプＳＡ６、ＳＡ７の出力は、２つのメモリセルトランジスタＭＴを流れた電流の和を反映しているので、無効なデータである。
メモリコントローラ２は、有効なセンスアンプＳＡ０～ＳＡ５のデータをメモリチップから読み出す。図１９のようにビット線ＢＬとセンスアンプＳＡとを接続することで、ビット線ＢＬ１～ＢＬ３とビット線ＢＬ５～ＢＬ７とに分割された領域に保存されたデータが、メモリコントローラ２から見ると、センスアンプＳＡ０～ＳＡ５から出力されるように見えることが分かる。即ち、メモリコントローラ２は、分割されたビット線ＢＬ領域に保存されたデータを、連続したデータとして扱うことができる。
次に、図１８及び図１９に示す例において、セレクトゲート線ＳＧＤ０、ＳＧＤ３、ワード線ＷＬｏ２、及び第１グループＧＲ１のビット線ＢＬが選択された場合の、データ読み出し動作を説明する。センスアンプＳＡ６はメモリピラーＭＰ３のメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１８参照）。センスアンプＳＡ７はメモリピラーＭＰ１１のメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１８参照）。一方、センスアンプＳＡ０～ＳＡ５は、それぞれ２つのメモリセルトランジスタＭＴｏ２（例えば、センスアンプＳＡ０であれば、メモリピラーＭＰ０、ＭＰ２に属するメモリセルトランジスタＭＴｏ２）を流れた電流の和を反映したデータを出力する。
センスアンプＳＡ６、ＳＡ７の出力は、それぞれ一つのメモリセルトランジスタＭＴを流れた電流を反映しているので、有効なデータである。一方、センスアンプＳＡ０～ＳＡ５の出力は、２つのメモリセルトランジスタＭＴを流れた電流の和を反映しているので、無効なデータである。
メモリコントローラ２は無効なデータを無視する。図１９のようにビット線ＢＬとセンスアンプＳＡとを接続することで、ビット線ＢＬ０とビット線ＢＬ４とに分割された領域に保存されたデータが、メモリコントローラ２から見ると、センスアンプＳＡ６、ＳＡ７から出力されるように見えることが分かる。即ち、メモリコントローラ２は、分割されたビット線ＢＬ領域に保存されたデータを、連続したデータとして扱うことができる。
上記の説明では、セレクトゲート線ＳＧＤ３、ＳＧＤ２の間に設けられたメモリ構造体を「第１メモリ構造体」と表現しているが、第１メモリ構造体は、第２グループＧＲ２の全てのビット線ＢＬに接続されたメモリ構造体を含む。
上記の構成を換言すると、複数の第１メモリ構造体（ＭＰ０、ＭＰ２、ＭＰ４～ＭＰ８、ＭＰ１０、ＭＰ１２～ＭＰ１５）に接続された複数の第１ビット線（ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７）は、複数の第１センスアンプ（ＳＡ０～ＳＡ５）に接続されている。複数の第２メモリ構造体（ＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１）に接続された複数の第２ビット線（ＢＬ０、ＢＬ４）は、複数の第２センスアンプ（ＳＡ６～ＳＡ７）に接続されている。
図２０は、ビット線とセンスアンプとの接続関係の一例である。図２０に示すように、ビット線ＢＬ０はセンスアンプＳＡ０に接続され、ビット線ＢＬ４はセンスアンプＳＡ１に接続されている。ビット線ＢＬ１はセンスアンプＳＡ２に接続され、ビット線ＢＬ２はセンスアンプＳＡ３に接続され、ビット線ＢＬ３はセンスアンプＳＡ４に接続され、ビット線ＢＬ５はセンスアンプＳＡ５に接続され、ビット線ＢＬ６はセンスアンプＳＡ６に接続され、ビット線ＢＬ７はセンスアンプＳＡ７に接続されている。つまり、第１グループＧＲ１のビット線ＢＬ０、ＢＬ４は、センスアンプＳＡ０～ＳＡ１に接続される。第２グループＧＲ２のビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７は、センスアンプＳＡ２～ＳＡ７に接続される。
図１７及び図２０に示す例において、セレクトゲート線ＳＧＤ２、ＳＧＤ３、ワード線ＷＬｏ２、及び第２グループＧＲ２のビット線ＢＬが選択された場合の、データ読み出し動作を説明する。センスアンプＳＡ２～ＳＡ７はメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５に属するメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１７参照）。一方、センスアンプＳＡ０は、メモリピラーＭＰ１、ＭＰ３に属する２つのメモリセルトランジスタＭＴｏ２に流れた電流の和を反映したデータを出力する。センスアンプＳＡ１はメモリピラーＭＰ９、ＭＰ１１に属する２つのメモリセルトランジスタＭＴｏ２に流れた電流の和を反映したデータを出力する。
センスアンプＳＡ２～ＳＡ７の出力は、それぞれ一つのメモリセルトランジスタＭＴを流れた電流を反映しているので、有効なデータである。一方、センスアンプＳＡ０、ＳＡ１の出力は、２つのメモリセルトランジスタＭＴを流れた電流の和を反映しているので、無効なデータである。
メモリコントローラ２は無効なデータを無視する。図２０のようにビット線ＢＬとセンスアンプＳＡとを接続することで、ビット線ＢＬ１～ＢＬ３とビット線ＢＬ５～ＢＬ７とに分割された領域に保存されたデータが、メモリコントローラ２から見ると、センスアンプＳＡ２～ＳＡ７から出力されるように見えることが分かる。即ち、メモリコントローラ２は、分割されたビット線ＢＬ領域に保存されたデータを、連続したデータとして扱うことができる。
次に、図１８及び図２０に示す例において、セレクトゲート線ＳＧＤ０、ＳＧＤ３、ワード線ＷＬｏ２、及び第１グループＧＲ１のビット線ＢＬが選択された場合の、データ読み出し動作を説明する。センスアンプＳＡ０はメモリピラーＭＰ３のメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１８参照）。センスアンプＳＡ１はメモリピラーＭＰ１１のメモリセルトランジスタＭＴｏ２に流れた電流を反映したデータを出力する（図１８参照）。一方、センスアンプＳＡ２～ＳＡ７は、それぞれ２つのメモリセルトランジスタＭＴｏ２（例えば、センスアンプＳＡ２であれば、メモリピラーＭＰ０、ＭＰ２に属する２つのメモリセルトランジスタＭＴｏ２）を流れた電流の和を反映したデータを出力する。
センスアンプＳＡ０、ＳＡ１の出力は、それぞれ一つのメモリセルトランジスタＭＴを流れた電流を反映しているので、有効なデータである。一方、センスアンプＳＡ２～ＳＡ７の出力は、２つのメモリセルトランジスタＭＴを流れた電流の和を反映しているので、無効なデータである。
メモリコントローラ２は無効なデータを無視する。図２０のようにビット線ＢＬとセンスアンプＳＡとを接続することで、ビット線ＢＬ０とビット線ＢＬ４とに分割された領域に保存されたデータが、メモリコントローラ２から見ると、センスアンプＳＡ０、ＳＡ１から出力されるように見えることが分かる。即ち、メモリコントローラ２は、分割されたビット線ＢＬ領域に保存されたデータを、連続したデータとして扱うことができる。
上記の構成を換言すると、複数の第１メモリ構造体（ＭＰ０、ＭＰ２、ＭＰ４～ＭＰ８、ＭＰ１０、ＭＰ１２～ＭＰ１５）に接続された複数の第１ビット線（ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７）は、複数の第２センスアンプ（ＳＡ２～ＳＡ７）に接続されている。複数の第２メモリ構造体（ＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１）に接続された複数の第２ビット線（ＢＬ０、ＢＬ４）は、複数の第１センスアンプ（ＳＡ０～ＳＡ１）に接続されている。
本実施形態では、ビット線の数が８本である構成を例示したが、この構成に限定されない。ビット線の数は、８本より多くてもよく、少なくてもよい。例えば、１６本のビット線が１６個のセンスアンプＳＡ０～ＳＡ１５に接続されてもよい。この場合、複数の第１メモリ構造体に接続された複数の第１ビット線（ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７、ＢＬ９～ＢＬ１１、ＢＬ１３～ＢＬ１５）は、複数の第１センスアンプ（ＳＡ０～ＳＡ１１）に接続され、複数の第２メモリ構造体に接続された複数の第２ビット線（ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）は、複数の第２センスアンプ（ＳＡ１２～ＳＡ１５）に接続されてもよい。又は、複数の第１メモリ構造体に接続された複数の第１ビット線（ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７、ＢＬ９～ＢＬ１１、ＢＬ１３～ＢＬ１５）は、複数の第２センスアンプ（ＳＡ４～ＳＡ１５）に接続され、複数の第２メモリ構造体に接続された複数の第２ビット線（ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）は、複数の第１センスアンプ（ＳＡ０～ＳＡ３）に接続されてもよい。
３．第３実施形態
図２１～図２５を用いて、第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成については説明を省略し、主に当該メモリシステムと相違する点について説明する。第２実施形態では、ビット線とセンスアンプとの接続関係によって、メモリコントローラ２が、分割されたビット線ＢＬ領域に保存されたデータを連続したデータとして取り扱う。一方、本実施形態では、メモリチップ内部のアドレス割り付けによって、メモリコントローラ２が、当該データを連続したデータとして取り扱う。つまり、本実施形態において、ビット線ＢＬ０～ＢＬ７は、それぞれセンスアンプＳＡ０～ＳＡ７にこの順で接続されている。
３－１．アドレス変換テーブル
図２１は、一実施形態に係る半導体記憶装置におけるアドレス変換テーブルの一例を示す図である。図２１では、アドレス（ａｄｄ．）１１～１３に、図１６に示すセンスアンプユニットＳＡＵに備えられたラッチ回路ＳＤＬを特定するビットが割り付けられている（Assignment）。つまり、アドレス１１～１３によって特定されるラッチ回路ＳＤＬによって、各ビット線ＢＬに対応するセンスアンプＳＡが選択される。換言すると、複数のセンスアンプＳＡのうち１のセンスアンプＳＡを特定する複数のビットはアドレス１１～１３に割り当てられている。
従来のメモリシステムでは、アドレス順に下位～上位ビットが割り付けられていた。より具体的には、従来（Conventional）では、論理アドレス（Logical Address）及び物理アドレス（Physical Address）について、ａｄｄ．１１に下位ビット（ＳＤＬ－Ｌｏｗ－ｂｉｔ）が割り付けられ、ａｄｄ．１２に中位ビット（ＳＤＬ－Ｍｉｄｄｌｅ－ｂｉｔ）が割り付けられ、ａｄｄ．１３に上位ビット（ＳＤＬ－Ｈｉｇｈ－ｂｉｔ）が割り付けられていた。つまり、ａｄｄ．１１＝０、ａｄｄ．１２＝０、ａｄｄ．１３＝０の場合、「０００」に対応する１番目のラッチ回路ＳＤＬ０が特定され、ａｄｄ．１１＝０、ａｄｄ．１２＝０、ａｄｄ．１３＝１の場合、「１００」に対応する５番目のラッチ回路ＳＤＬ４が特定さていた。本実施形態では、ビット線ＢＬ０及びＢＬ４のデータ、又は、ビット線ＢＬ１～ＢＬ３及びＢＬ５～ＢＬ７のデータが、有効なデータとして読み出される。そのため、メモリコントローラ２から見て、従来のアドレス割り付けでは有効なデータは分割されている。
一方、本実施形態（Embodiment）に係るメモリシステム１では、ａｄｄ．１１に中位ビット（ＳＤＬ－Ｍｉｄｄｌｅ－ｂｉｔ）が割り付けられ、ａｄｄ．１２に上位ビット（ＳＤＬ－Ｈｉｇｈ－ｂｉｔ）が割り付けられ、ａｄｄ．１３に下位ビット（ＳＤＬ－Ｌｏｗ－ｂｉｔ）が割り付けられるように、メモリチップ内部で論理アドレス（Logical Address）から物理アドレス（Physical Address）へのアドレス変換が行われる。つまり、図２２に示すようにアドレス変換が行われることで、メモリコントローラ２から見た場合のアドレスに相当する論理アドレス「０００」及び「００１」が、メモリチップの内部のアドレスに相当する物理アドレス「０００」及び「１００」に変換される。そのため、メモリコントローラ２は、ビット線ＢＬ０及びＢＬ４の分割された領域に保存されたデータを、連続したデータとして入出力することが可能である。
上記の構成を換言すると、周辺回路は、センスアンプＳＡを特定する複数のビットのうち論理アドレス（Logical Address）の上位２ビットを、物理アドレス（Physical Address）の下位２ビットに変換する内部アドレス変換を行う。
つまり、ビット線ＢＬとセンスアンプＳＡとの接続関係を従来から変更することなく、メモリコントローラ２は、第１グループＧＲ１のビット線ＢＬ０、ＢＬ４に接続されたメモリセルトランジスタＭＴのデータ及び第２グループＧＲ２のビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７に接続されたメモリセルトランジスタＭＴのデータを、それぞれ連続したデータとして取り扱うことが可能である。
図２３に示すように、１６個のセンスアンプＳＡが１６本のビット線ＢＬに接続される場合、上記と同様に、論理アドレス（Logical Address）の上位２ビットを、物理アドレス（Physical Address）の下位２ビットにアドレス変換すればよい。そのようにすることで、メモリコントローラ２は、分割された領域に配置された、ビット線ＢＬ０、４、８、１２に対応するメモリセルトランジスタＭＴのデータを、連続したデータとして入出力することが可能である。
図２４にアドレス変換の変形例を示す。当該変形例は、８個のラッチ回路ＳＤＬを３ビットで指定する例である。当該変形例では、３ビットの論理アドレス（Logical address）の並びを逆にしたものを物理アドレス（Physical Address）とする内部アドレス変換が行われる。このように内部アドレス変換することで、論理アドレス「０００」及び「００１」が、物理アドレス「０００」及び「１００」に内部アドレス変換される。そのため、メモリコントローラ２は、ビット線ＢＬ０及びＢＬ４の分割された領域に保存されたデータを、連続したデータとして入出力することが可能である。
論理アドレス（Logical Address）の並びを逆にして物理アドレス（Physical Address）に変換する方式は、ラッチ回路ＳＤＬが８以上かつ２の累乗個の場合でも使用できる。例えば、図２５に１６個のラッチ回路ＳＤＬを４ビットで指定する例を示す。この場合、論理アドレス「００００」、「０００１」、「００１０」、「００１１」は、物理アドレス「００００」、「１０００」、「０１００」、「１１００」に内部アドレス変換される。そのため、メモリコントローラ２は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２の分割された領域に保存されたデータを、連続したデータとして入出力することが可能である。
４．第４実施形態
図２６～図２７を用いて、第４実施形態に係るメモリシステムについて説明する。第４実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成については説明を省略し、主に当該メモリシステムと相違する点について説明する。
４－１．セレクトゲート線及びメモリピラーの平面レイアウト
図２６は、一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。図２６では、第１ブロックＢＬＫ０に係るセレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０及びメモリピラーＭＰ０～１５が示されており、第２ブロックＢＬＫ１に係るセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１及びメモリピラーＭＰ０～１５が示されている。第１ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０－０と第２ブロックＢＬＫ１のセレクトゲート線ＳＧＤ０－１との間に、ダミーメモリ構造体ＤＭＰが設けられている。
ダミーメモリ構造体ＤＭＰは、メモリセルトランジスタＭＴと同様の構成を有する。例えば、ダミーメモリ構造体ＤＭＰの断面構造は、上記のメモリ構造体の断面構造と同じである。ただし、ダミーメモリ構造体ＤＭＰには、メモリ素子として機能するメモリセルトランジスタＭＴが設けられていない。又は、ダミーメモリ構造体ＤＭＰにはメモリセルトランジスタＭＴと実質的に同一の構造が設けられているが、各電極が有効な配線に接続されていない。以下の説明において、第１ブロックＢＬＫ０と第２ブロックＢＬＫ１のセレクトゲート線（例えば、ＳＧＤ０－０とＳＧＤ０－１）とを区別する必要がない場合、単にセレクトゲート線ＳＧＤ０という。
図２６に示すように、第１ブロックＢＬＫ０のメモリピラーＭＰ０～ＭＰ３及び第２ブロックＢＬＫ１のメモリピラーＭＰ０～ＭＰ３は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ４～ＭＰ７、ＤＭＰ、及び第２ブロックＢＬＫ１のメモリピラーＭＰ４～ＭＰ７は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ８～ＭＰ１１及び第２ブロックＢＬＫ１のメモリピラーＭＰ８～ＭＰ１１は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ１２～ＭＰ１５、ＤＭＰ、及び第２ブロックＢＬＫ１のメモリピラーＭＰ１２～ＭＰ１５は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０及び第２ブロックＢＬＫ１に含まれるセレクトゲート線ＳＧＤ０～ＳＧＤ３の各々のうちＸ方向に長手を有する部分は、Ｙ方向に略等間隔で並んでいる。
第１ブロックＢＬＫ０に含まれるセレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の平面形状は、第２ブロックＢＬＫ１に含まれるセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１の平面形状と同じであるが、それらの向きは１８０°異なる。具体的には、セレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の平面形状を、第１ブロックＢＬＫ０と第２ブロックＢＬＫ１との間の任意の点を中心にＸＹ平面上で１８０°回転すると、セレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１の平面形状と一致する。
なお、セレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の平面形状がセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１の平面形状と同じでなくてもよい。セレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の位置関係がセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１を１８０°回転したものの位置関係と同じであればよい。
上記の構成を換言すると、第１ブロックＢＬＫ０における第１ゲート線（ＳＧＤ３－０）、第２ゲート線（ＳＧＤ２－０）、及び第３ゲート線（ＳＧＤ０－０）の位置関係は、第２ブロックＢＬＫ１における第１ゲート線（ＳＧＤ３－１）、第２ゲート線（ＳＧＤ２－１）、及び第３ゲート線（ＳＧＤ０－１）の位置関係を平面視で１８０度回転させた位置関係と同じである。
第２ブロックＢＬＫ１のメモリピラーＭＰ０～ＭＰ１５とセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１との位置関係は、第１ブロックＢＬＫ０のメモリピラーＭＰ０～ＭＰ１５とセレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０との位置関係と同じである。例えば、第１ブロックＢＬＫ０のメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５は、セレクトゲート線ＳＧＤ２－０、ＳＧＤ３－０によって挟まれており、第２ブロックＢＬＫ１のメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５は、セレクトゲート線ＳＧＤ２－１、ＳＧＤ３－１によって挟まれている。第１ブロックＢＬＫ０のメモリピラーＭＰ０～ＭＰ１５は、第１ブロックＢＬＫ０と第２ブロックＢＬＫ１との境界線に対して、第２ブロックＢＬＫ１のメモリピラーＭＰ０～ＭＰ１５と線対称である。
セレクトゲート線ＳＧＤ、ワード線ＷＬ、及びメモリピラーＭＰを形成する際に、絶縁層及び導電層を成膜する工程、並びに、成膜された絶縁層及び導電層をエッチングする工程が繰り返し行われる。上記のように平面パターンが規則的に並んでいることで、これらの工程における成膜レート及びエッチングレートの面内ばらつきが小さくなるため、より均一な構造が得られる。つまり、図２６において、第１ブロックＢＬＫ０と第２ブロックＢＬＫ１との間にダミーメモリ構造体ＤＭＰが設けられることで、上記ブロックの境界付近においても、セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々のうちＸ方向に長手を有する部分とメモリピラーＭＰとが規則的に並んだ構成を得ることができる。
本実施形態に係る構成によると、第１ブロックＢＬＫ０の端部に設けられた構造体、具体的には、第１ブロックＢＬＫ０のうち第２ブロックＢＬＫ１側の端部付近に設けられたセレクトゲート線ＳＧＤ０－０及びメモリピラーＭＰ３、１１を、他のセレクトゲート線ＳＧＤ及びメモリピラーＭＰと同じように形成することができる。同様に、第２ブロックＢＬＫ１の端部に設けられた構造体、具体的には、第２ブロックＢＬＫ１のうち第１ブロックＢＬＫ１側の端部付近に設けられたセレクトゲート線ＳＧＤ０－１及びメモリピラーＭＰ３、１１を、他のセレクトゲート線ＳＧＤ及びメモリピラーＭＰと同じように形成することができる。
なお、図６及び図７に示すように、セレクトゲート線ＳＧＤの下層にはワード線ＷＬが設けられている。本実施形態では、セレクトゲート線ＳＧＤとダミーメモリ構造体ＤＭＰとの位置関係のみを示したが、第１ブロックＢＬＫ０のワード線ＷＬと第２ブロックＢＬＫ１のワード線ＷＬとの間にもダミーメモリ構造体ＤＭＰが形成されている。
本実施形態では、偶数ブロック（ＢＬＫ０）と奇数ブロック（ＢＬＫ１）とを対比すると、同一アドレスのセレクトゲート線ＳＧＤの形状が左右逆である。このようにレイアウトすることで、偶数ブロックおよび奇数ブロック共に、セレクトゲート線ＳＧＤ３のメモリセルトランジスタに対する読み出し動作が実行されるときに、セレクトゲート線ＳＧＤ２に電圧ＶＳＧが印加されることで、ビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７のデータが有効データとなり、セレクトゲート線ＳＧＤ０に電圧ＶＳＧが印加されることで、ビット線ＢＬ０、ＢＬ４のデータが有効データとなる。
図２８は、比較例に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。図２８に示すように、偶数ブロック（ＢＬＫ０）と奇数ブロック（ＢＬＫ１）とを対比すると、同一アドレスのセレクトゲート線ＳＧＤの形状の左右を揃える場合、偶数ブロックのセレクトゲート線ＳＧＤ３－０及び第２グループＧＲ２のビット線ＢＬに属するメモリセルトランジスタＭＴに対して読み出し動作を実行する場合、ＵＳＥＬ－ＳＧＤ２－０に選択トランジスタＳＴをオン状態にする電圧が供給される。
一方、奇数ブロック（ＢＬＫ１）のセレクトゲート線ＳＧＤ３－１及び第２グループＧＲ２のビット線ＢＬに属するメモリセルトランジスタＭＴに対して読み出し動作を実行する場合、ＵＳＥＬ－ＳＧＤ０－１に選択トランジスタＳＴをオン状態にする電圧が供給される。このように、偶数ブロックと奇数ブロックとにおいて、同一アドレスのセレクトゲート線ＳＧＤの形状が左右同じ場合、ＵＳＥＬ－ＳＧＤのアドレスが偶数ブロックと奇数ブロックで異なる。そのため、アドレス制御回路は、偶数ブロックと奇数ブロックで、セレクトゲート線ＳＧＤアドレスに応じて電圧ＶＳＧを印加し続けるＵＳＥＬ－ＳＧＤアドレスを適切に選択する必要がある。
４－２．セレクトゲート線及びメモリピラーの平面レイアウト（変形例）
図２７は、一実施形態に係る半導体記憶装置のセレクトゲート線及びメモリピラーのレイアウトを示す図である。図２７に示すレイアウトは、図２６に示すレイアウトと類似しているが、第１ブロックＢＬＫ０と第２ブロックＢＬＫ１との間にダミーラインＤＬが設けられている点、及び第２ブロックＢＬＫ１の各セレクトゲート線ＳＧＤと第１ブロックＢＬＫ０の各セレクトゲート線ＳＧＤとが、平面形状だけでなく向きも同じである点において、図２６に示すレイアウトと相違する。以下の説明において、図２６と同様の構成についての説明を省略し、主に相違点について説明する。
図２７に示すように、Ｙ方向に隣接した第１ブロックＢＬＫ０と第２ブロックＢＬＫ１との間にダミーラインＤＬが設けられている。ダミーラインＤＬは、Ｘ方向に長手を有し、第１ブロックＢＬＫ０及び第２ブロックＢＬＫ１に含まれるセレクトゲート線ＳＧＤ０～ＳＧＤ３の各々のうちＸ方向に長手を有する部分とともに、Ｙ方向に略等間隔で並んでいる。
第１ゲート線（ＳＧＤ３）のうちＸ方向に長手を有する部分を「第１メインゲート部」という。第２ゲート線（ＳＧＤ２）のうちＸ方向に長手を有する部分を「第２メインゲート部」という。第３ゲート線（ＳＧＤ０）のうちＸ方向に長手を有する部分を「第３メインゲート部」という。この場合、複数の第１ピラー（例えばＭＰ２、ＭＰ１０）は、第１メインゲート部と第２メインゲート部との間でＸ方向に並んでいる。複数の第２ピラー（例えばＭＰ３、ＭＰ１１）は、第１メインゲート部と第３メインゲート部との間でＸ方向に並んでいる。
ダミーラインＤＬは、セレクトゲート線ＳＧＤと同一層に設けられており、セレクトゲート線ＳＧＤと同じ材料で形成されている。換言すると、ダミーラインＤＬはセレクトゲート線ＳＧＤと同一の絶縁層上に設けられている。さらに換言すると、ダミーラインＤＬ及びセレクトゲート線ＳＧＤはともに同一の絶縁層に接している。ダミーラインＤＬはフローティングである。ただし、ダミーラインＤＬに固定電位（例えば、ＧＮＤなど）が供給されてもよい。第１ブロックＢＬＫ０に含まれるセレクトゲート線ＳＧＤ０－０とダミーラインＤＬとの間にダミーメモリ構造体ＤＭＰ１が設けられている。第２ブロックＢＬＫ１に含まれるセレクトゲート線ＳＧＤ０－１とダミーラインＤＬとの間にダミーメモリ構造体ＤＭＰ２が設けられている。ダミーメモリ構造体ＤＭＰ１、ＤＭＰ２は、図２６のダミーメモリ構造体ＤＭＰと同様の構成を有する。
図２７に示すように、第１ブロックＢＬＫ０のメモリピラーＭＰ０～ＭＰ３、ＤＭＰ２、及び第２ブロックＢＬＫ１のメモリピラーＭＰ０～ＭＰ３は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ４～ＭＰ７、ＤＭＰ１、及び第２ブロックＢＬＫ１のメモリピラーＭＰ４～ＭＰ７は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ８～ＭＰ１１、ＤＭＰ２、及び第２ブロックＢＬＫ１のメモリピラーＭＰ８～ＭＰ１１は、Ｙ方向に略等間隔で並んでいる。第１ブロックＢＬＫ０のメモリピラーＭＰ１２～ＭＰ１５、ＤＭＰ１、及び第２ブロックＢＬＫ１のメモリピラーＭＰ１２～ＭＰ１５は、Ｙ方向に略等間隔で並んでいる。
なお、セレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の平面形状がセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１の平面形状と同じでなくてもよい。セレクトゲート線ＳＧＤ０－０～ＳＧＤ３－０の位置関係がセレクトゲート線ＳＧＤ０－１～ＳＧＤ３－１の位置関係と同じであればよい。
上記の構成を換言すると、第１ブロックＢＬＫ０における第１ゲート線（ＳＧＤ３－０）、第２ゲート線（ＳＧＤ２－０）、及び第３ゲート線（ＳＧＤ０－０）の位置関係は、第２ブロックＢＬＫ１における第１ゲート線（ＳＧＤ３－１）、第２ゲート線（ＳＧＤ２－１）、及び第３ゲート線（ＳＧＤ０－１）の位置関係と同じである。本実施形態では、ダミーメモリ構造体ＤＭＰを２行配置することで、偶数ブロック（ＢＬＫ０）と奇数ブロック（ＢＬＫ１）とにおいて、同一アドレスのセレクトゲート線ＳＧＤの形状が左右同じである。このようにレイアウトすることで、偶数ブロックおよび奇数ブロック共に、セレクトゲート線ＳＧＤ３のメモリトランジスタを読み出すときに、セレクトゲート線ＳＧＤ２に電圧ＶＳＧが印加されることで、ビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７のデータが有効データとなり、セレクトゲート線ＳＧＤ１に電圧ＶＳＧが印加されることで、ビット線ＢＬ０、ＢＬ４のデータが有効データとなる。
本実施形態に係る構成によると、上記の実施形態と同様の効果に加えて、隣接するブロック間における電界の干渉を抑制することができる。つまり、ダミーラインＤＬは、第１ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０－０と第２ブロックＢＬＫ１のセレクトゲート線ＳＧＤ０－１との間の電界遮蔽機能を有する。したがって、メモリセルに対する安定した書き込み動作及び読み出し動作を行うことができる。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 ２：メモリコントローラ、 ３：パッケージ、 ４：パワーマネージャ、 ５～８：半導体記憶装置、 ９：基準抵抗、 １０、１１：配線層、 １０－０ｄ、１０－２ｄ：第１接続部、 １０－１ｄ、１０－３ｄ：第２接続部、 １２：配線層、 １３：半導体基板、 １６、１７、１９：コンタクトプラグ、 １７ｄ：第１接続領域、 １８、２０：金属配線層、 １９ｄ：第２接続領域、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：補正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ４０：半導体層、 ４１～４３、４６、４８：絶縁層、 ４５：ＡｌＯ層、 ４７：バリアメタル層、 ５０：ストリング、 ６１：プロセッサ、 ６２：内蔵メモリ、 ６３：インタフェース回路、 ６４：バッファメモリ、 ６５：ホストインタフェース回路、 ７０、７２～７４：絶縁層、 ７１：半導体層、 ７５：ＡｌＯ層、 ７６：バリアメタル層、 ７７：絶縁層

Claims (12)

  1. 半導体を含む第１ピラーと、
    前記第１ピラーに隣接し、直列に接続された第１トランジスタと第１メモリセルとを含む第１ストリングと、
    前記第１ピラーに隣接し、直列に接続された第２トランジスタと第２メモリセルとを含む第２ストリングと、
    前記第１トランジスタ及び前記第２トランジスタに接続された第１ビット線と、
    前記第１トランジスタに接続され、第１絶縁層上に設けられた第１ゲート線と、
    前記第１メモリセルに接続され、第２絶縁層上に設けられた第１ワード線と、
    前記第２トランジスタに接続され、前記第１絶縁層上に設けられ、前記第１ゲート線とともに前記第１ピラーを挟む第２ゲート線と、
    前記第２メモリセルに接続され、前記第２絶縁層上に設けられ、前記第１ワード線とともに前記第１ピラーを挟む第２ワード線と、
    制御回路と、を有し、
    前記制御回路は、前記第１メモリセルに対する読み出し動作を実行する際に、
    前記第１ワード線に、読み出し電圧を印加し、
    前記第２ワード線に、前記第２メモリセルに蓄積された電荷に拘わらず前記第２メモリセルをオフ状態にする電圧を印加し、
    前記第１ゲート線に、前記第１トランジスタをオン状態にする電圧を印加し、
    前記第２ゲート線に、前記第２トランジスタをオン状態にする電圧を印加するメモリシステム。
  2. 半導体を含む第２ピラーと、
    前記第２ピラーに隣接し、直列に接続された第３トランジスタと第３メモリセルとを含む第３ストリングと、
    前記第３トランジスタに接続された第２ビット線と、をさらに有し、
    前記第３トランジスタは、前記第１ゲート線に接続され、
    前記第３メモリセルは、前記第１ワード線に接続され、
    前記第２ピラーは、前記第１絶縁層上に設けられて前記第２ピラーに隣接する他のゲート線と前記第１ゲート線とによって挟まれ、
    前記制御回路は、前記第１メモリセルに対する読み出し動作を実行する際に、前記第１ビット線に電圧を供給し、前記第２ビット線をフローティングにする、請求項１に記載のメモリシステム。
  3. 半導体の第２ピラーと、
    前記第２ピラーに隣接し、直列に接続された第３トランジスタと第３メモリセルとを含む第３ストリングと、
    前記第２ピラーに隣接し、直列に接続された第４トランジスタと第４メモリセルとを含む第４ストリングと、
    前記第３トランジスタ及び前記第４トランジスタに接続された第２ビット線と、
    前記第４トランジスタに接続され、前記第１絶縁層上に設けられ、前記第１ゲート線とともに前記第２ピラーを挟む第３ゲート線と、をさらに有し、
    前記第３トランジスタは、前記第１ゲート線に接続され、
    前記第３メモリセルは、前記第１ワード線に接続され、
    前記第４メモリセルは、前記第２ワード線に接続され、
    前記第２ピラーは、前記第１ワード線と前記第２ワード線とによって挟まれ、
    前記制御回路は、前記第１メモリセルに対する読み出し動作を実行する際に、前記第１ビット線に電圧を供給し、前記第２ビット線をフローティングにする、請求項１に記載のメモリシステム。
  4. 半導体を含む第３ピラーと、
    前記第３ピラーに隣接し、直列に接続された第５トランジスタと第５メモリセルとを含む第５ストリングと、をさらに有し、
    前記第５トランジスタは、前記第２ビット線及び前記第２ゲート線に接続され、
    前記第５メモリセルは、前記第２ワード線に接続される、請求項３に記載のメモリシステム。
  5. 各々が前記第１ピラー、前記第１ストリング、及び前記第２ストリングを備えた複数の第１メモリ構造体と、
    各々が前記第２ピラー、前記第３ストリング、及び前記第４ストリングを備えた複数の第２メモリ構造体と、
    複数の第１センスアンプと、
    前記複数の第１センスアンプよりも大きいアドレスが割り付けられた複数の第２センスアンプと、をさらに有し、
    前記複数の第１メモリ構造体に接続された複数の前記第１ビット線は、前記複数の第１センスアンプに接続され、
    前記複数の第２メモリ構造体に接続された複数の前記第２ビット線は、前記複数の第２センスアンプに接続される、請求項３又は４に記載のメモリシステム。
  6. 各々が前記第１ピラー、前記第１ストリング、及び前記第２ストリングを備えた複数の第１メモリ構造体と、
    各々が前記第２ピラー、前記第３ストリング、及び前記第４ストリングを備えた複数の第２メモリ構造体と、
    前記第１ビット線及び前記第２ビット線を含む複数のビット線にそれぞれ接続された複数のセンスアンプと、
    前記複数のセンスアンプに接続された周辺回路と、をさらに有し、
    前記周辺回路は、前記複数のセンスアンプのうち１のセンスアンプを特定する複数のビットのうち、論理アドレスの最上位ビットを含む上位ｎビットを、物理アドレスの最下位ビットを含む下位ｎビットに変換する（ｎは自然数）、請求項３又は４に記載のメモリシステム。
  7. 各々が前記第１ピラー、前記第１ストリング、及び前記第２ストリングを備えた複数の第１メモリ構造体と、
    各々が前記第２ピラー、前記第３ストリング、及び前記第４ストリングを備えた複数の第２メモリ構造体と、
    前記第１ビット線及び前記第２ビット線を含む複数のビット線にそれぞれ接続された複数のセンスアンプと、
    前記複数のセンスアンプに接続された周辺回路と、をさらに有し、
    前記周辺回路は、前記複数のセンスアンプのうち１のセンスアンプを特定する複数のビットのうち、論理アドレスのビットの並びを逆にしたものを物理アドレスとする変換をする、請求項３又は４に記載のメモリシステム。
  8. 各々が前記第１ピラー、前記第１ストリング、及び前記第２ストリングを備えた複数の第１メモリ構造体と、
    各々が前記第２ピラー、前記第３ストリング、及び前記第４ストリングを備えた複数の第２メモリ構造体と、
    複数の第１センスアンプと、
    前記複数の第１センスアンプよりも大きいアドレスが割り付けられた複数の第２センスアンプと、をさらに有し、
    前記複数の第１メモリ構造体に接続された複数の前記第１ビット線は、前記複数の第２センスアンプに接続され、
    前記複数の第２メモリ構造体に接続された複数の前記第２ビット線は、前記複数の第１センスアンプに接続される、請求項３又は４に記載のメモリシステム。
  9. 第１ブロック及び第２ブロックと、
    前記第１ブロックと前記第２ブロックとの間に設けられた複数のダミーメモリ構造体と、をさらに有し、
    前記第１ブロック及び前記第２ブロックの各々は、
    各々が前記第１ピラー、前記第１ストリング、及び前記第２ストリングを備えた複数の第１メモリ構造体と、
    各々が前記第２ピラー、前記第３ストリング、及び前記第４ストリングを備えた複数の第２メモリ構造体と、
    前記第１ビット線、前記第２ビット線、前記第１ゲート線、前記第２ゲート線、前記第３ゲート線、前記第１ワード線、及び前記第２ワード線と、を含む、請求項３又は４に記載のメモリシステム。
  10. 前記ダミーメモリ構造体の断面構造は、前記第１メモリ構造体又は前記第２メモリ構造体の断面構造と同じである、請求項９に記載のメモリシステム。
  11. 前記第１ブロックにおける前記第１ゲート線、前記第２ゲート線、及び前記第３ゲート線の位置関係は、前記第２ブロックにおける前記第１ゲート線、前記第２ゲート線、及び前記第３ゲート線の位置関係を平面視で１８０度回転させた位置関係と同じである、請求項９又は１０に記載のメモリシステム。
  12. 前記第１ブロックと前記第２ブロックとの間に設けられたダミーラインをさらに有し、
    前記第１ブロックと前記第２ブロックとは第１方向に隣接し、
    前記第１ゲート線は、前記第１方向に交差する第２方向に長手を有する第１メインゲート部を含み、
    前記第２ゲート線は、前記第２方向に長手を有する第２メインゲート部を含み、
    前記第３ゲート線は、前記第２方向に長手を有する第３メインゲート部を含み、
    複数の前記第１ピラーは、前記第１メインゲート部と前記第２メインゲート部との間で前記第２方向に並び、
    複数の前記第２ピラーは、前記第１メインゲート部と前記第３メインゲート部との間で前記第２方向に並び、
    前記ダミーラインは、前記第２方向に長手を有し、
    前記複数のダミーメモリ構造体は、前記ダミーラインと前記第１ブロックとの間、及び前記ダミーラインと前記第２ブロックとの間に設けられ、
    前記第１ブロックにおける前記第１ゲート線、前記第２ゲート線、及び前記第３ゲート線の位置関係は、前記第２ブロックにおける前記第１ゲート線、前記第２ゲート線、及び前記第３ゲート線の位置関係と同じである、請求項９又は１０に記載のメモリシステム。
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