CN115715092A - 存储器装置、存储器装置的制造方法及操作方法 - Google Patents
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Abstract
本申请涉及存储器装置、存储器装置的制造方法及操作方法。该存储器装置包括：交替层叠的层间绝缘层和导电层；垂直孔，其被配置为穿过交替层叠的导电层和层间绝缘层；第一阻挡层，其沿通过垂直孔暴露出的层间绝缘层形成；以及第二阻挡层，其沿通过垂直孔暴露出的导电层形成，并且每个第二阻挡层的厚度大于每个第一阻挡层的厚度。存储器装置还包括：电荷俘获层，其形成在与层间绝缘层相同的层上，并且由第一阻挡层和第二阻挡层围绕；隧道绝缘层，其沿第二阻挡层和电荷俘获层的内壁形成；以及沟道层，其沿隧道绝缘层的内壁形成。
Description
技术领域
本公开的各种实施方式涉及存储器装置、制造该存储器装置的方法以及操作该存储器装置的方法，并且更具体地，涉及存储数据的单元串的结构、制造包括该单元串的存储器装置的方法、以及操作该存储器装置的方法。
背景技术
存储器系统可以包括被配置为存储数据的存储器装置以及被配置为控制该存储器装置的控制器。
存储器装置可以包括存储数据的存储块、以及被配置为执行编程操作、读取操作或擦除操作的外围电路。存储块可以包括连接在位线和源极线之间的多个单元串，并且多个单元串可以包括能够存储数据的存储器单元。多个存储器单元可以根据施加至字线和位线的电压来进行编程、读取或擦除。
随着存储器装置的集成度增加，可以将单元串制造为包括从基板起在垂直方向上层叠的多个存储器单元的结构。然而，在这样的结构中，俘获电荷的电荷俘获层在不同的存储器单元之间延伸。因此，在编程操作或读取操作期间，不同的存储器单元之间的干扰可能增加。
发明内容
本公开的各种实施方式涉及能够抑制形成于不同层上的存储器单元之间的干扰的存储器装置、制造该存储器装置的方法、以及操作该存储器装置的方法。
本公开的实施方式可以提供一种存储器装置，其包括：层间绝缘层和导电层，其彼此交替地层叠；垂直孔，其被配置为穿过交替层叠的导电层和层间绝缘层；第一阻挡层，其沿通过垂直孔暴露出的层间绝缘层形成；第二阻挡层，其沿通过垂直孔暴露出的导电层形成，其中每个第二阻挡层的厚度大于每个第一阻挡层的厚度；电荷俘获层，其形成在与层间绝缘层相同的层上，并且由第一阻挡层和第二阻挡层围绕；隧道绝缘层，其沿第二阻挡层和电荷俘获层的内壁形成；以及沟道层，其沿隧道绝缘层的内壁形成。
本公开的实施方式可以提供一种存储器装置，其包括：层间绝缘层和字线，其彼此交替地层叠；存储器层，其被配置为垂直穿过交替层叠的字线和层间绝缘层；以及沟道层，其沿存储器层的内壁形成，其中，存储器层可以包括形成在与其上形成有字线的层不同的层上的电荷俘获层。
本公开的实施方式可以提供一种制造存储器装置的方法，其包括：在底层结构上交替地层叠层间绝缘层和牺牲层；形成垂直孔以穿过交替层叠的牺牲层和层间绝缘层；沿垂直孔的内壁依次形成第一阻挡层、电荷俘获层、隧道绝缘层和沟道层；去除牺牲层；选择性地去除通过去除每个牺牲层而限定的区域所暴露出的第一阻挡层；通过使经由选择性去除第一阻挡层而限定的区域所暴露出的电荷俘获层氧化来形成第二阻挡层；以及在层间绝缘层之间形成导电层。
本公开的实施方式可以提供一种操作存储器装置的方法，其包括：在被配置为使得字线和与字线相对应的存储器单元分别形成于不同层上的存储器装置的编程操作中：向被选字线施加编程电压；向在第一方向上与被选字线相邻的第一相邻字线施加第一通过电压；向在与第一方向相反的第二方向上与被选字线相邻的第二相邻字线施加低于第一通过电压的第二通过电压；以及向未选字线施加第二通过电压。
本公开的实施方式可以提供一种操作存储器装置的方法，其包括：在被配置为使得字线和与字线相对应的存储器单元分别形成于不同层上的存储器装置的编程操作中：向被选字线施加编程电压；向在第一方向上与被选字线相邻的第一相邻字线施加第一通过电压；向在与第一方向相反的第二方向上与被选字线相邻的第二相邻字线施加高于第一通过电压的第二通过电压；以及向未选字线施加第二通过电压或高于第二通过电压的第三通过电压。
本公开的实施方式可以提供一种操作存储器装置的方法，其包括：在被配置为使得字线和与字线相对应的存储器单元分别形成于不同层上的存储器装置的读取操作中：向被选字线施加读取电压；向在第一方向上与被选字线相邻的第一相邻字线施加第一通过电压；向在与第一方向相反的第二方向上与被选字线相邻的第二相邻字线施加高于第一通过电压的第二通过电压；以及向未选字线施加第二通过电压。
本公开的实施方式可以提供一种操作存储器装置的方法，其包括：在被配置为使得字线和与字线相对应的存储器单元分别形成于不同层上的存储器装置的读取操作中：向被选字线施加读取电压；向在第一方向上与被选字线相邻的第一相邻字线施加读取电压；向在与第一方向相反的第二方向上与被选字线相邻的第二相邻字线施加通过电压；以及向未选字线施加通过电压。
附图说明
图1是例示了根据本公开的实施方式的单元串的结构的截面图。
图2是例示了根据本公开的实施方式的存储块的结构的立体图。
图3A至图3H是例示了根据本公开的实施方式的制造存储器装置的方法的图。
图4是例示了根据本公开的第一实施方式的编程操作的电路图。
图5A和图5B是例示了根据本公开的第一实施方式的在编程操作期间电子转移的图。
图6是例示了根据本公开的第二实施方式的编程操作的电路图。
图7A和图7B是例示了根据本公开的第二实施方式的在编程操作期间电子转移的图。
图8是例示了根据本公开的第三实施方式的编程操作的电路图。
图9A和图9B是例示了根据本公开的第三实施方式的在编程操作期间电子转移的图。
图10是例示了根据本公开的第四实施方式的读取操作的电路图。
图11是例示了根据本公开的第四实施方式的在读取操作期间所选择的存储器单元的沟道的图。
图12是例示了根据本公开的第五实施方式的读取操作的电路图。
图13是例示了根据本公开的第五实施方式的在读取操作期间所选择的存储器单元的沟道的图。
图14是例示了根据本公开的第六实施方式的擦除操作的电路图。
图15是例示了根据本公开的第六实施方式的在擦除操作期间的电子转移的图。
图16A和图16B是例示了根据本公开的实施方式的存储块的结构的立体图。
图17是例示了包括根据本公开的实施方式制造的单元串的存储器装置的框图。
图18是例示了包括根据本公开的存储器装置的存储器系统的示例的框图。
图19是例示了包括根据本公开的存储器装置的存储器系统的示例的框图。
具体实施方式
本说明书或本申请中引入的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。这些描述不应被解释为限于本说明书或本申请中描述的实施方式。
图1是例示了根据本公开的实施方式的单元串的结构的截面图。
参照图1，根据实施方式的单元串ST可以包括在Z方向上层叠的多个存储器单元和多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2。多个存储器单元可以分别对应于形成在不同层上的电荷俘获层CTL。电荷俘获层CTL可以形成在与多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2的层不同的层上。层间绝缘层ISL可以形成在多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2之间。单元串ST可以形成为垂直穿过多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2以及层间绝缘层ISL。
单元串ST可以包括存储器层ML、沟道层CHL和垂直柱VPL。垂直柱VPL可以形成为圆柱形状，沟道层VPL可以形成为围绕垂直柱VPL的侧表面的圆筒形状，并且存储器层ML可以形成为围绕沟道层CHL的侧表面的圆筒形状。例如，垂直孔可以形成为垂直穿过多条字线WLn-2、WLn-1、WLn、WLn+1、WLn+2和层间绝缘层ISL，存储器层ML可以沿着垂直孔的侧表面形成，沟道层CHL可以沿着存储器层ML的内壁形成，并且垂直柱VPL可以填充在由沟道层CHL围绕的内部区域中。
垂直柱VPL可以由例如氧化物层或氧化硅层之类的绝缘层形成。
沟道层CHL可以形成为提供电子或空穴移动的路径。沟道层CHL可以由导电层或金属层形成。例如，沟道层CHL可以由多晶硅层形成。
存储器层ML可以包括第一阻挡层1BCL、电荷俘获层CTL、第二阻挡层2BCL和隧道绝缘层TOX。
第一阻挡层1BCL可以形成为防止电荷俘获层CTL与多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2之间的电子转移。第一阻挡层1BCL可以形成为在与层间绝缘层ISL相同的层上与层间绝缘层ISL接触的氧化物层。第一阻挡层1BCL可以形成为通过其上形成有多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2的层彼此间隔开。换言之，第一阻挡层1BCL形成在用于形成层间绝缘层ISL的层上，而不形成在用于形成字线WLn-2、WLn-1、WLn、WLn+1和WLn+2的层上。
电荷俘获层CTL可以形成为在编程操作期间俘获电子。电荷俘获层CTL可以由在与第一阻挡层1BCL相同的层上与第一阻挡层1BCL接触的氮化物层形成。电荷俘获层CTL可以形成为通过其上形成有多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2的层彼此间隔开。换言之，电荷俘获层CTL形成在其上形成有层间绝缘层ISL的层上，而不形成在其上形成有每条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2的层上。
第二阻挡层2BCL可以形成为防止多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2与沟道层CHL之间的电子转移，并防止多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2与电荷俘获层CTL之间的电子转移。第二阻挡层2BCL可以形成在与多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2相同的层上，而不形成在其上形成有层间绝缘层ISL的层上。第二阻挡层2BCL可以由绝缘层(例如，氧化物层)形成。电荷俘获层CTL和第一阻挡层1BCL可以形成于第二阻挡层2BCL的上方和下方，并且字线WLn-2、WLn-1、WLn、WLn+1和WLn+2中的每一条以及沟道层CHL可以形成于第二阻挡层的侧表面上。换言之，第二阻挡层2BCL可以由形成于不同层上的电荷俘获层CTL和第一阻挡层1BCL、字线WLn-2、WLn-1、WLn、WLn+1或WLn+2以及隧道绝缘层TOX围绕。
第二阻挡层2BCL的厚度可以等于(参见图1中的10A)或大于(参见图1中的10B)第一阻挡层1BCL的厚度与电荷俘获层CTL的厚度之和。
在第二阻挡层2BCL的厚度等于(参见图1中的10A)第一阻挡层1BCL的厚度和电荷俘获层CTL的厚度之和的情况下，第一阻挡层1BCL可以形成为具有从层间绝缘层ISL起的第一厚度T1，并且电荷俘获层CTL可以形成为具有从第一阻挡层1BCL起的第二厚度T2。在这种情况下，第二阻挡层2BCL可以形成为具有等于字线WL和隧道绝缘层TOX之间的距离的第三厚度T3。
在第二阻挡层2BCL的厚度大于(参见图1中的10B)第一阻挡层1BCL的厚度和电荷俘获层CTL的厚度之和的情况下，第二阻挡层2BCL的厚度可以随着用于形成第二阻挡层2BCL的氧化工艺的时间增加而增加。因此，第二阻挡层2BCL可以形成为具有大于第一厚度T1和第二厚度T2之和的第四厚度T4。
隧道绝缘层TOX可以形成为抑制电荷俘获层CTL和沟道层CHL之间的电子转移。隧道绝缘层TOX可以由绝缘层(例如，氧化物层)形成。隧道绝缘层TOX可以形成为在Z方向上延伸的圆筒形状。形成于不同层上的电荷俘获层CTL和第二阻挡层2BCL可以接触隧道绝缘层TOX的外壁。在编程操作或擦除操作期间，电子可以通过隧道绝缘层TOX隧穿至电荷俘获层CTL或沟道层CHL。
如上所述，由于电荷俘获层CTL和多条字线WLn-2、WLn-1、WLn、WLn+1和WLn+2在根据实施方式的单元串ST中形成于不同层上，因此基于一条字线形成于上层或下层上的电荷俘获层CTL可以为存储器单元。在图1所示的实施方式中，连接至第n字线WLn的存储器单元可以被定义为形成于第n-1字线WLn-1与第n字线WLn之间的层中的电荷俘获层CTL。另选地，形成于第n字线WLn与第n+1字线WLn+1之间的层中的电荷俘获层CTL可以被设置为连接至第n字线WLn的存储器单元。
与字线相对应的存储器单元可以根据在编程操作或读取操作期间施加至字线的电压而改变。例如，在第n字线WLn是被选字线Sel_WL的情况下，与被选字线Sel_WL的下部相邻的第n-1字线WLn-1可以被定义为第一相邻字线1Adj_WL，而与被选字线Sel_WL的上部相邻的第n+1字线WLn+1可以被定义为第二相邻字线2Adj_WL。在编程操作或读取操作期间，除了被选字线Sel_WL之外的字线为未选字线，使得第一相邻字线1Adj_WL和第二相邻字线2Adj_WL也可以包括在未选字线中。在编程操作或读取操作期间，向被选字线Sel_WL施加编程电压或读取电压，但是向第一相邻字线1Adj_WL和第二相邻字线2Adj_WL施加的电压可以根据与被选字线Sel_WL相对应的被选存储器单元的位置而改变。例如，在形成于被选字线Sel_WL与第一相邻字线1Adj_WL之间的层上的电荷俘获层CTL被设置为被选存储器单元的情况下，可以通过由施加至被选字线Sel_WL和第一相邻字线1Adj_WL的电压进行耦合来对被选存储器单元进行编程或读取。
图2是例示了根据本公开的实施方式的存储块的结构的立体图。
参照图2，源极选择线SSL、第一字线WL1至第n字线WLn和漏极选择线DSL可以彼此间隔开地层叠在底层结构US上。层间绝缘层ISL可以形成在底层结构US、源极选择线SSL、第一字线WL1至第n字线WLn、以及漏极选择线DSL之间。底层结构US可以是基板、外围电路或源极线。源极选择线SSL、第一字线WL1至第n字线WLn、以及漏极选择线DSL可以由导电层或金属层形成，并且层间绝缘层ISL可以由绝缘层形成。例如，第一字线WL1至第n字线WLn和漏极选择线DSL可以由从钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)和多晶硅(poly-Si)当中选择的至少一个层形成。例如，层间绝缘层ISL可以由氧化物层或氧化硅层形成。
垂直孔VH可以形成为在垂直方向(Z方向)上穿过源极选择线SSL、第一字线WL1至第n字线WLn、漏极选择线DSL和层间绝缘层ISL，并且存储器层ML和垂直柱VPL可以形成于垂直孔VH中。第一导电层1CL可以进一步在形成有垂直柱VPL的区域中形成在与源极选择线SSL相邻的区域中，并且第二导电层2CL可以进一步在形成有垂直柱VPL的区域中形成在与漏极选择线DSL相邻的区域中。第一导电层1CL和第二导电层2CL可以由钨或多晶硅层形成。垂直柱VPL可以由绝缘材料(例如，氧化物层或氧化硅层)形成。
存储器层ML可以包括第一阻挡层1BCL、电荷俘获层CTL、第二阻挡层2BCL和隧道绝缘层TOX。由于存储器层按照与参照图1描述的存储器层ML相同的方式形成，因此将省略其重复描述。
将参照截面A-A′依次描述根据实施方式的包括存储器层ML的存储器装置的制造方法。
图3A至图3H是例示了根据本公开的实施方式的制造存储器装置的方法的图。
参照图3A，可以在底层结构US上方交替地层叠层间绝缘层ISL和牺牲层SA。底层结构US可以是基板、外围电路或源极线。每个层间绝缘层ISL可以由诸如氧化物层之类的绝缘材料形成。牺牲层SA可以由具有与层间绝缘层ISL的蚀刻选择性不同的蚀刻选择性的材料形成。例如，牺牲层SA中的每层可以由氮化物层形成。
参照图3B，可以执行蚀刻工艺以形成在垂直方向上穿过层间绝缘层ISL和牺牲层SA的垂直孔VH。蚀刻工艺可以通过干蚀刻工艺执行，并且可以一直执行蚀刻工艺直至暴露出底层结构US。
参照图3C，可以在垂直孔VH的侧壁上依次形成第一阻挡层1BCL、电荷俘获层CTL、隧道绝缘层TOX和沟道层CHL。例如，具有圆筒形状的第一阻挡层1BCL可以沿着垂直孔CH的侧壁形成，具有圆筒形状的电荷俘获层CTL可以沿着第一阻挡层1BCL的内侧壁形成，具有圆筒形状的隧道绝缘层TOX可以沿着电荷俘获层CTL的内侧壁形成，并且沟道层CHL可以沿着隧道绝缘层TOX的内侧壁形成。第一阻挡层1BCL可以由氧化物层形成。电荷俘获层CTL可以由能够俘获与负电荷相对应的电子的材料形成。例如，电荷俘获层CTL可以由氮化物层形成。隧道绝缘层TOX可以由氧化物层形成。沟道层CHL可以由电子或空穴可以移动所通过的导电层形成。例如，沟道层CHL可以由多晶硅层形成。
参照图3D，可以在其中形成有第一阻挡层1BCL、电荷俘获层CTL、隧道绝缘层TOX和沟道层CHL的垂直孔VH中依次形成第一导电层1CL、垂直柱VPL和第二导电层2CL。例如，第一导电层1CL、垂直柱VPL和第二导电层2CL可以层叠在其中形成有沟道层CHL的垂直孔VH中。第一导电层1CL和第二导电层2CL可以由钨或多晶硅层形成。垂直柱VPL可以由氧化物层或氧化硅层形成。
参照图3E，可以执行蚀刻工艺以去除牺牲层SA(参见图3D)。蚀刻工艺可以通过湿蚀刻工艺来执行。尽管图3E中未示出，但是可以形成用于使形成于各层中的牺牲层SA的侧表面暴露的沟槽(未示出)或狭缝。可以通过沟槽或狭缝去除接触蚀刻剂的牺牲层SA。第一阻挡层1BCL和层间绝缘层ISL可以通过凹陷部RC暴露出来，该凹陷部RC是通过去除牺牲层SA而限定的。
参照图3F，可以执行蚀刻工艺以选择性地去除通过凹陷部RC暴露出的第一阻挡层1BCL。可以使用对第一阻挡层1BCL的蚀刻选择性高于对层间绝缘层ISL的蚀刻选择性的蚀刻剂来执行蚀刻工艺。如果层间绝缘层ISL之间的第一阻挡层1BCL被去除，则可以暴露出电荷俘获层CTL。
参照图3G，可以执行用于使电荷俘获层CTL的通过凹陷部RC暴露出的部分氧化的氧化工艺。例如，电荷俘获层CTL的通过凹陷部RC暴露出的部分可以被氧化以变成第二阻挡层2BCL。电荷俘获层CTL的形成在与其上形成有每个层间绝缘层ISL的层相同的层上的部分不被氧化。因此，电荷俘获层CTL可以通过凹陷部RC彼此间隔开，并且可以在其上形成有每个层间绝缘层ISL的层中保留为环形状。换言之，电荷俘获层CTL被第一阻挡层1BCL、第二阻挡层2BCL和隧道绝缘层TOX围绕。电荷俘获层在垂直方向(Z方向)上层叠，并且保留为通过凹陷部RC彼此间隔开的各个环的形状。通过形成第二阻挡层2BCL，可以形成包括第一阻挡层1BCL、第二阻挡层2BCL、电荷俘获层CTL和隧道绝缘层TOX的存储器层ML。参照图3H，用于字线或选择线的第三导电层3CL可以填充在凹陷部RC中。第三导电层3CL可以由诸如钨(W)之类的导电材料形成，但是第三导电层3CL不限于钨。例如，第三导电层3CL可以由从钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)和多晶硅(poly-Si)当中选择的至少一个层形成。
填充在凹陷部RC中的第三导电层3CL可以被形成在第三导电层上方和下方的层间绝缘层ISL以及第二阻挡层2BCL围绕。
因此，其中形成有用于字线或选择线的第三导电层3CL的层不同于其中形成有电荷俘获层CTL的层。例如，第三导电层3CL和电荷俘获层CTL可以交替地层叠在不同的层上以彼此间隔开。
在上述存储器装置中，俘获电子的存储器单元可以是电荷俘获层(CTL)，与存储器单元相对应的字线或选择线可以是形成于其中形成有存储器单元的层的上方或下方的第三导电层3CL。这里，与选择线相对应的存储器单元可以用作选择晶体管。与被选字线相对应的被选存储器单元可以由施加至被选字线、与被选字线相邻的相邻字线和未选字线的电压确定。
作为实施方式，将描述操作存储器装置的方法，在该存储器装置中与被选字线相对应的被选存储器单元被设置为形成于被选字线的下层上的电荷俘获层CTL。
图4是例示了根据本公开的第一实施方式的编程操作的电路图，并且图5A和图5B是例示了根据本公开的第一实施方式的在编程操作期间电子转移的图。
参照图4，可以使用福勒-诺德海姆(Fowler-Nordheim)隧穿来执行根据第一实施方式的编程操作。在编程操作期间，可以向被选字线Sel_WL施加具有正电压的编程电压Vpgm，并且可以向与被选字线Sel_WL的下部相邻的第一相邻字线1Adj_WL施加第一通过电压1Vpass。可以向与被选字线Sel_WL的上部相邻的第二相邻字线2Adj_WL和其余未选字线Unsel_WL施加低于第一通过电压1Vpass的第二通过电压2Vpass。这里，与被选字线Sel_WL的下部相邻的第一相邻字线1Adj_WL可以是在-Z方向上与被选字线Sel_WL相邻的字线，并且与被选字线Sel_WL的上部相邻的第二相邻字线2Adj_WL可以是在+Z方向上与被选字线Sel_WL相邻的字线。
假设连接至第一位线1BL的单元串是被选单元串Sel_ST，并且连接至第二位线2BL的单元串是未选单元串Unsel_ST。可以向源极线SL和第一位线1BL施加接地电压GND，并且可以向第二位线2BL施加编程禁止电压。可以向漏极选择线DSL和源极选择线SSL施加具有正电压的导通电压Von。
下面将参照图5A描述在编程操作期间的被选单元串Sel_ST，并且下面将参照图5B描述在编程操作期间的未选单元串Unsel_ST。
参照图5A，可以向被选单元串Sel_ST的沟道层CHL施加作为编程允许电压的接地电压GND。可以向被选字线Sel_WL施加编程电压Vpgm，可以向第一相邻字线1Adj_WL施加第一通过电压1Vpass，并且可以向第二相邻字线2Adj_WL施加低于第一通过电压1Vpass的第二通过电压2Vpass。
由于与被选存储器单元相对应的电荷俘获层CTL位于被选字线Sel_WL与第一相邻字线1Adj_WL之间的区域中，因此可以向位于被选存储器单元上方和下方的字线施加高电压，以增加被选存储器单元的阈值电压。换言之，由于高于第二通过电压2Vpass的第一通过电压1Vpass被施加至第一相邻字线1Adj_WL，因此由于施加到被选字线Sel_WL的编程电压Vpgm和施加到第一相邻字线1Adj_WL的第一通过电压1Vpass而可能发生高耦合。因此，被施加接地电压GND的沟道层CHL的电子
可以通过FN隧穿而移动到电荷俘获层CTL(51)。
由于施加到第二相邻字线2Adj_WL的低第二通过电压2Vpass而在被选字线Sel_WL和第二相邻字线2Adj_WL之间不会发生高耦合，因此在位于被选字线Sel_WL和第二相邻字线2Adj_WL之间的电荷俘获层CTL(52)中不会发生FN隧穿。
参照图5B，由于编程禁止电压Vinh被施加至未选单元串Unsel_ST的沟道层CHL，因此通过第一通过电压1Vpass和第二通过电压2Vpass以及编程电压Vpgm，在沟道层CHL中可能发生升压BT。换言之，沟道层CHL的电压可以由于升压BT而增加。因此，由于在电荷俘获层CTL中没有发生耦合，因此在位于被选字线Sel_WL和第一相邻字线1Adj_WL之间的电荷俘获层CTL(53)中不会俘获电子。
图6是例示了根据本公开的第二实施方式的编程操作的电路图，并且图7A和图7B是例示了根据本公开的第二实施方式的在编程操作期间电子转移的图。
参照图6，可以使用热载流子注入来执行根据第二实施方式的编程操作。在编程操作期间，可以向被选字线Sel_WL施加具有正电压的编程电压Vpgm，可以向与被选字线Sel_WL的下部相邻的第一相邻字线1Adj_WL施加低于第二通过电压2Vpass的第三通过电压3Vpass。第三通过电压3Vpass可以被设置为与编程电压Vpgm的电压差大于编程电压Vpgm和第二通过电压2Vpass之间的电压差的水平。例如，第三通过电压3Vpass可以被设置为接地电压GND。
可以向位于第一相邻字线1Adj_WL和源极选择线SSL之间的未选字线Unsel_WL施加第一通过电压1Vpass或第二通过电压2Vpass。可以向位于被选字线Sel_WL和漏极选择线DSL之间的未选字线Unsel_WL施加第二通过电压2Vpass。
在向被选字线Sel_WL施加编程电压Vpgm使得在被选存储器单元中发生热载流子注入之前，可以向第一位线1BL施加预充电电压，并且可以向漏极选择线DSL施加导通电压Von。
随后，当向被选字线Sel_WL施加编程电压Vpgm时，可以向漏极选择线DSL施加截止电压Voff以使漏极选择晶体管截止。可以向源极线SL施加接地电压GND，并且可以向源极选择线SSL施加导通电压Von。
因此，在被选字线Sel_WL和第一相邻字线1Adj_WL之间可以发生热载流子注入，从而可以对被选存储器单元进行编程。
下面将参照图7A描述在编程操作期间的被选单元串Sel_ST，并且下面将参照图7B描述在编程操作期间的未选单元串Unsel_ST。
参照图7A，由于升压BT，正电压可以被施加至被选单元串Sel_ST的沟道层CHL中的被选字线Sel_WL的上区域(+Z方向)，并且编程允许电压可以被施加至第一相邻字线1Adj_WL的下区域(-Z方向)。例如，在编程允许电压是接地电压GND的情况下，接地电压GND可以被施加至被选单元串Sel_ST的沟道层CHL中的第一相邻字线1Adj_WL的下区域(-Z方向)。
因此，由于电压被接地电压GND降低的区域与电压被编程电压Vpgm升高的区域之间的电位差，在沟道层CHL中可以发生热载流子注入。通过沟道层CHL的电子
由于热载流子注入而向与被选存储器单元相对应的电荷俘获层CTL移动，来执行编程操作。
参照图7B，由于编程禁止电压Vinh被施加至未选单元串Unsel_ST的沟道层CHL，因此通过第二通过电压2Vpass和第三通过电压3Vpass以及编程电压Vpgm，在沟道层CHL中可以发生升压BT。换言之，沟道层CHL的电压可以由于升压BT而增加。因此，在位于被选字线Sel_WL和第一相邻字线1Adj_WL之间的电荷俘获层CTL(53)中不会俘获电子。
图8是例示了根据本公开的第三实施方式的编程操作的电路图，并且图9A和图9B是例示了根据本公开的第三实施方式的在编程操作期间电子转移的图。
参照图8，可以使用福勒-诺德海姆隧穿来执行根据第三实施方式的编程操作。在编程操作期间，可以向被选字线Sel_WL施加具有正电压的编程电压Vpgm，并且可以向与被选字线Sel_WL的下部相邻的第一相邻字线1Adj_WL施加编程电压Vpgm。可以向与被选字线Sel_WL的上部相邻的第二相邻字线2Adj_WL和其余的未选字线Unsel_WL施加第二通过电压2Vpass。这里，与被选字线Sel_WL的下部相邻的第一相邻字线1Adj_WL可以是在-Z方向上与被选字线Sel_WL相邻的字线，并且与被选字线Sel_WL的上部相邻的第二相邻字线2Adj_WL可以是在+Z方向上与被选字线Sel_WL相邻的字线。
假设连接至第一位线1BL的单元串是被选单元串Sel_ST，而连接至第二位线2BL的单元串是未选单元串Unsel_ST。接地电压GND可以被施加至源极线SL和第一位线1BL，并且编程禁止电压可以被施加至第二位线2BL。具有正电压的导通电压Von可以被施加至漏极选择线DSL和源极选择线SSL。
下面将参照图9A描述在编程操作期间的被选单元串Sel_ST，并且下面将参照图9B描述在编程操作期间的未选单元串Unsel_ST。
参照图9A，作为编程允许电压的接地电压GND可以被施加至被选单元串Sel_ST的沟道层CHL。编程电压Vpgm可以被施加至被选字线Sel_WL和第一相邻字线1Adj_WL，并且第二通过电压2Vpass可以被施加至第二相邻字线2Adj_WL。
由于与被选存储器单元相对应的电荷俘获层CTL位于被选字线Sel_WL和第一相邻字线1Adj_WL之间的区域中，因此高电压可以被施加至位于被选存储器单元的上方和下方的字线，以增加被选存储器单元的阈值电压。换言之，由于编程电压Vpgm被施加至第一相邻字线1Adj_WL，所以由于施加至被选字线Sel_WL的编程电压Vpgm和施加至第一相邻字线1Adj_WL的编程电压Vpgm而可以发生高耦合。因此，被施加接地电压GND的沟道层CHL的电子
可以通过FN隧穿向电荷俘获层CTL(51)移动。
参照图9B，由于编程禁止电压Vinh被施加至未选单元串Unsel_ST的沟道层CHL，因此通过第二通过电压2Vpass和编程电压Vpgm，在沟道层CHL中可以发生升压BT。也就是说，沟道层CHL的电压可以由于升压BT而增加。因此，由于在电荷俘获层CTL中没有发生耦合，所以在位于被选字线Sel_WL和第一相邻字线1Adj_WL之间的电荷俘获层CTL(53)中不俘获电子。
图10是例示了根据本公开的第四实施方式的读取操作的电路图，并且图11是例示了根据本公开的第四实施方式的在读取操作期间所选择的存储器单元的沟道的图。
参照图10，在根据第四实施方式的读取操作中，可以向被选字线Sel_WL施加读取电压Vread，并且可以向第一相邻字线1Adj_WL施加第二通过电压2Vpass。更具体地，可以向第一位线1BL和第二位线2BL施加预充电电压，并且可以向源极线SL施加接地电压GND。可以向漏极选择线DSL和源极选择线SSL施加导通电压Von。可以向被选字线Sel_WL施加读取电压Vread，并且可以向第一相邻字线1Adj_WL施加低于第一通过电压1Vpass的第二通过电压2Vpass。可以向第二相邻字线2Adj_WL和其余的未选字线Unsel_WL施加第一通过电压1Vpass。下面将描述读取被选存储器单元的原理。
参照图11，当被选存储器单元91的阈值电压低于读取电压Vread时，可以在与被选存储器单元91相邻的沟道层CHL中形成沟道CH。当沟道CH形成时，在沟道层CHL中形成将位线和源极线电连接的沟道CH，因此可以降低位线的电压。当被选存储器单元91的阈值电压高于读取电压Vread时，在与被选存储器单元91相邻的沟道层CHL中不形成沟道CH，因此位线和源极线可以在沟道层CHL中电断开。因此，位线的电压可以保持在预充电电压。
另选地，当被选存储器单元91的阈值电压低于读取电压Vread时，在沟道层CHL中形成沟道CH，因此电流可以增大。当被选存储器单元91的阈值电压高于读取电压Vread时，在沟通道层CHL中阻断沟道CH，因此电流可以降低。因此，可以根据位线的电流量来读取被选存储器单元的数据。
图12是例示了根据本公开的第五实施方式的读取操作的电路图，并且图13是例示了根据本公开的第五实施方式的在读取操作期间所选择的存储器单元的沟道的图。
参照图12，在根据第五实施方式的读取操作中，可以向被选字线Sel_WL和第一相邻字线1Adj_WL施加读取电压Vread。更具体地，可以向第一位线1BL和第二位线2BL施加预充电电压，并且可以向源极线SL施加接地电压GND。可以向漏极选择线DSL和源极选择线SSL施加导通电压Von。可以向被选字线Sel_WL和第一相邻字线1Adj_WL施加读取电压Vread，并且可以向第二相邻字线2Adj_WL和其余的未选字线Unsel_WL施加第一通过电压1Vpass或第二通过电压2Vpass。下面将描述读取被选存储器单元的原理。
参照图13，当被选存储器单元91的阈值电压低于读取电压Vread时，可以在与被选存储器单元91相邻的沟道层CHL中形成沟道CH。当沟道CH形成时，在沟道层CHL中形成将位线和源极线电连接的沟道CH，因此可以降低位线的电压。当被选存储器单元91的阈值电压高于读取电压Vread时，在与被选存储器单元91相邻的沟道层CHL中不形成沟道CH，因此位线和源极线可以在沟道层CHL中电断开。因此，位线的电压可以保持在预充电电压。
另选地，当被选存储器单元91的阈值电压低于读取电压Vread时，可以在沟道层CHL中形成沟道CH，因此电流可以增加。当被选存储器单元91的阈值电压高于读取电压Vread时，在沟道层CHL中阻断沟道CH，因此电流可以降低。因此，可以根据位线的电流量来读取被选存储器单元的数据。
图14是例示了根据本发明的第六实施方式的擦除操作的电路图，并且图15是例示了根据本发明的第六实施方式的在擦除操作期间电子转移的图。
参照图14，在擦除操作期间，可以向所有字线WL1至WL8施加接地电压GND，并且可以向漏极选择线DSL和源极选择线SSL施加导通电压Von。当向第一位线1BL和第二位线2BL施加具有正电压的擦除电压时，可以擦除存储器单元。
参照图15，当在向字线WL施加接地电压GND的状态下向沟道层CHL施加具有正电压的擦除电压Vera时，在电荷俘获层CTL中俘获的电子
可以由于字线WL和沟道层CHL之间的电压差而向沟道层CHL移动，由此执行擦除操作。
图16A和图16B是例示了根据本公开的实施方式的存储块的结构的立体图。
参照图16A，当如上述实施方式中的将被选存储器单元设置为位于比被选字线低的层中时，可以在源极选择线SSL和第一字线WL1之间形成第一虚设线1DWL。第一虚设单元1DMC可以位于第一虚设线1DWL和源极选择线SSL之间的层中。例如，源极选择线SSL、第一虚设线1DWL、第一字线WL1至第n字线WLn和漏极选择线DSL可以依次层叠在底层结构US上方以彼此间隔开。源极选择晶体管SST、第一虚设单元1DMC、第一存储器单元1MC至第n存储器单元nMC和漏极选择晶体管DST可以依次层叠在底层结构US、源极选择线SSL、第一虚设线1DWL、第一字线WL1至第n字线WLn和漏极选择线DSL之间以彼此间隔开。
参照图16B，当与上述实施方式不同，将被选存储器单元设置为位于比被选字线高的层中时，可以在第n字线WLn和漏极选择线DSL之间形成第二虚设线2DWL。第二虚设单元2DMC可以位于第二虚设线2DWL和漏极选择线DSL之间的层中。例如，源极选择线SSL、第一字线WL1至第n字线WLn、第二虚设线2DWL和漏极选择线DSL可以依次层叠在底层结构US上方以彼此间隔开。源极选择晶体管SST、第一存储器单元1MC至第n存储器单元nMC、第二虚设单元2DMC和漏极选择晶体管DST可以依次层叠在源极选择线SSL、第一字线WL1至第n字线WLn、第二虚设线2DWL和漏极选择线DSL之间以彼此间隔开。
除了图16A和图16B所示的结构之外，可以在其中形成有源极选择线SSL或漏极选择线DSL的区域中形成多条虚设线和多个虚设单元，并且可以在其中形成有源极选择线SSL和漏极选择线DSL的区域中形成虚设线和虚设单元。
图17是例示了包括根据本公开的实施方式制造的单元串的存储器装置的框图。
参照图17，存储器装置1100可以包括存储数据的存储器单元阵列110、以及可以执行编程操作、读取操作或擦除操作的外围电路120至170。
存储器单元阵列110可以包括存储数据的多个存储块。存储块可以包括多个单元串，并且多个单元串可以具有根据上述实施方式的结构。
外围电路120至170可以包括行解码器120、电压发生器130、页缓冲器组140、列解码器150、输入/输出电路160和控制逻辑电路170。
行解码器120可以根据行地址RADD从存储器单元阵列110中所包括的存储块当中选择一个存储块，并且可以向被选存储块发送操作电压Vop。
电压发生器130可以响应于操作码OPCD而生成并输出各种操作所需的操作电压Vop。例如，电压发生器130可以响应于操作码OPCD而生成编程电压、读取电压、擦除电压、第一通过电压、第二通过电压和验证电压，并且可以选择性地输出所生成的电压。
页缓冲器组140可以通过位线连接至存储器单元阵列110。例如，页缓冲器组140可以包括分别连接至位线的页缓冲器。页缓冲器可以响应于页缓冲器控制信号PBSIGS而同时操作，并且可以在编程操作或读取操作中临时存储数据。页缓冲器可以感测在读取操作或验证操作中根据存储器单元的阈值电压而变化的位线电压。
列解码器150可以根据列地址CADD通过连接输入/输出电路160和页缓冲器组140的数据线DL来发送数据。
输入/输出电路160可以通过输入/输出线IO连接至外部装置。这里，外部装置可以是可控制存储器装置的控制器。输入/输出电路160可以通过输入/输出线IO输入和输出命令CMD、地址ADD和数据。例如，输入/输出电路160可以将通过输入/输出线IO从外部装置接收到的命令CMD和地址ADD发送到控制逻辑电路170，并且可以将通过输入/输出线IO从外部装置接收到的数据发送到页缓冲器组140。输入/输出电路160可以将从页缓冲器组140接收的数据通过输入/输出线IO输出到外部装置。
控制逻辑电路170可以响应命令CMD和地址ADD而输出操作码OPCD、行地址RADD、页缓冲器控制信号PBSIGS和列地址CADD。例如，控制逻辑电路170可以包括被配置为响应于命令CMD而执行算法的软件、以及被配置为根据地址ADD和算法输出各种信号的硬件。
图18是例示了包括根据本公开的存储器装置的存储器系统的示例的框图。
参照图18，存储器系统1000可以包括被配置为存储数据的存储器装置1100、以及被配置为在存储器装置1100和主机2000之间进行通信的控制器1200。
存储器装置1100可以由图17所示的存储器装置1100形成。
存储器系统1000可以包括多个存储器装置1100，并且存储器装置1100可以通过至少一个通道连接至控制器1200。例如，多个存储器装置1100可以连接至一个通道。即使当多个通道连接至控制器1200时，多个存储器装置1100也可以连接至各个通道。
控制器1200可以在主机2000和存储器装置1100之间进行通信。控制器1200可以响应于来自主机2000的请求而控制存储器装置1100，或者即使在没有来自主机2000的请求时也可以执行后台操作以提高存储器系统1000的性能。主机2000可以生成对各种操作的请求，并且将所生成的请求输出到存储器系统1000。例如，请求可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求、以及用于控制擦除操作的擦除请求。
主机2000可以通过诸如以下的各种接口与存储器系统1000通信：外围组件互连快速(PCIe)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、串行附接SCSI(SAS)接口、快速非易失性存储器(NVMe)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、增强型小型磁盘接口(ESDI)、或集成驱动电子器件(IDE)接口。
图19是例示了包括根据本公开的存储器装置的存储器系统的示例的框图。
参照图19，存储器系统70000可以实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可以由图17所示的存储器装置1100形成。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可以根据主机60000的协议对在主机60000和控制器1200之间交换的数据进行接口连接。在实施方式中，卡接口7100可以支持通用串行总线(USB)协议、以及芯片间(IC)-USB协议。这里，卡接口7100可以是指能够支持主机60000使用的协议的硬件、安装在硬件中的软件、或信号传输方法。
当存储器系统70000连接至诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。
根据本公开的实施方式，能够抑制形成于不同层上的存储器单元之间的干扰。
相关申请的交叉引用
本申请要求于2021年8月18日在韩国知识产权局提交的韩国专利申请No.10-2021-0109023的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。
Claims (38)
1.一种存储器装置，该存储器装置包括：
层间绝缘层和导电层，所述层间绝缘层和所述导电层彼此交替地层叠；
垂直孔，该垂直孔穿过交替层叠的导电层和层间绝缘层；
第一阻挡层，所述第一阻挡层沿着通过所述垂直孔暴露出的层间绝缘层形成；
第二阻挡层，所述第二阻挡层沿着通过所述垂直孔暴露出的导电层形成，其中，每个所述第二阻挡层的厚度大于每个所述第一阻挡层的厚度；
电荷俘获层，所述电荷俘获层形成在与所述层间绝缘层相同的层上，并且被所述第一阻挡层和所述第二阻挡层围绕；
隧道绝缘层，该隧道绝缘层沿着所述第二阻挡层和所述电荷俘获层的内壁形成；以及
沟道层，该沟道层沿着所述隧道绝缘层的内壁形成。
2.根据权利要求1所述的存储器装置，其中，
所述层间绝缘层和所述隧道绝缘层中的每个层由氧化物层形成，并且
每个所述导电层由从钨W、钴Co、镍Ni、钼Mo、硅Si和多晶硅poly-Si中选择的至少一层形成。
3.根据权利要求1所述的存储器装置，其中，所述第一阻挡层和所述第二阻挡层中的每一层由氧化物层形成。
4.根据权利要求1所述的存储器装置，其中，每个所述电荷俘获层由氮化物层形成。
5.根据权利要求1所述的存储器装置，其中，所述电荷俘获层和所述第一阻挡层形成在形成于不同层上的所述第二阻挡层之间。
6.根据权利要求1所述的存储器装置，其中，
每个所述第一阻挡层形成为具有第一厚度，并且
每个所述电荷俘获层形成为具有第二厚度。
7.根据权利要求6所述的存储器装置，其中，
所述第一厚度为从每个所述层间绝缘层的内壁至所述第一阻挡层的内壁的厚度，并且
所述第二厚度为从每个所述第一阻挡层的内壁至每个所述电荷俘获层的内壁的厚度。
8.根据权利要求6所述的存储器装置，其中，每个所述第二阻挡层形成为具有等于所述第一厚度和所述第二厚度之和的厚度。
9.根据权利要求6所述的存储器装置，其中，每个所述第二阻挡层形成为具有大于所述第一厚度和所述第二厚度之和的厚度。
10.根据权利要求1所述的存储器装置，其中，所述第二阻挡层形成于所述导电层和所述隧道绝缘层之间。
11.根据权利要求1所述的存储器装置，其中，所述第一阻挡层和所述电荷俘获层形成于所述层间绝缘层和所述隧道绝缘层之间。
12.一种存储器装置，该存储器装置包括：
层间绝缘层和字线，所述层间绝缘层和所述字线彼此交替地层叠；
存储器层，该存储器层垂直穿过交替层叠的字线和层间绝缘层；以及
沟道层，该沟道层沿着所述存储器层的内壁形成，
其中，所述存储器层包括形成在与其上形成有所述字线的层不同的层上的电荷俘获层。
13.根据权利要求12所述的存储器装置，其中，所述存储器层包括：
第一阻挡层，所述第一阻挡层和所述电荷俘获层形成在所述层间绝缘层与隧道绝缘层之间；以及
第二阻挡层，该第二阻挡层形成于所述字线与所述隧道绝缘层之间。
14.根据权利要求13所述的存储器装置，其中，
所述第一阻挡层形成在所述层间绝缘层与所述电荷俘获层之间；并且
所述电荷俘获层形成在所述第一阻挡层与所述隧道绝缘层之间。
15.根据权利要求13所述的存储器装置，其中，每个所述电荷俘获层在与其上形成有每个所述层间绝缘层的层相同的层上形成为环形状。
16.根据权利要求13所述的存储器装置，其中，形成于不同层上的所述电荷俘获层通过所述第二阻挡层彼此电阻断。
17.根据权利要求12所述的存储器装置，其中，形成于所述字线的下层上的所述电荷俘获层分别用作与所述字线相对应的存储器单元。
18.根据权利要求12所述的存储器装置，该存储器装置还包括：
第一选择线，该第一选择线形成在包括所述层间绝缘层和所述字线的结构的下部中；以及
第二选择线，该第二选择线形成在包括所述层间绝缘层和所述字线的结构的上部中。
19.根据权利要求18所述的存储器装置，该存储器装置还包括：
垂直柱，该垂直柱形成于所述沟道层的空的空间中。
20.根据权利要求19所述的存储器装置，该存储器装置还包括：
第一导电层，该第一导电层从所述垂直柱的下部形成至所述第一选择线所形成的高度；以及
第二导电层，该第二导电层从所述垂直柱的上部形成至所述第二选择线所形成的高度。
21.一种制造存储器装置的方法，该方法包括以下步骤：
在底层结构上交替地层叠层间绝缘层和牺牲层；
形成垂直孔以穿过交替层叠的牺牲层和层间绝缘层；
沿着所述垂直孔的内壁依次形成第一阻挡层、电荷俘获层、隧道绝缘层和沟道层；
去除所述牺牲层；
选择性地去除经由通过去除每个所述牺牲层而限定的区域所暴露出的第一阻挡层；
通过使经由通过选择性地去除所述第一阻挡层而限定的区域所暴露出的电荷俘获层氧化来形成第二阻挡层；以及
在所述层间绝缘层之间形成导电层。
22.根据权利要求21所述的方法，其中，
所述第一阻挡层和所述隧道绝缘层中的每一个由氧化物层形成，
所述电荷俘获层由氮化物层形成，并且
所述沟道层由多晶硅层形成。
23.根据权利要求21所述的方法，其中，在选择性地去除所述第一阻挡层的步骤中，执行使用对所述第一阻挡层的蚀刻选择性高于对每个所述层间绝缘层的蚀刻选择性的蚀刻剂的蚀刻工艺。
24.根据权利要求21所述的方法，其中，所述第二阻挡层形成为具有与形成在所述层间绝缘层与所述隧道绝缘层之间的所述电荷俘获层和所述第一阻挡层的厚度之和相同的厚度，或者形成为具有大于所述电荷俘获层和所述第一阻挡层的厚度之和的厚度。
25.根据权利要求24所述的方法，其中，每个所述第二阻挡层的厚度是根据用于使所述电荷俘获层氧化的氧化工艺的时间间隔来确定的。
26.一种操作存储器装置的方法，该方法包括以下步骤：
在字线和与所述字线相对应的存储器单元分别形成在不同层上的所述存储器装置的编程操作中：
向被选字线施加编程电压；
向在第一方向上与所述被选字线相邻的第一相邻字线施加第一通过电压；
向在与所述第一方向相反的第二方向上与所述被选字线相邻的第二相邻字线施加比所述第一通过电压低的第二通过电压；以及
向未选字线施加所述第二通过电压。
27.根据权利要求26所述的方法，其中，所述第一方向被设置为从所述被选字线连接被选存储器单元的方向。
28.根据权利要求26所述的方法，其中，所述第一通过电压和所述第二通过电压中的每一个被设置为正电压。
29.根据权利要求26所述的方法，其中，
向连接至被选存储器单元的被选单元串的位线施加编程允许电压，并且
向连接至未选存储器单元的未选单元串的位线施加编程禁止电压。
30.根据权利要求29所述的方法，其中，
所述编程允许电压为接地电压，并且
所述编程禁止电压被设置为正电压。
31.一种操作存储器装置的方法，该方法包括以下步骤：
在字线和与字线相对应的存储器单元分别形成在不同层上的所述存储器装置的编程操作中：
向被选字线施加编程电压；
向在第一方向上与所述被选字线相邻的第一相邻字线施加第一通过电压；
向在与所述第一方向相反的第二方向上与所述被选字线相邻的第二相邻字线施加比所述第一通过电压高的第二通过电压；以及
向未选字线施加所述第二通过电压或高于所述第二通过电压的第三通过电压。
32.根据权利要求31所述的方法，其中，所述第一方向被设置为从所述被选字线连接被选存储器单元的方向。
33.一种操作存储器装置的方法，该方法包括以下步骤：
在字线和与所述字线相对应的存储器单元分别形成在不同层上的所述存储器装置的编程操作中：
向被选字线和在第一方向上与所述被选字线相邻的相邻字线施加编程电压；以及
向除了所述被选字线和所述相邻字线之外的未选字线施加通过电压。
34.根据权利要求33所述的方法，其中，所述第一方向被设置为从所述被选字线连接被选存储器单元的方向。
35.一种操作存储器装置的方法，该方法包括以下步骤：
在字线和与所述字线相对应的存储器单元分别形成于不同层上的所述存储器装置的读取操作中：
向被选字线施加读取电压；
向在第一方向上与所述被选字线相邻的第一相邻字线施加第一通过电压；
向在与所述第一方向相反的第二方向上与所述被选字线相邻的第二相邻字线施加高于所述第一通过电压的第二通过电压；以及
向未选字线施加所述第二通过电压。
36.根据权利要求35所述的方法，其中，所述第一方向被设置为从所述被选字线连接被选存储器单元的方向。
37.一种操作存储器装置的方法，该方法包括以下步骤：
在字线和与所述字线相对应的存储器单元分别形成在不同层上的所述存储器装置的读取操作中：
向被选字线施加读取电压；
向在第一方向上与所述被选字线相邻的第一相邻字线施加所述读取电压；
向在与所述第一方向相反的第二方向上与所述被选字线相邻的第二相邻字线施加通过电压；以及
向未选字线施加所述通过电压。
38.根据权利要求37所述的方法，其中，所述第一方向被设置为从所述被选字线连接被选存储器单元的方向。
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