CN108630261B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接。所述联接线中的每一条包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器。所述联接线沿着所述第一方向从相应焊盘的两侧布线。

Description

半导体存储装置
技术领域
各个实施方式总体上涉及半导体存储装置。
背景技术
半导体存储装置不断趋向高集成度、高容量和小型化。具体地，已经尝试了各种努力来实现较小尺寸的高容量半导体存储装置。
发明内容
在一个实施方式中，一种半导体存储装置可包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接。所述联接线中的每一条可包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器。所述联接线可沿着所述第一方向从相应焊盘的两侧布线。
在一个实施方式中，一种半导体存储装置可包括：第一子存储单元阵列和第二子存储单元阵列，所述第一子存储单元阵列和所述第二子存储单元阵列沿着第一方向彼此相邻地设置；第一子行解码器，所述第一子行解码器设置在所述第一子存储单元阵列与所述第二子存储单元阵列之间；以及联接线，所述联接线设置在所述第一子存储单元阵列和所述第二子存储单元阵列以及所述第一子行解码器上。所述联接线中的每一条可包括沿着第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及联接在所述第一导线与所述第二导线之间并且通过第一接触插塞联接至所述第一子行解码器的焊盘。所述联接线中的每一条可沿着所述第一方向从对应焊盘的两侧布线并且电联接至所述第一子存储单元阵列和所述第二子存储单元阵列。
在一个实施方式中，一种半导体存储装置可包括：多条联接线，所述多条联接线各自包括沿着第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及焊盘。所述联接线中的每一条联接线的焊盘可包括：四边形框架型结构体，所述四边形框架型结构体联接在所述第一导线与所述第二导线之间；以及内部线图案，所述内部线图案沿着所述第一方向设置在由所述四边形框架型结构体包围的内部区域中。
附图说明
图1是例示根据本发明的实施方式的半导体存储装置的框图。
图2是例示图1所示的存储块中的一个的等效电路图。
图3是示意性地例示图1所示的存储单元阵列的平面图。
图4是沿着图3的线A-A'截取的截面图。
图5是说明根据本发明的实施方式的行解码器和存储单元阵列的联接关系的图。
图6是例示根据本发明的实施方式的半导体存储装置的联接线的一部分的平面图。
图7是例示图6所示的联接线中的一条的平面图。
图8A、图8B和图8C是例示联接线的各种示例性形状的平面图。
图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A是例示用于形成根据本发明的实施方式的半导体存储装置的联接线的工序的各个步骤的平面图。
图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B是沿着图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A的线B-B截取的截面图。
图9C是例示在图9A所示的单位掩模图案当中的彼此相邻地设置的示例性的两个单位掩模图案的平面图。
图17是示意性地例示包括根据本发明的实施方式的半导体存储装置的存储系统的框图。
图18是示意性地例示包括根据本发明的实施方式的半导体存储装置的计算系统的框图。
具体实施方式
在下文中，将参照附图通过实施方式的各种示例来描述半导体存储装置。
图1是例示根据本发明的实施方式的半导体存储装置的框图。
参照图1，根据实施方式的半导体存储装置可包括存储单元阵列1、行解码器2和页缓冲器3。
存储单元阵列1可包括多个存储单元以及与所述存储单元电联接的多条字线和多条位线BL。存储单元阵列1可包括多个存储块BLK1至BLKn。下面将参照图2至图4来描述存储单元阵列1。
行解码器2可通过联接线LWL电联接至存储单元阵列1的字线。行解码器2可基于地址信息来选择存储单元阵列1的存储块BLK1至BLKn中的任何一个。行解码器2还可基于地址信息从被选存储块的字线中选择任何一条。行解码器2可将来自电压发生器(未示出)的操作电压(例如，编程电压(Vpgm)、通过电压(Vpass)和读取电压(Vread))传送到被选存储块的字线和选择线。具体地，可将高电平的操作电压提供给被选存储块的字线。为了传送高电压，行解码器2可包括由高压晶体管构造的传输晶体管。
页缓冲器3可电联接至存储单元阵列1的位线BL。页缓冲器3可根据操作模式临时地存储要存储在存储单元中的数据或者感测存储在存储单元中的数据。页缓冲器3可在编程操作模式下作为写入驱动器电路操作，并且在读取操作模式下作为感测放大器电路操作。
图2是例示包括在图1的存储单元阵列1中的存储块BLK1至BLKn当中的一个存储块BLK1的电路图。
由于存储块BLK1至BLKn按照彼此相同的方式配置，所以将仅对第一存储块BLK1进行描述。
参照图2，存储块BLK1可包括多条位线BL、公共源线CSL以及设置在位线BL与公共源线CSL之间的多个单元串CSTR。
位线BL可在第二方向SD上延伸，并且沿着第一方向FD以规则的第一间隔间隔开。第二方向SD可以是与第一方向FD垂直的方向。多个单元串CSTR可并联联接至位线BL中的每一条。单元串CSTR可共同联接至公共源线CSL。单元串CSTR可各自在垂直方向VD上延伸，并且可沿着第一方向FD以第一间隔间隔开并且沿着第二方向SD以第二间隔间隔开。第一间隔和第二间隔可以相同或不同。因此，多个单元串CSTR可设置在多条位线BL与公共源线CSL之间。例如，如图2所示，可在四条位线BL(即，每条位线三个单元串)与公共源线CSL之间设置十二个单元串CSTR。
单元串CSTR中的每一个可包括联接至公共源线CSL的源极选择晶体管SST、联接至位线BL中的对应一个的漏极选择晶体管DST以及联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储单元MC。源极选择晶体管SST、存储单元MC和漏极选择晶体管DST可串联联接。
源极选择线SSL、多条字线WL1至WL8和漏极选择线DSL可设置在公共源线CSL与位线BL之间。
源极选择线SSL可联接至源极选择晶体管SST的栅极，而字线WL1至WL8可联接至对应存储单元MC的栅极。漏极选择线DSL可联接至相应的漏极选择晶体管DST的栅极。
图3是示意性地例示图1所示的存储单元阵列1的平面图，并且图4是沿着图3的线A-A'截取的截面图。
参照图3和图4，存储单元阵列1可在物理上划分为沿着第一方向FD间隔开的第一子存储单元阵列1A和第二子存储单元阵列1B。
通过将存储单元阵列1布置在两个子存储单元阵列1A和1B中，可减小字线的长度。当字线的长度减小时，字线的电阻降低。因此，可通过抑制由于字线中的RC延迟而引起的编程速度的下降来提高编程速度。
第一子存储单元阵列1A和第二子存储单元阵列1B可按照相同的方式配置。第一子存储单元阵列1A和第二子存储单元阵列1B中的每一个可包括堆叠在基板10上的多条选通线20。
基板10可包含诸如以硅(Si)、锗(Ge)或硅-锗(SiGe)为例的任何合适的半导体材料。优选地，基板10可包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。虽然未示出，但是可在基板10中形成阱区域。阱区域可包括掺杂有P型杂质的P型阱。阱区域可包括N型阱。阱区域可被实现为在P型阱的表面中形成的P型阱和N型阱、或者在N型阱的表面中形成N型阱和P型阱。
选通线20可堆叠在基板10的阱区域上。选通线20可包括源极选择线SSL、字线WL1至WL4和漏极选择线DSL。源极选择线SSL、字线WL1至WL4和漏极选择线DSL可沿垂直方向VD依次堆叠在基板10上。介电层21可设置在每条选通线20的上面和下面。
存储单元阵列1可包括多个存储块BLK1、BLK2、...。包括在第一子存储单元阵列1A和第二子存储单元阵列1B中的选通线20可按照存储块为单位通过字线切割区域WLC进行划分。在选通线20当中，漏极选择线DSL可通过选择线切割区域SLC进行划分。
沟道层30可在与基板10垂直的垂直方向VD上穿过选通线20和介电层21形成。沟道层30的底表面可与基板10的顶表面接触。沟道层30可被布置为在第一方向FD和第二方向SD上彼此分隔开预定间隔。
在一个实施方式中，沟道层30可包含掺杂有杂质的多晶硅。在一个实施方式中，信道层30可包含未掺杂任何杂质的多晶硅。每个沟道层30可具有其中底部闭合且中心区域敞开的管状。可在每个沟道层30的敞开的中心区域中填充嵌入式的介电层32。尽管未示出，但是每个沟道层30可具有中心区域闭合的柱形状。在这种情况下，可省去嵌入式的介电层。
源极选择晶体管可形成在源极选择线SSL和沟道层30彼此相交的区域处，漏极选择晶体管可形成在漏极选择线DSL和沟道层30彼此相交的区域处，而存储单元可形成在字线WL1至WL4和沟道层30彼此相交的区域处。通过这样的结构，可将单元串构造为源极选择晶体管，多个存储单元和漏极选择晶体管通过沟道层30串联联接。
包围沟道层30的外壁的栅极介电层40可形成在沟道层30与选通线20之间。栅极介电层40可包括隧道介电层、电荷存储层和阻挡介电层(未示出)。隧道介电层可包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可包含硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡介电层可包括硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层。
漏极区50可形成在沟道层30、嵌入式的介电层32和栅极介电层40中的每一个的顶表面上。每个漏极区可在第二方向SD和第一方向FD上与沟道层30、嵌入式的介电层32和栅极介电层40中的每一个的顶表面共同扩展。漏极区50可例如包含掺杂有杂质的多晶硅。
位线接触件60可形成在每一个漏极区50的顶部上，将漏极区连接至相应的位线BL。位线可形成在位线接触件60上，并且可在第二方向SD上延伸。位线接触件60可在第一方向上比漏极区50窄。在第二方向SD上沿同一条线布置的多个沟道层30可通过单条位线BL电联接。为了简化说明，虽然在图3中仅例示了一条位线BL，但是将理解的是，多条位线BL沿着第一方向FD布置。
为了与行解码器联接，可在第一子存储单元阵列1A和第二子存储单元阵列1B中的每一个的两端处限定其中源极选择线SSL、字线WL1至WL4和漏极选择线DSL以台阶形状延伸的细长区域SR1和SR2。源极选择线SSL、字线WL1至WL4和漏极选择线DSL可在细长区域SR1和SR2中具有台阶形状。
尽管在图3和图4的实施方式中例示了四条字线被堆叠，但是应当注意的是，堆叠的字线的数目不限于此。例如，可在源极选择线SSL与漏极选择线DSL之间沿垂直方向VD堆叠8条、16条、32条或64条字线。
虽然在图3和图4的实施方式中例示了一条源极选择线SSL和一条漏极选择线DSL沿垂直方向VD设置，但是应当注意，在其它实施方式中，可沿垂直方向VD设置至少两条源极选择线或至少两条漏极选择线。
图5是说明根据本发明的实施方式的行解码器和存储单元阵列的联接关系的图。
参照图5，行解码器可包括第一子行解码器2A、第二子行解码器2B和第三子行解码器2C。
第一子行解码器2A可设置在第一子存储单元阵列1A与第二子存储单元阵列1B之间。第二子行解码器2B可在第一方向FD上与第一子行解码器2A相邻设置，第一子存取单元阵列1A插置于第二子行解码器2B和第一子行解码器2A之间。第三子行解码器2C可在第一方向FD上与第一子行解码器2A相邻设置，第二子存储单元阵列1B插置于第三子行解码器2C和第一子行解码器2A之间。
第一子行解码器2A、第二子行解码器2B和第三子行解码器2C中的每一个可包括多个传输晶体管PT1至PT9。
第一控制选通线至第三控制选通线SG、CG1和CG2可分别联接至第二子行解码器2B中包括的传输晶体管PT4至PT6的漏极。第一控制选通线至第三控制选通线SG、CG1和CG2可分别联接至第三子行解码器2C中包括的传输晶体管PT7至PT9的漏极。第四控制选通线至第六控制选通线CG3、CG4和DG可分别联接至第一子行解码器2A中包括的传输晶体管PT1至PT3的漏极。
块选择线BLKWL1可联接至传输晶体管PT1至PT9的栅极。尽管为了简化说明而未在图5中示出，但是如以上参照图3所述的，在相应的第一子存储单元阵列1A和第二子存储单元阵列1B中包括的选通线20可以存储块为单位进行划分，并且传输晶体管PT1至PT9可设置在每个存储块中。与相同的存储块对应的传输晶体管可联接至相同的块选择线，并且与不同的存储块对应的传输晶体管可联接至不同的块选择线。
第一接触插塞CNT1可分别设置在第一子行解码器2A中包括的传输晶体管PT1至PT3的源极上。第一接触插塞CNT1可分别电联接至第一子行解码器2A中包括的传输晶体管PT1至PT3的源极。第二接触插塞CNT2可分别设置在第一子存储单元阵列1A的选通线20当中的一些选通线WL3、WL4和DSL的右台阶部上。第二接触插塞CNT2可分别电联接至第一子存储单元阵列1A的选通线WL3、WL4和DSL。第三接触插塞CNT3可分别设置在第二子存储单元阵列1B的选通线20当中的一些选通线WL3、WL4和DSL的左台阶部上。第三接触插塞CNT3可分别电联接至第二子存储单元阵列1B的选通线WL3、WL4和DSL。
第四接触插塞CNT4可分别设置在第二子行解码器2B中包括的传输晶体管PT4至PT6的源极上。第四接触插塞CNT4可分别电联接至第二子行解码器2B中包括的传输晶体管PT4至PT6的源极。第五接触插塞CNT5可分别设置在第一子存储单元阵列1A的选通线20当中的剩余选通线SSL、WL1和WL2的左台阶部上。第五接触插塞CNT5可分别电联接至第一子存储单元阵列1A的选通线SSL、WL1和WL2。
第六接触插塞CNT6可分别设置在第三子行解码器2C中包括的传输晶体管PT7至PT9的源极上。第六接触插塞CNT6可分别电联接至第三子行解码器2C中包括的传输晶体管PT7至PT9的源极。第七接触插塞CNT7可分别设置在第二子存储单元阵列1B的选通线20当中的剩余选通线SSL、WL1和WL2的右台阶部上。第七接触插塞CNT7可分别电联接至第二子存储单元阵列1B的选通线SSL、WL1和WL2。
第一接触插塞CNT1、第二接触插塞CNT2和第三接触插塞CNT3可通过第一组联接线LWL_G1彼此电联接。第四接触插塞CNT4和第五接触插塞CNT5可通过第二组联接线LWL_G2彼此电联接。第六接触插塞CNT6和第七接触插塞CNT7可通过第三组联接线LWL_G3彼此电联接。
第一子存储单元阵列1A和第二子存储单元阵列1B的选通线WL3、WL4和DSL可通过第一组联接线LWL_G1的对应线与第一子行解码器2A中包括的传输晶体管PT1、PT2和PT3当中的一个对应传输晶体管电联接，并且可通过所述一个对应传输晶体管提供操作电压。即，第一子行解码器2A可由第一子存储单元阵列1A和第二子存储单元阵列1B共享。更具体地，如图5所示，第一子存储单元阵列1A和第二子存储单元阵列1B的位于同一水平处的选通线DSL可通过第一组联接线LWL_G1的第一线联接至第一传输晶体管PT1。另外，第一子存储单元阵列1A和第二子存储单元阵列1B的位于同一水平处的选通线WL4可通过第一组联接线LWL_G1的第二线联接至第二传输晶体管PT2，并且第一子存储单元阵列1A和第二子存储单元阵列1B的位于同一水平处的选通线WL3可通过第一组联接线LWL_G1的第三线联接至第三传输晶体管PT3。
第一子存储单元阵列1A的剩余选通线SSL、WL1和WL2中的每一条可通过第二组联接线LWL_G2当中的对应线与第二子行解码器2B中包括的传输晶体管PT4、PT5和PT6当中的对应传输晶体管电联接，并且可通过所述对应传输晶体管提供操作电压。具体地，如图5所示，第一子存储单元阵列1A的选通线SSL可通过第二组联接线LWL_G2的第一线电联接至第二子行解码器2B中包括的第四传输晶体管PT4，第一子存储单元阵列1A的选通线WL1可通过第二组联接线LWL_G2当中的第二线电联接至第二子行解解器2B中包括的第五传输晶体管PT5，并且第一子存储单元阵列1A的选通线WL2可通过第二组联接线LWL_G2当中的第三线电联接至第二子行解码器2B中包括的第六传输晶体管PT6。
第二子存储单元阵列1B的剩余选通线SSL、WL1和WL2中的每一个可通过第三组联接线LWL_G3与第三子行解码器2C中包括的传输晶体管PT7、PT8和PT9中的一个电联接，并且可通过对应传输晶体管提供操作电压。具体地，选通线SSL可通过第三组联接线LWL_G3的第一线电联接至传输晶体管PT7，选通线WL1可通过第三组联接线LWL_G3的第二线电联接至传输晶体管PT8，并且选通线WL2可通过第三组联接线LWL_G3的第三线电联接至传输晶体管PT9。
为了与接触插塞CNT1至CNT7稳定地联接，各条联接线LWL_G1、LWL_G2和LWL_G3可包括在与接触插塞CNT1至CNT7交叠的位置处的、其宽度比线的其它部分宽的焊盘。
当集成度提高时，包括在单位单元串中的存储单元的数目不断增加。在包括在单位单元串中的存储单元的数目增加的情况下，字线的数目应该增加了所增加的存储单元的数目，并且联接线的数目应该增加了所增加的字线的数目。因此，必须在有限的区域内形成增加数目的联接线，并且减小联接线的线宽。
作为用于形成精细图案的技术，已经提出了间隔体构图技术(SPT)。SPT是一种使用以下原理的技术：通过在两个节距中形成一个图案并且然后在该图案的每个侧壁上形成间隔体，在一个图案的侧壁上形成两个间隔体。通过使用这种间隔体作为掩模，可减小用于形成联接线的图案的尺寸和间隔。然而，随着图案之间的间隔减小，相邻联接线之间的介电层的厚度减小，并且介电层的击穿电压(BV)降低，因此，可能发生漏电流。具体地，在设置有焊盘的部分处，由于联接线之间的间隔显著变窄，所以难以确保BV余量。在本实施方式中，通过引入联接线的新布局结构，可显著地提高联接线的BV特性。
为了如图5所示共享第一子行解码器2A，联接线应该具有允许从与第一接触插塞CNT1联接的焊盘沿左右方向布线的结构。在本实施方式中，引入了允许沿着两个方向布线的联接线的新布局结构，使得两个相邻的子存储单元阵列可共享一个子行解码器。因此，当与针对各个子存储单元阵列分别配置子行解码器的情况相比时，可减少子行解码器所占用的面积，从而可减小半导体存储装置的尺寸。
图6是例示根据本发明的实施方式的半导体存储装置的联接线的一部分的平面图，并且图7是例示图6所示的联接线中的一条的一部分的平面图。
参照图6，形成多条联接线，例如，n(n是等于或大于3的自然数)条联接线...、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...(k是等于或小于n-2的自然数)。这些联接线...、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...可以是上面参照图5描述的第一组联接线LWL_G1，并且可将第一子存储单元阵列1A和第二子存储单元阵列1B的选通线WL3、WL4和DSL与第一子行解码器2A的传输晶体管PT1、PT2和PT3电联接。
联接线...、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...可以是第二组联接线LWL_G2和第三组联接线LWL_G3中的任何一条，并且可将第一子存储单元阵列1A的剩余选通线SSL、WL1和WL2与第二子行解码器2B的传输晶体管PT4、PT5和PT6电联接，或者将第二子存储单元阵列1B的剩余选通线SSL、WL1和WL2与第三子行解码器2C的传输晶体管PT7、PT8和PT9电联接。
联接线...、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...可设置在同一平面上，并且沿着第二方向SD布置。
参照图7，联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的每一条可包括沿着第一方向FD延伸的第一导线L1、与第一导线L1平行延伸的第二导线L2以及联接在第一导线L1与第二导线L2之间的焊盘PAD。
第一导线L1和第二导线L2中的每一条可具有作为最小特征尺寸的宽度1F。在联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的每一条中，第一导线L1与第二导线L2之间的在第二方向SD上的间隔可具有3F的尺寸。
在联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的每一条中，第一导线L1和第二导线L2可从焊盘PAD起沿着相反的方向延伸。例如，第一导线L1可从焊盘PAD起沿着第一方向FD向左延伸，而第二导线L2可从焊盘PAD起沿着第一方向FD向右延伸。
焊盘PAD可包括由第一线图案P1、第二线图案P2、第三线图案P3和第四线图案P4组成的四边形框架型结构体。第一线图案P1可具有与第一导线L1基本上相同的宽度，并且在第一方向FD上从第一导线L1的端部向右延伸。第二线图案P2可具有与第二导线L2基本上相同的宽度，并且在第一方向FD上从第二导线L2的端部向左延伸。第三线图案P3可在第二方向SD上从第一线图案P1的端部向下延伸到第二线图案P2。第四线图案P4可在第二方向SD上从第二线图案P2的端部向上延伸到第一线图案P1。
焊盘PAD还可以包括与第一线图案P1和第二线图案P2平行地设置在由第一线图案至第四线图案P1、P2、P3和P4限定的内部区域中的内部线图案P5。内部线图案P5可以具有1F的宽度。第一线图案P1与内部线图案P5之间的间隔和第二线图案P2与内部线图案P5之间的间隔可以具有1F的宽度。
参照图6，联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...可按照每个焊盘PAD在第二方向SD上不与其它相邻联接线的焊盘PAD交叠的方式来配置。联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的每一条的焊盘PAD可在第二方向SD上与另一相邻联接线的第一导线L1或第二导线L2交叠。具体地，联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的每一条的焊盘PAD可在第二方向SD上与上部处的另一相邻耦合线的第一导线L1交叠，并且可在第二方向SD上与下部处的另一相邻联接线的第二导线L2交叠。
联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...中的焊盘PAD可沿着相对于第一方向FD和第二方向SD倾斜的方向布置。
在联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、...当中，第(k-1)联接线LWLk-1的第二导线L2可设置在与第(k+1)联接线LWLk+1的第一导线L1相同的行上。在第k联接线LWLk的焊盘PAD中包括的内部线图案P5可设置在与第(k-1)联接线LWLk-1的第二导线L2和第(k+1)联接线LWLk+1的第一导线L1相同的行上。
联接线…、LWLk-2、LWLk-1、LWLk、LWLk+1、LWLk+2、…的第一导线L1、第二导线L2和焊盘PAD可通过将SPT处理应用于可由光刻技术实现的特定形状的掩模图案来同时形成。为了形成如本实施方式中那样的第一导线L1、第二导线L2和焊盘PAD的结构，应该首先通过光刻处理形成适当的掩模图案结构。随后将参照图9A和图9B来描述这样的掩模图案结构。
虽然在图6和图7的实施方式中例示了焊盘PAD由四边形框架型结构体组成，所述四边形框架型结构体通过第一线图案P1、第二线图案P2、第三线图案P3和第四线图案P4以及设置在由四边形框架型结构体限定的内部区域中的内部线图案P5形成，但是需要注意的是，本发明并不限于这样的实施方式，并且可在本公开的范围内进行各种改变。例如，如图8A所示，焊盘PAD可具有实心矩形结构而没有内部区域图案。四边形焊盘的形状可以是正方形而不是矩形。
虽然在图6和图7的实施方式中例示了第一导线L1和第二导线L2从焊盘PAD沿着相反的方向延伸，但是应当注意的是，本公开不限于这样的实施方式并且可在本公开的范围内进行各种改变。
例如，如图8B所示，第二导线L2可从焊盘PAD起沿着两个方向延伸，而第一导线L1可从焊盘PAD起仅沿着一个方向延伸。相反，虽然未示出，但是第一导线L1可从焊盘PAD起沿着两个方向延伸，而第二导线L2可从焊盘PAD起仅沿着一个方向延伸。此时，可沿着第一方向FD在第一导线L1与第二导线L2之间设置第三导线L3。
在本实施方式的又一变型中，如图8C所示，第一导线L1和第二导线L2二者都可从焊盘PAD起沿着两个方向延伸。在这种情况下，第一导线L1和第二导线L2可被设置为沿着第二方向SD至少部分地交叠。在彼此交叠的第一导线L1与第二导线L2之间，第三导线L3可沿着与第一导线L1和第二导线L2平行的方向(即，沿着第一方向FD)设置。
第三导线L3在第二方向SD上的宽度可以是1F，第一导线L1与第三导线L3之间在第二方向SD上的间隔和第二导线L2与第三导线L3之间在第二方向SD上的间隔中的每一个可以是1F。
图9A至图16B是说明用于形成根据本发明的实施方式的半导体存储装置的联接线的工序的图。
图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A是例示用于形成根据本发明的实施方式的半导体存储装置的联接线的工序的平面图，图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B是分别沿着图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A的线B-B截取的截面图，并且图9C是例示在图9A所示的单位掩模图案当中的彼此相邻地设置的两个单位掩模图案的平面图。
参照图9B，可在基板上形成覆盖存储单元阵列(未示出)和行解码器(未示出)的层间介电层100。在层间介电层100上依次形成导电层200、介电层300和防反射层400，并在防反射层400上形成具有以预定形式使防反射层400暴露的开口的第一掩模图案500。
作为其中形成有联接线的目标层的导电层200可由金属、金属氮化物、掺杂的多晶硅或其组合制成。
介电层300作为硬掩模层可被形成为单层结构或多层结构。在介电层300被形成为多层结构的情况下，介电层300可具有其中在预定蚀刻条件下具有不同蚀刻特性的至少两个硬掩模层(即，多个硬掩模层)堆叠的结构。介电层300可由通过灰化和剥离处理容易地去除的材料形成。
作为在光刻处理中执行防反射功能的层的防反射层400可被形成为单层或多层。在防反射层400被形成为单层的情况下，防反射层400可被形成为硅氧氮化物(SiON)层。在防反射层400被形成为多层的情况下，防反射层400可被形成为其中SiON层和有机防反射层堆叠的结构。
第一掩模图案500可通过使用光刻胶作为材料来形成，并且可通过光刻处理被构图为特定形状。
参照图9A，第一掩模图案500可包括根据特定标准形成的多个单位掩模图案500U。单位掩模图案500U可沿着相对于第一方向FD和第二方向SD倾斜的方向布置，并且可具有基本上相同的结构。
图9C中例示了彼此相邻地设置的两个单位掩模图案500U。
参照图9C，单位掩模图案500U中的每一个可包括沿着第一方向FD延伸并且在第二方向SD上具有3F的宽度的线形状的第一图案510、与第一图案510平行设置并且在第二方向SD上具有3F的宽度的线形状的第二图案520、联接在第一图案510与第二图案520之间的四边形框架形状的第三图案530以及在与第三图案530间隔开的同时设置在第二图案520上方和第三图案530的右侧的岛形状的第四图案540。
第一图案510和第二图案520可以是被设置为形成联接线的第一导线和第二导线(图7的L1和L2)的掩模部，并且第三图案530和第四图案540可以是被设置为形成联接线的焊盘(图7的PAD)的掩模部。
第三图案530可由沿着第一方向平行延伸的第一部分531和第二部分532以及沿着第二方向SD平行延伸的第三部分533和第四部分534限定。第一部分531具有从第一图案510的右端沿着第一方向FD向右延伸的线形状，第二部分532具有从第二图案520的左端沿着第一方向FD向左延伸的线形状，第三部分533具有沿着第二方向SD延伸以连接第一部分531和第二部分532的右端的线形状，并且第四部分534具有沿着第二方向SD延伸以连接第一部分531和第二部分532的左端的线形状。第三图案530可通过第一部分531、第二部分532、第三部分533和第四部分534被设置为诸如长方形框架形状或正方形框架形状这样的四边形框架形状。
第三图案530的第一部分531可设置在与第一图案510相同的行上，并且在第二方向SD上具有与第一图案510的宽度相同尺寸的3F的宽度。第三图案530的第二部分532可设置在与第二图案520相同的行上，并且在第二方向SD上具有与第二图案520的宽度相同尺寸的3F的宽度。第三图案530的第一部分531与第三图案530的第二部分532之间在第二方向SD上的间隔可具有1F的尺寸。
第四图案540可设置在与第一图案510以及第三图案530的第一部分531相同的行上，并且在第二方向SD上具有与第一图案510以及第三图案530的第一部分531中的每一个的宽度相同尺寸的3F的宽度。第四图案540可在第二方向SD上与第二图案520间隔开1F的间隔。第四图案540同样可在第一方向SD上与第三图案530间隔开一定间隔。
单位掩模图案500U可在与第一方向FD和第二方向SD交叉的倾斜方向上依次移位，使得每个单位掩模图案500U的第三图案530和另一相邻单位掩模图案500U的第四图案540在第二方向SD上彼此不交叠。
在每个单位掩模图案500U中，第四图案540可在与第三图案530的第一部分531间隔开的同时向第三图案530的第一部分531的右侧设置。每个单位掩模图案500U的第四图案540可在与第二部分532间隔开的同时向另一相邻单位掩模图案500U的第三图案530的第二部分532的左侧设置。
第三图案530与第四图案540之间在第一方向FD上的间隔没有特别限制，但是可大于1F，使得可在后续处理中容易地形成第二掩模层。第三图案530和第四图案540在第一方向FD上的长度不受限制，但是考虑到要与联接线的焊盘联接的接触插塞的尺寸，可将其设置为预定长度。
参照图10A和图10B，通过使用对第一掩模图案500具有蚀刻选择性的材料，在第一掩模图案500和防反射层400上形成第二掩模层，并且通过平整化处理去除形成在第一掩模图案500上的第二掩模层以使第一掩模图案500暴露，在第一掩模图案500的开口中形成第二掩模图案600。第二掩模图案600在第二方向SD上的宽度可以是1F。
参照图11A和图11B，通过去除第一掩模图案500以留下第二掩模图案600，并且通过使用第二掩模图案600作为蚀刻掩模来蚀刻防反射层400和介电层300，形成防反射层图案400A和介电层图案300A。
可在抑制第二掩模图案600和防反射层400的蚀刻的条件下执行用于去除第一掩模图案500的工序。作为去除第一掩模图案500的工序，例如，可使用灰化和剥离处理。此外，根据防反射层400的材料，可通过使用干蚀刻处理或湿蚀刻处理来去除第一掩模图案500。
由于介电层图案300A是通过使用第二掩模图案600作为蚀刻掩模来形成的，所以介电层图案300A可具有与第二掩模图案600相同的平面结构。当第二掩模图案600和防反射层图案400A在蚀刻介电层300的工序中被部分或全部地蚀刻时，可去除第二掩模图案600和防反射层图案400A。
参照图12A和图12B，在去除第二掩模图案600和防反射层图案400A之后，通过使用对介电层图案300A具有蚀刻选择性的材料来在介电层图案300A的侧壁上形成间隔体700。
间隔体700可通过以下步骤来形成：在导电层200和介电层图案300A上将间隔体层形成为均匀厚度(例如，作为用于联接线之间的间隔的目标尺寸的1F的厚度)，并且通过对间隔体层进行回蚀，直到使导电层200暴露为止。当形成间隔体层时，为了将间隔体层形成为均匀厚度，可使用原子层沉积(ALD)处理。
间隔体700可被形成为如图12A所示的包围介电层图案300A的整个侧壁的结构。间隔体700可按照1F的均匀宽度形成在导电层200上。
参照图13A和图13B，按照使间隔体700留在导电层200上的方式去除介电层图案300A。可在抑制间隔体700和导电层200的蚀刻的条件下执行用于去除介电层图案300A的工序。
参照图14A和图14B，通过使用对间隔体700和导电层200具有蚀刻选择性的材料来在间隔体700和导电层200上形成第三掩模层，并且通过对间隔体700和第三掩模层进行平整化，使得间隔体700被去除预定厚度，在间隔体700之间形成第三掩模图案800。
第三掩模图案800的间隔可以是与间隔体700的宽度相同的1F，并且第三掩模图案800在第二方向SD上的宽度可以是1F。
参照图15A和图15B，通过去除间隔体700以将第三掩模图案800留在导电层200上，并且通过使用第三掩模图案800作为蚀刻掩模来蚀刻导电层200，在层间介电层100上形成联接线LWL。
由于联接线LWL是通过使用第三掩模图案800作为蚀刻掩模来形成的，所以联接线LWL可具有与第三掩模图案800相同的平面结构。因此，联接线LWL的间隔可具有1F的恒定尺寸，并且联接线LWL在第二方向SD上的宽度可以是1F。
此后，通过去除第三掩模图案800，仅留下作为最终目标结构的联接线LWL，如图16A和图16B所示。由于上面已经参照图6和图7描述了联接线LWL的结构，所以这里将省略其详细描述。
根据本实施方式，能够形成以规则间隔具有焊盘的联接线LWL。因此，由于联接线之间的间隔由于焊盘的存在而变窄，所以能够解决难以确保BV余量的担心。
此外，可通过将SPT处理应用于可通过本领域已知的光刻技术实现的预定形状的掩模图案来同时形成联接线LWL的第一导线L1、第二导线L2和焊盘PAD。因此，不需要单独的用于形成焊盘的光刻处理，并且能够解决应该确保足够的加工余量以形成焊盘的担心。
图17是示意性地例示根据本发明的实施方式的包括半导体存储装置920的存储系统900的框图。
参照图17，存储系统900可包括存储控制器910和半导体存储装置920。根据如上所述的本发明的实施方式，半导体存储装置920可包括半导体存储器。半导体存储装置920可包括非易失性存储器(NVM)装置。存储控制器910可控制半导体存储装置920。半导体存储装置920和存储控制器910的组合可被配置为存储卡或固态硬盘(SSD)。
存储控制器910可包括经由内部总线电联接的SRAM 911、中央处理单元(CUP)912、主机接口913、错误校正码(ECC)块914和存储接口915。SRAM 911可用作CPU 912的工作存储器。主机接口913可包括可与存储系统900联接的主机的数据交换协议。所有这些组件在本领域中是众所周知的，因此将不再详细描述。
ECC块914可检测并校正从半导体存储装置920读出的数据中包括的错误。
存储接口915可与半导体存储装置920接口连接。CPU 912可执行用于存储控制器910的数据交换的总体控制操作。
尽管未示出，但是对于本领域技术人员来说应当变得显而易见的是，存储系统900还可被设置有存储用于与主机接口连接的代码数据的ROM。半导体存储装置920可被设置为由多个闪存芯片构成的多芯片封装件。
存储系统900可被用作具有低的错误发生概率的高可靠性的存储介质。上述非易失性存储装置可作为固态硬盘(SSD)设置在存储系统中。存储控制器910可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件快速互连(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成设备电路(IDE)协议等这样的各种接口协议中的一种与外部装置(例如，主机)进行通信。
图18是示意性地例示根据本发明的实施方式的包括半导体存储装置的计算系统1000的框图。
参照图18，根据实施方式的计算系统1000可包括电联接至系统总线1060的微处理器(或CPU)1020、RAM 1030、用户接口1040、诸如基带芯片组这样的调制解调器1050和存储系统1010。在一个实施方式中，计算系统1000可以是移动设备，在这种情况下，可附加地设置用于提供计算系统1000的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本领域技术人员来说应该变得显而易见的是，计算系统1000还可包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。存储系统1010可被配置为例如使用非易失性存储器来存储数据的固态驱动器/硬盘(SSD)。另外，作为示例，存储系统1010可被设置为例如NAND或NOR闪存的融合闪存。
上述实施方式不是仅通过装置和方法来实现，而且也可通过执行与每个实施方式的配置对应的功能的程序或者其上记录有程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述中容易地得出。
尽管为了说明的目的已经描述了各个实施方式，但是对于本领域技术人员将显而易见的是，可在不脱离如所附的权利要求限定的本发明的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年3月20日在韩国知识产权局提交的韩国专利申请No.10-2017-0034421的优先权，该韩国专利申请通过引用全部并入本文。

Claims (19)

1.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及
多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接，
其中，所述联接线中的每一条包括：
第一导线，所述第一导线沿着所述第一方向设置；
第二导线，所述第二导线与所述第一导线平行地设置；以及
焊盘，所述焊盘联接在所述第一导线与所述第二导线之间并将所述第一导线与所述第二导线电连接，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器，
其中，所述联接线沿着所述第一方向从相应焊盘的两侧布线。
2.根据权利要求1所述的半导体存储装置，其中，所述第一导线和所述第二导线从所述焊盘起沿着相反的方向延伸。
3.根据权利要求1所述的半导体存储装置，其中，所述联接线被设置为使得所述相应焊盘在与所述第一方向垂直的第二方向上不与相邻联接线的焊盘交叠。
4.根据权利要求3所述的半导体存储装置，其中，所述联接线中的每一条联接线的焊盘沿着所述第二方向与所述相邻联接线的第一导线或第二导线交叠。
5.根据权利要求3所述的半导体存储装置，其中，所述联接线的所述焊盘沿着相对于所述第一方向和所述第二方向倾斜的方向设置。
6.根据权利要求5所述的半导体存储装置，
其中，所述联接线包括沿着所述第二方向依次设置的n条联接线，其中，n为等于或大于3的自然数，并且
其中，所述联接线当中的第(k-1)联接线的第二导线被设置在与第(k+1)联接线的第一导线相同的行上，其中，k是等于或大于n-2的自然数。
7.根据权利要求1所述的半导体存储装置，其中，所述联接线中的每一条联接线的焊盘包括：
四边形框架型结构体，所述四边形框架型结构体联接在所述第一导线与所述第二导线之间；以及
内部线图案，所述内部线图案沿着所述第一方向设置在由所述四边形框架型结构体包围的内部区域中。
8.根据权利要求7所述的半导体存储装置，其中，所述四边形框架型结构体包括：
第一线图案，所述第一线图案沿着所述第一方向从所述第一导线的端部延伸，并且具有与所述第一导线基本上相同的宽度；
第二线图案，所述第二线图案沿着所述第一方向从所述第二导线的端部延伸，并且具有与所述第二导线基本上相同的宽度；
第三线图案，所述第三线图案沿着与所述第一方向垂直的第二方向从所述第一线图案的端部向所述第二线图案延伸；以及
第四线图案，所述第四线图案沿着所述第二方向从所述第二线图案的端部向所述第一线图案延伸。
9.根据权利要求8所述的半导体存储装置，其中，所述第一线图案与所述内部线图案之间在所述第二方向上的间隔和所述第二线图案与所述内部线图案之间在所述第二方向上的间隔与所述联接线之间的间隔相同。
10.根据权利要求1所述的半导体存储装置，其中，所述焊盘具有矩形结构。
11.根据权利要求1所述的半导体存储装置，其中，所述第一导线和所述第二导线中的至少一条从所述焊盘的两侧延伸，并且所述第一导线和所述第二导线在与所述第一方向垂直的第二方向上至少部分地交叠。
12.根据权利要求11所述的半导体存储装置，
其中，所述联接线中的每一条还包括第三导线，所述第三导线与所述第一导线和所述第二导线平行地设置在沿着所述第二方向交叠的所述第一导线与所述第二导线之间，并且
其中，所述第一导线与所述第三导线之间在所述第二方向上的间隔和所述第二导线与所述第三导线之间在所述第二方向上的间隔与所述联接线之间的间隔相同。
13.一种半导体存储装置，该半导体存储装置包括：
第一子存储单元阵列和第二子存储单元阵列，所述第一子存储单元阵列和所述第二子存储单元阵列沿着第一方向彼此相邻地设置；
第一子行解码器，所述第一子行解码器设置在所述第一子存储单元阵列与所述第二子存储单元阵列之间；以及
联接线，所述联接线设置在所述第一子存储单元阵列和所述第二子存储单元阵列以及所述第一子行解码器上，
其中，所述联接线中的每一条包括沿着所述第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及联接在所述第一导线与所述第二导线之间并且通过第一接触插塞电联接至所述第一子行解码器的焊盘，并且
其中，所述联接线中的每一条沿着所述第一方向从对应焊盘的两侧布线并且电联接至所述第一子存储单元阵列和所述第二子存储单元阵列。
14.根据权利要求13所述的半导体存储装置，其中，所述第一子行解码器包括：
多个传输晶体管，所述多个传输晶体管具有分别联接至所述第一接触插塞的源极和分别联接至对应的控制选通线的漏极。
15.根据权利要求13所述的半导体存储装置，
其中，所述第一子存储单元阵列和所述第二子存储单元阵列中的每一个包括堆叠的多条选通线，并且
其中，所述联接线中的每一条通过对应的第二接触插塞与所述第一子存储单元阵列的一些选通线中的一条电联接，并且通过对应的第三接触插塞与所述第二子存储单元阵列的一些选通线中的一条电联接。
16.根据权利要求15所述的半导体存储装置，该半导体存储装置还包括：
第二子行解码器，所述第二子行解码器沿着所述第一方向与所述第一子行解码器相邻地设置，并且与所述第一子存储单元阵列的剩余选通线电联接，所述第一子存储单元阵列插入在所述第二子行解码器和所述第一子行解码器之间；以及
第三子行解码器，所述第三子行解码器沿着所述第一方向与所述第一子行解码器相邻地设置，并且与所述第二子存储单元阵列的剩余选通线电联接，所述第二子存储单元阵列插入在所述第三子行解码器和所述第一子行解码器之间。
17.一种半导体存储装置，该半导体存储装置包括：
多条联接线，所述多条联接线各自包括沿着第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及焊盘，
其中，所述联接线中的每一条联接线的所述焊盘包括：
四边形框架型结构体，所述四边形框架型结构体联接在所述第一导线与所述第二导线之间并将所述第一导线与所述第二导线电连接；以及
内部线图案，所述内部线图案沿着所述第一方向设置在由所述四边形框架型结构体包围的内部区域中。
18.根据权利要求17所述的半导体存储装置，其中，所述四边形框架型结构体包括：
第一线图案，所述第一线图案沿着所述第一方向从所述第一导线的端部延伸，并且具有与所述第一导线基本上相同的宽度；
第二线图案，所述第二线图案沿着所述第一方向从所述第二导线的端部延伸，并且具有与所述第二导线基本上相同的宽度；
第三线图案，所述第三线图案沿着与所述第一方向垂直的第二方向从所述第一线图案的端部向所述第二线图案延伸；以及
第四线图案，所述第四线图案沿着所述第二方向从所述第二线图案的端部向所述第一线图案延伸。
19.根据权利要求18所述的半导体存储装置，其中，所述第一线图案与所述内部线图案之间在所述第二方向上的间隔和所述第二线图案与所述内部线图案之间在所述第二方向上的间隔与所述联接线之间的间隔相同。
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