TW202401784A - 半導體記憶裝置及半導體記憶裝置的製造方法 - Google Patents

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武木田秀人
原田寿史
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Abstract

本發明的實施方式提供一種可提高製造性的半導體記憶裝置及半導體記憶裝置的製造方法。實施方式的半導體記憶裝置包括積層體、第一金屬層、以及第一柱狀體。所述積層體包括多個閘極電極層以及多個絕緣層。所述多個閘極電極層包括第一閘極電極層以及與第一方向交叉的第二方向的長度較所述第一閘極電極層短的第二閘極電極層。所述第一金屬層相對於所述第一閘極電極層的階台部至少配置於第一側。所述第一柱狀體相對於所述第一閘極電極層的階台部配置於第一側。所述第一柱狀體包括：導電部，在所述第一方向上延伸並貫通所述第一金屬層且與所述第一閘極電極層的階台部連接；以及絕緣部，至少配置於所述第一金屬層與所述導電部之間。

Description

半導體記憶裝置及半導體記憶裝置的製造方法
本發明的實施方式是有關於一種半導體記憶裝置及半導體記憶裝置的製造方法。 [相關申請案]
本申請案享有以日本專利申請案2022-99471號（申請日：2022年6月21日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。
已知一種半導體記憶裝置，其包括：積層體，多條字元線與多個絕緣層逐層地交替積層而成；多個記憶體柱，在積層體的厚度方向上貫通積層體；以及多個觸點。積層體具有多條字元線的長度不同的階梯部。多個觸點在積層體的階梯部連接於多條字元線。
本發明的實施方式提供一種可提高製造性的半導體記憶裝置及半導體記憶裝置的製造方法。
實施方式的半導體記憶裝置包括積層體、第一金屬層、以及第一柱狀體。所述積層體包括多個閘極電極層以及多個絕緣層。所述多個閘極電極層與所述多個絕緣層在第一方向上逐層地交替積層。所述多個閘極電極層包括第一閘極電極層以及第二閘極電極層，所述第二閘極電極層相對於所述第一閘極電極層配置於所述第一方向上的第一側，且與所述第一方向交叉的第二方向的長度較所述第一閘極電極層短。所述第一閘極電極層具有在所述第一方向上不與所述第二閘極電極層重疊的階台（terrace）部。所述第一金屬層相對於所述第一閘極電極層的所述階台部至少配置於所述第一側。所述第一柱狀體相對於所述第一閘極電極層的所述階台部配置於所述第一側。所述第一柱狀體包括：導電部，在所述第一方向上延伸並貫通所述第一金屬層且與所述第一閘極電極層的所述階台部連接；以及絕緣部，至少配置於所述第一金屬層與所述導電部之間。
以下，參照圖式對實施方式的半導體記憶裝置及半導體記憶裝置的製造方法進行說明。在以下的說明中，對具有相同或類似功能的結構標註相同的符號。而且，有時省略該些結構的重覆說明。在以下的說明中，對於在末尾附加了帶有用於區分的數字或英文字母的參照符號的構成要素，在可不相互區分的情況下，有時省略末尾的數字或英文字母。
「平行」、「正交」或「相同」可包括「大致平行」、「大致正交」或「大致相同」的情況。「連接」並不限定於機械連接，可包括電性連接。即，所謂「連接」，並不限定於多個要素直接連接的情況，亦可包括多個要素使其他要素介於其間而連接的情況。所謂「重疊」並不限定於多個要素相接觸的情況，可包括多個要素使其他要素介於其間而重疊的情況。所謂「環狀」並不限定於圓環狀，可包括矩形形狀的環狀或三角形狀的環狀。
首先，對+X方向、-X方向、+Y方向、-Y方向、+Z方向及-Z方向進行定義。+X方向是後述的字元線WL延伸的方向（參照圖3）。-X方向是+X方向的相反方向。在不區分+X方向與-X方向的情況下，簡稱為X方向。+Y方向是與X方向交叉（例如正交）的方向。+Y方向是後述的位元線BL延伸的方向（參照圖4）。-Y方向是+Y方向的相反方向。在不區分+Y方向與-Y方向的情況下，簡稱為Y方向。+Z方向是與X方向及Y方向交叉（例如正交）的方向。+Z方向是自後述的積層體30朝向位元線BL的方向（參照圖3）。-Z方向是+Z方向的相反方向。在不區分+Z方向與-Z方向的情況下，簡稱為Z方向。在以下的說明中，有時將+Z方向側稱為「上」，將-Z方向側稱為「下」。其中，該些表達只是為了方便，並不規定重力方向。X方向是「第二方向」的一例。Z方向是「第一方向」的一例。+Z方向側是「第一側」的一例。在以下說明的圖式中，有時省略與說明無關的結構的圖示。在以下說明的圖式中，有時一部分結構（例如導電層）的數量是示意性的。
（第一實施方式） ＜1.半導體記憶裝置的結構＞ 圖1是表示半導體記憶裝置1的結構的一部分的框圖。半導體記憶裝置1例如是非揮發性的半導體記憶裝置，且為與非（NAND）型快閃記憶體。半導體記憶裝置1例如能夠與外部的主機裝置連接，用作主機裝置的記憶空間。半導體記憶裝置1例如包括記憶體單元陣列11、命令暫存器（command register）12、位址暫存器（address register）13、控制電路（定序器（sequencer））14、驅動器模組（driver module）15、列解碼器模組（row decoder module）16、及感測放大器模組（sense amplifier module）17。
記憶體單元陣列11包括多個區塊BLK0～BLK（k-1）（k為1以上的整數）。區塊BLK是多個記憶體單元電晶體的集合。區塊BLK用作資料擦除單位。記憶體單元陣列11中設置有多條位元線及多條字元線。各記憶體單元電晶體與一條位元線以及一條字元線相關聯。
命令暫存器12保持半導體記憶裝置1自主機裝置接收到的命令CMD。位址暫存器13保持半導體記憶裝置1自主機裝置接收到的位址資訊ADD。位址資訊ADD用於選擇區塊BLK、字元線、及位元線。控制電路14對半導體記憶裝置1的各種動作進行控制。例如，控制電路14基於保持在命令暫存器12中的命令CMD，執行資料的寫入動作、讀出動作或擦除動作等。
驅動器模組15包括電壓生成電路，生成在半導體記憶裝置1的各種動作中使用的電壓。列解碼器模組16將施加到與所選擇的字元線對應的訊號線的電壓傳輸到所選擇的字元線。感測放大器模組17在寫入動作中對各位元線施加所期望的電壓。感測放大器模組17在讀出動作中，基於各位元線的電壓判定儲存於各記憶體單元電晶體中的資料值，將判定結果作為讀出資料DAT傳輸到主機裝置。
＜2. 記憶體單元陣列的結構＞ ＜2.1 記憶體單元陣列的電性結構＞ 圖2是表示記憶體單元陣列11的一部分的等效電路的圖。圖2示出了記憶體單元陣列11中所含的一個區塊BLK。區塊BLK包括多個串單元SU0～SUQ（Q為1以上的整數）。
各串單元SU包括分別與位元線BL0～位元線BLm（m為1以上的整數）相關聯的多個NAND串NS。各NAND串NS例如包括多個記憶體單元電晶體MT0～MTn（n為1以上的整數）、一個以上的汲極側選擇電晶體STD、及一個以上的源極側選擇電晶體STS。
在各NAND串NS中，記憶體單元電晶體MT0～記憶體單元電晶體MTn串聯連接。各記憶體單元電晶體MT包括控制閘極及電荷累積部。記憶體單元電晶體MT的控制閘極連接於字元線WL0～字元線WLn中的任一個。各記憶體單元電晶體MT根據經由字元線WL施加到控制閘極的電壓而在電荷蓄積中蓄積電荷，並且非揮發地保持資料值。
汲極側選擇電晶體STD的汲極連接於與該NAND串NS對應的位元線BL。汲極側選擇電晶體STD的源極連接於串聯連接的記憶體單元電晶體MT0～記憶體單元電晶體MTn的一端。汲極側選擇電晶體STD的控制閘極連接於汲極側選擇閘極線SGD0～汲極側選擇閘極線SGDQ的任一個。汲極側選擇電晶體STD經由汲極側選擇閘極線SGD與列解碼器模組16電性連接。汲極側選擇電晶體STD在將規定的電壓施加到對應的汲極側選擇閘極線SGD的情況下，將NAND串NS與位元線BL加以連接。
源極側選擇電晶體STS的汲極連接於串聯連接的記憶體單元電晶體MT0～記憶體單元電晶體MTn的另一端。源極側選擇電晶體STS的源極連接於源極線SL。源極側選擇電晶體STS的控制閘極連接於源極側選擇閘極線SGS。源極側選擇電晶體STS在將規定的電壓施加到源極側選擇閘極線SGS的情況下，將NAND串NS與源極線SL加以連接。
在同一區塊BLK中，記憶體單元電晶體MT0～記憶體單元電晶體MTn的控制閘極共同連接於各自對應的字元線WL0～字元線WLn。在同一串單元SU中，汲極側選擇電晶體STD的控制閘極共同連接於分別對應的汲極側選擇閘極線SGD0～汲極側選擇閘極線SGDQ。源極側選擇電晶體STS的控制閘極共同連接於源極側選擇閘極線SGS。在記憶體單元陣列11中，位元線BL由多個串單元SU中被分配了同一行位址的NAND串NS所共有。
＜2.2 記憶體單元陣列的物理結構成＞ 圖3是表示記憶體單元陣列11的一部分的剖面圖。記憶體單元陣列11例如具有：下部結構體20、積層體30、多個記憶體柱40、多個分割部ST（參照圖4）、多個上部分割部SHE（參照圖4）、記憶體柱用的多個觸點59、上部配線結構60、支撐體HR、擋塊結構80、及導電層用的多個觸點101。
＜2.2.1 下部結構體＞ 首先，對下部結構體20進行說明。下部結構體20相對於積層體30配置於-Z方向側。
圖4是圖3所示的記憶體單元陣列11的沿著F4-F4線的剖面圖。下部結構體20例如具有半導體基板21、半導體層22、導電層23及絕緣層24。
半導體基板21是作為記憶體單元陣列11的基底的基板。半導體基板21的至少一部分是沿著X方向及Y方向的板狀。半導體基板21由包含矽的半導體材料形成。
半導體層22設置於半導體基板21上。半導體層22是沿著X方向及Y方向的層狀。半導體層22是抑制在半導體記憶裝置1的製造步驟中形成記憶體柱40的孔H1的深挖的擋塊層。半導體層22由如多晶矽般的半導體材料形成。半導體記憶裝置1亦可具有作為擋塊層發揮功能的絕緣層來代替半導體層22。
導電層23設置於半導體層22上。導電層23是沿著X方向及Y方向的層狀。導電層23作為源極線SL發揮功能。導電層23由如鎢般的導電材料形成。各記憶體柱40的下端部連接於導電層23。
絕緣層24設置於導電層23上。絕緣層24是沿著X方向及Y方向的層狀。絕緣層24由如矽氧化物般的絕緣材料形成。
＜2.2.2 積層體＞ 其次，對積層體30進行說明。積層體30設置於絕緣層24上。積層體30例如包括多個導電層31以及多個絕緣層32。多個導電層31及多個絕緣層32在Z方向上逐層地交替積層。
導電層31形成為沿著X方向及Y方向的層狀。各導電層31例如由如鎢般的導電材料形成。導電層31是「閘極電極層」的一例。
多個導電層31中離半導體基板21最遠的一個以上（例如多個）導電層31作為汲極側選擇閘極線SGD發揮功能。汲極側選擇閘極線SGD共同設置於在X方向或Y方向上並列的多個記憶體柱40。汲極側選擇閘極線SGD與各記憶體柱40的通道層42（後述）的交叉部分作為所述汲極側選擇電晶體STD發揮功能。
多個導電層31中最接近半導體基板21的一個以上（例如多個）導電層31作為源極側選擇閘極線SGS發揮功能。源極側選擇閘極線SGS共同設置於在X方向或Y方向上排列的多個記憶體柱40。源極側選擇閘極線SGS與各記憶體柱40的通道層42的交叉部分作為所述源極側選擇電晶體STS發揮功能。
多個導電層31中被作為汲極側選擇閘極線SGD或源極側選擇閘極線SGS發揮功能的導電層31夾持的剩餘的導電層31作為字元線WL發揮功能。字元線WL共同設置於在X方向及Y方向上排列的多個記憶體柱40。在本實施方式中，字元線WL與各記憶體柱40的通道層42的交叉部分作為記憶體單元電晶體MT發揮功能。稍後將詳細描述記憶體單元電晶體MT。
絕緣層32設置在Z方向上相鄰的兩個導電層31之間，是將該兩個導電層31絕緣的層間絕緣膜。絕緣層32形成為沿著X方向及Y方向的層狀。絕緣層32由如矽氧化物般的絕緣材料形成。
在本實施方式中，積層體30包括下部積層體30A以及上部積層體30B。下部積層體30A設置於絕緣層24上。下部積層體30A包括所述多個導電層31中所包括的至少兩個導電層31、以及所述多個絕緣層32中所包括的至少兩個絕緣層32。上部積層體30B配置於下部積層體30A的上方。上部積層體30B包括所述多個導電層31中所包括的至少另外兩個導電層31、以及所述多個絕緣層32中所包括的至少另外兩個絕緣層32。所述多個絕緣層32包括配置於下部積層體30A與上部積層體30B之間的絕緣層32S。絕緣層32S例如較多個絕緣層32中所包括的其他絕緣層32厚。下部積層體30A是「第一積層體」的一例。上部積層體30B是「第二積層體」的一例。
所述積層體30例如包括陣列區域AR、以及一對階梯區域SRa、SRb（參照圖3）。陣列區域AR是設置有多個記憶體柱40，且能夠儲存資料的區域。階梯區域SRa、階梯區域SRb分別是多個導電層31（例如多條字元線WL）的X方向的長度不同，且設置有導電層用的多個觸點101的區域。階梯區域SRa、階梯區域SRb分開配置於陣列區域AR的X方向的兩側。此處，對與陣列區域AR相關聯的結構進行說明，後面敘述與階梯區域SRa、階梯區域SRb相關聯的結構。
＜2.2.3 記憶體柱＞ 首先，對記憶體柱40進行說明。多個記憶體柱40設置於陣列區域AR。多個記憶體柱40在X方向及Y方向上並排配置。各記憶體柱40在Z方向上延伸並貫通積層體30、絕緣層24、及導電層23（參照圖4）。記憶體柱40的下端部進入半導體層22。各記憶體柱40為沿著Z方向的圓柱形狀或倒圓錐台形狀。
在本實施方式中，各記憶體柱40為兩段結構的柱，包括下部柱40A、上部柱40B、以及連接部40C。下部柱40A設置於下部積層體30A，例如為倒圓錐台形狀。上部柱40B設置於上部積層體30B，例如為倒圓錐台形狀。連接部40C設置於下部柱40A與上部柱40B之間，將下部柱40A與上部柱40B加以連接。連接部40C例如設置於絕緣層32S內，與上部柱40B的下端相比，X方向及Y方向的寬度大。
圖5是表示圖4所示的記憶體單元陣列11的被F5線包圍的區域的剖面圖。記憶體柱40例如具有多層膜41、通道層42、絕緣芯43、及蓋帽部44。
（多膜層） 圖6是圖5所示的記憶體單元陣列11的沿著F6-F6線的剖面圖。
多層膜41設置於通道層42的外周側。多層膜41位於多個導電層31與通道層42之間。多層膜41是「記憶體膜」的一例。多層膜41例如包括隧道絕緣膜51、電荷捕捉（charge trap）膜52、及阻擋絕緣膜53。
隧道絕緣膜51位於通道層42與電荷捕捉膜52之間。隧道絕緣膜51例如形成為沿著通道層42的外周面的環狀，且沿著通道層42在Z方向上延伸。隧道絕緣膜51是通道層42與電荷捕捉膜52之間的勢壘。隧道絕緣膜51包含矽氧化物、或者矽氧化物與矽氮化物。
電荷捕捉膜52設置於隧道絕緣膜51的外周側。電荷捕捉膜52位於隧道絕緣膜51與阻擋絕緣膜53之間。電荷捕捉膜52例如形成為沿著隧道絕緣膜51的外周面的環狀，且沿著隧道絕緣膜51在Z方向上延伸。電荷捕捉膜52具有多個結晶缺陷（俘獲能級），是能夠在該些結晶缺陷中捕獲電荷的功能膜。電荷捕捉膜52例如由矽氮化物形成。電荷捕捉膜52中與各字元線WL並列的部分52a是藉由蓄積電荷而能夠儲存資訊的「電荷蓄積部」的一例。
阻擋絕緣膜53設置於電荷捕捉膜52的外周側。阻擋絕緣膜53位於多個導電層31與電荷捕捉膜52之間。阻擋絕緣膜53例如形成為沿著電荷捕捉膜52的外周面的環狀，沿著電荷捕捉膜52在Z方向上延伸。阻擋絕緣膜53是抑制反向隧穿的絕緣膜。反向隧穿是電荷自字元線WL返回至電荷捕捉膜52的現象。阻擋絕緣膜53例如是積層了氧化矽膜或金屬氧化物膜等多個絕緣膜的積層結構膜。金屬氧化物的一例是鋁氧化物。阻擋絕緣膜53可包含如矽氮化物或氧化鉿般的高介電常數材料（High-k材料）。
根據以上的結構，在與各字元線WL相同的高度處，藉由與記憶體柱40相鄰的字元線WL的端部、阻擋絕緣膜53、電荷捕捉膜52、隧道絕緣膜51、及通道層42，形成金屬-鋁-氮化物-氧化物-矽（Metal-Al-Nitride-Oxide-Silicon，MANOS）型的記憶體單元電晶體MT。另外，多層膜41亦可具有浮閘方式的電荷蓄積部（浮閘電極）來代替電荷捕捉膜52作為電荷蓄積部。浮閘電極例如由包含雜質的多晶矽形成。
（通道層） 通道層42設置於多層膜41的內側。通道層42形成為環狀，並且以橫跨記憶體柱40的全長（整個高度）的方式在Z方向上延伸。此處，多層膜41中位於與源極線SL相同高度的部分被除去（參照圖5）。藉此，通道層42的下端部與源極線SL相接觸並與源極線SL連接。通道層42由如多晶矽般的半導體材料形成。通道層42亦可摻雜雜質。在對字元線WL施加電壓的情況下，通道層42形成通道而將位元線BL與源極線SL電性連接。
（絕緣芯） 絕緣芯43設置於通道層42的內側。絕緣芯43將通道層42的內部的一部分填埋。絕緣芯43由如矽氧化物般的絕緣材料形成。絕緣芯43以橫跨除了記憶體柱40的上端部之外的記憶體柱40的大部分的方式在Z方向上延伸。絕緣芯43的一部分可形成為沿著通道層42的內周面的環狀，且在內部具有空間部（氣隙）S。
（蓋帽部） 蓋帽部44設置於絕緣芯43的上方（參照圖5）。蓋帽部44是由如非晶矽般的半導體材料形成的半導體部。蓋帽部44亦可摻雜雜質。蓋帽部44配置於通道層42的上端部的內部。蓋帽部44與通道層42的上端一起形成記憶體柱40的上端部。記憶體柱用的觸點59在Z方向上與蓋帽部44相接觸。
＜2.2.4 分割部＞ 其次返回圖4，對分割部ST進行說明。分割部ST是將積層體30在Y方向上分割的壁部。多個分割部ST在Y方向上分開配置。分割部ST在Z方向上延伸，並貫通積層體30。分割部ST沿著X方向延伸，橫跨中間隔著陣列區域AR的一對階梯區域SRa、SRb（參照圖7）。分割部ST例如包括絕緣部57以及導電部58。
絕緣部57在Z方向上延伸並貫通積層體30及絕緣層24。絕緣部57將積層體30中所包括的多個導電層31的各個在Y方向上分割。絕緣部57由如矽氧化物般的絕緣材料形成。
導電部58設置於絕緣部57的內部。導電部58在Z方向上延伸並貫通積層體30及絕緣層24。導電部58的下端與源極線SL連接。導電部58由如鎢般的導電材料形成。導電部58是將源極線SL與記憶體單元陣列11內的配線加以連接的電性連接部。
＜2.2.5 上部分割部＞ 其次，對上部分割部SHE進行說明。上部分割部SHE是較分割部ST淺的分割部。多個上部分割部SHE在Y方向上分開配置。上部分割部SHE設置於積層體30的上端部，且在Z方向上延伸至積層體30的中途。上部分割部SHE貫通作為汲極側選擇閘極線SGD發揮功能的導電層31。另一方面，上部分割部SHE並未到達作為字元線WL發揮功能的導電層31。上部分割部SHE是將作為汲極側選擇閘極線SGD發揮功能的導電層31在Y方向上分割的壁部。上部分割部SHE由如矽氧化物般的絕緣材料形成。上部分割部SHE以橫跨陣列區域AR的全長的方式沿著X方向延伸（參照圖7）。
圖7是圖4所示的記憶體單元陣列11的沿著F7-F7線的剖面圖。在本實施方式中，與汲極側選擇閘極線SGD對應的導電層31被分割部ST及上部分割部SHE在Y方向上分割。藉此，形成在X方向上延伸的汲極側選擇閘極線SGD。藉此，由分割部ST或上部分割部SHE劃分的區域與一個串單元SU對應。
＜2.2.6 記憶體柱用的觸點＞ 其次返回圖3，對記憶體柱用的觸點59進行說明。觸點59是將記憶體柱40與上部配線結構60中所包括的位元線BL加以連接的電性連接部。在自上方觀察的情況下，多個觸點59配置於與多個記憶體柱40對應的位置處。各觸點59在Z方向上延伸，將位元線BL與記憶體柱40的通道層42電性連接。觸點59由如鎢般的導電材料形成。
＜2.2.4 上部配線結構＞ 其次，對上部配線結構60進行說明。上部配線結構60是相對於積層體30配置於+Z方向側的包括多條配線的結構體。上部配線結構60例如包括多條位元線BL以及多條配線61。
各位元線BL配置於所對應的觸點59上。位元線BL經由觸點59而連接於記憶體柱40的通道層42。藉此，藉由字元線WL與位元線BL的組合，可自配置成三維狀的多個記憶體單元電晶體MT中選擇任意的記憶體單元電晶體MT。
各配線61配置於後述的導電層用的觸點101上。配線61經由觸點101而連接於導電層31（字元線WL、汲極側選擇閘極線SGD、或源極側選擇閘極線SGS）。藉此，藉由對配線61施加電壓，可對所期望的導電層31施加電壓。
＜3. 與階梯區域相關聯的結構＞ 其次，對與階梯區域SRa、階梯區域SRb相關聯的結構進行說明。再者，配置於陣列區域AR的+X方向側的階梯區域SRa與配置於陣列區域AR的-X方向側的階梯區域SRb除了關於X方向對稱以外，具有相互相同的結構。因此，此處採用與一個階梯區域SRa相關聯的結構進行說明。
＜3.1 由導電層形成的階梯結構＞ 圖8是表示圖3所示的記憶體單元陣列11的被F8線包圍的區域的剖面圖。在階梯區域SRa中，多個導電層31（例如多條字元線WL）的X方向的長度相互不同。在階梯區域SRa中，多個導電層31中越是位於+Z方向側的導電層31，+X方向的長度越短。藉此，各導電層31具有不與位於較該導電層31更靠上方處的其他導電層31重疊的階台部71、以及作為+X方向側的端部的隆起部72。
在本實施方式中，由下部積層體30A中所包括的多個導電層31的階台部71及隆起部72，形成具有多個階差的下部階梯部75A。同樣地，由上部積層體30B中所包括的多個導電層31的階台部71及隆起部72，形成具有多個階差的上部階梯部75B。再者，以下，在不區分下部階梯部75A與上部階梯部75B的情況下，簡稱為「階梯部75」。
若更詳細而言，多個導電層31例如包括第一導電層31A～第六導電層31F。
第一導電層31A～第三導電層31C包括於下部積層體30A中。第一導電層31A在第一導電層31A～第三導電層31C中位於最下方處。第二導電層31B配置於較第一導電層31A更靠上方處，且X方向的長度較第一導電層31A短。第三導電層31C配置於較第二導電層31B更靠上方處，且X方向的長度較第二導電層31B短。
藉由所述結構，第一導電層31A具有在Z方向上不與第二導電層31B重疊的階台部71。第二導電層31B具有在Z方向上不與第三導電層31C重疊的階台部71。第三導電層31C具有在Z方向上不與上方的導電層31重疊的階台部71。第一導電層31A是「第一閘極電極層」的一例。第二導電層31B是「第二閘極電極層」的一例。第三導電層31C是「第三閘極電極層」的一例。
另一方面，第四導電層31D～第六導電層31F包括於上部積層體30B中。第四導電層31D在第四導電層31D～第六導電層31F中位於最下方處。第五導電層31E配置於較第四導電層31D更靠上方處，且X方向的長度較第四導電層31D短。第六導電層31F配置於較第五導電層31E更靠上方處，且X方向的長度較第五導電層31E短。
根據所述結構，第四導電層31D具有在Z方向上不與第五導電層31E重疊的階台部71。第五導電層31E具有在Z方向上不與第六導電層31F重疊的階台部71。第六導電層31F具有在Z方向上不與上方的導電層31重疊的階台部71。第四導電層31D是「第四閘極電極層」的一例。第五導電層31E是「第五閘極電極層」的一例。
在本實施方式中，記憶體單元陣列11具有多個支撐體HR（參照圖3）。支撐體HR是於積層體30內在Z方向上延伸的柱狀體。支撐體HR設置於階梯部75。支撐體HR是在後述的置換步驟中除去了犧牲層121的狀態下，在階梯部75支撐多個絕緣層32的支撐部。
＜3.2 擋塊結構＞ 接著，對設置於階梯區域SRa、階梯區域SRb的擋塊結構80進行說明。在本實施方式中，記憶體單元陣列11具有擋塊結構80。擋塊結構80是抑制在半導體記憶裝置1的製造步驟中形成觸點101的孔H2（參照圖12中的（d）、（e）、（f））的深挖的結構。擋塊結構80例如包括第一金屬層81、第一絕緣層82、下部觸點83、第二金屬層84、第二絕緣層85、及上部觸點86。
＜3.2.1 第一金屬層＞ 第一金屬層81是針對下部積層體30A來抑制形成觸點101的孔H2（參照圖12中的（d）、（e）、（f））的深挖的擋塊層。第一金屬層81相對於下部積層體30A中所包括的多個導電層31（例如，第一導電層31A～第三導電層31C）的各個階台部71，至少配置於+Z方向側。在本實施方式中，第一金屬層81形成為沿著下部階梯部75A的階梯狀。在所述情況下，第一金屬層81相對於下部積層體30A中所包括的多個導電層31（例如，第一導電層31A～第三導電層31C）的各個階台部71，配置於+Z方向側及+X方向側。
例如，第一金屬層81包括第一部分91、第二部分92、第三部分93、第一階差部94、第二階差部95、及板部96。
第一部分91位於第一導電層31A的階台部71的上方。第一部分91是沿著X方向及Y方向的層狀。第一部分91的至少一部分位於與第二導電層31B相同的高度。即，第一部分91的至少一部分在X方向上與第二導電層31B並列。
第二部分92位於第二導電層31B的階台部71的上方。第二部分92是沿著X方向及Y方向的層狀。第二部分92在Z方向上配置於與第一部分91不同的位置（不同的高度）。第二部分92的至少一部分位於與第三導電層31C相同的高度。即，第二部分92的至少一部分在X方向上與第三導電層31C並列。
第三部分93位於第三導電層31C的階台部71的上方。第三部分93是沿著X方向及Y方向的層狀。第三部分93在Z方向上配置於與第二部分92不同的位置（不同的高度）。第三部分93的至少一部分位於與位於第三導電層31C上方的一個導電層31相同的高度。即，第三部分93的至少一部分在X方向上與位於第三導電層31C上方的一個導電層31並列。
第一階差部94位於第一部分91與第二部分92之間。第一階差部94沿著第二導電層31B的隆起部72在Z方向上延伸。第一階差部94將第一部分91與第二部分92加以連接。
第二階差部95位於第二部分92與第三部分93之間。第二階差部95沿著第三導電層31C的隆起部72在Z方向上延伸。第二階差部95將第二部分92與第三部分93加以連接。
板部96位於第一金屬層81的最上部。板部96位於較下部積層體30A中所包括的最上部的導電層31更靠上方處。板部96例如位於下部積層體30A與絕緣層32S之間。板部96在X方向及Y方向上延伸。板部96例如延伸至階梯區域SRa與陣列區域AR之間的位置。即，第一金屬層81設置於階梯區域SRa，但並未設置於陣列區域AR。
在本實施方式中，第一金屬層81的各部分（第一部分91、第二部分92、第三部分93、第一階差部94、第二階差部95、及板部96）在Y方向上與分割部ST相接觸（參照圖9）。例如，第一金屬層81的各部在Y方向上與分割部ST的絕緣部57相接觸。
在本實施方式中，第一金屬層81與多個導電層31由相同的材料（例如，如鎢般的金屬材料）形成。
在本實施方式中，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2大於Z方向上的第一導電層31A的厚度T1。例如，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2與Z方向上的第一導電層31A的厚度T1相比為1.5倍以上。就另一觀點而言，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2與Z方向上的第一導電層31A的厚度T1相比為2倍以下。
在本實施方式中，第一金屬層81經由後述的下部觸點83而連接於接地端GND。第一金屬層81作為位於下部積層體30A中所包括的多個導電層31與上部配線結構60中所包括的多條位元線BL及配線61之間的屏蔽層發揮功能。
＜3.2.2 第一絕緣層＞ 第一絕緣層82是用於使下部積層體30A中所包括的多個導電層31與第一金屬層81絕緣的絕緣部。例如，第一絕緣層82設置於下部階梯部75A與第一金屬層81之間。第一絕緣層82形成為沿著下部階梯部75A的階梯狀。例如，第一絕緣層82設置於第一導電層31A的階台部71與第一金屬層81的第一部分91之間、第二導電層31B的階台部71與第一金屬層81的第二部分92之間、第三導電層31C的階台部71與第一金屬層81的第三部分93之間、第二導電層31B的隆起部72與第一金屬層81的第一階差部94之間、及第三導電層31C的隆起部72與第一金屬層81的第二階差部95之間。第一絕緣層82例如由如矽氧化物般的絕緣材料形成。
＜3.2.3 下部觸點＞ 下部觸點83是將第一金屬層81與接地端GND加以連接的電性連接部。下部觸點83例如位於較下部積層體30A中所包括的最上部的導電層31更靠上方處。例如，下部觸點83位於第一金屬層81的板部96的上方。下部觸點83是在Z方向上延伸的導電性柱塞。下部觸點83的下端連接於第一金屬層81的板部96。
＜3.2.4 第二金屬層＞ 第二金屬層84是針對上部積層體30B來抑制形成觸點101的孔H2的深挖的擋塊層。第二金屬層84相對於上部積層體30B中所包括的多個導電層31（例如，第四導電層31D～第六導電層31F）的各個階台部71，至少配置於+Z方向側。在本實施方式中，第二金屬層84形成為沿著上部階梯部75B的階梯狀。在所述情況下，第二金屬層84相對於上部積層體30B中所包括的多個導電層31（例如，第四導電層31D～第六導電層31F）各自的階台部71配置於+Z方向側及+X方向側。
在本實施方式中，第一金屬層81與第二金屬層84相互分開。即，第二金屬層84不與第一金屬層81連接。
＜3.2.5 第二絕緣層＞ 第二絕緣層85是用於使上部積層體30B中所包括的多個導電層31與第二金屬層84絕緣的絕緣層。例如，第二絕緣層85設置於上部階梯部75B與第二金屬層84之間。第二絕緣層85形成為沿著上部階梯部75B的階梯狀。
＜3.2.6 上部觸點＞ 上部觸點86是將第二金屬層84與接地端GND連接的電性連接部。例如，上部觸點86位於較上部積層體30B中所包括的最上部的導電層31（例如作為汲極側選擇閘極線SGD發揮功能的導電層31）更靠上方處。例如，上部觸點86位於第二金屬層84的板部96的上方。上部觸點86是在Z方向上延伸的導電性柱塞。上部觸點86的下端連接於第二金屬層84的板部96。
再者，關於第二金屬層84、第二絕緣層85、及上部觸點86的其他說明中，只要在關於第一金屬層81、第一絕緣層82、及下部觸點83的所述說明中，將「第一金屬層81」替換為「第二金屬層84」，將「第一絕緣層82」替換為「第二絕緣層85」，將「下部觸點83」替換為「上部觸點86」，將「下部積層體30A」替換為「上部積層體30B」，將「下部階梯部75A」替換為「上部階梯部75B」，將「第一導電層31A」替換為「第四導電層31D」，將「第二導電層31B」替換為「第五導電層31E」，將「第三導電層31C」替換為「第六導電層31F」即可。
＜3.3 導電層用的觸點＞ 其次，對導電層用的多個觸點101進行說明。觸點101是將導電層31與上部配線結構60中所包括的配線61加以連接的電性連接部。在自上方觀察的情況下，多個觸點101配置於與多個導電層31的階台部71對應的位置。多個觸點101在Z方向上延伸，且Z方向的長度相互不同。觸點101是「柱狀體」的一例。
在本實施方式中，各觸點101相對於連接目標的導電層31的階台部71配置於上方。各觸點101貫通第一金屬層81或第二金屬層84，而連接於導電層31的階台部71。例如，多個觸點101包括第一觸點101A～第六觸點101F。第一觸點101A是「第一柱狀體」的一例。第二觸點101B是「第二柱狀體」的一例。第四觸點101D是「第三柱狀體」的一例。
第一觸點101A在Z方向上貫通第一金屬層81的第一部分91，而連接於第一導電層31A的階台部71。第一觸點101A的下端位於較位於第一導電層31A下方的導電層31更靠上方處。第二觸點101B在Z方向上貫通第一金屬層81的第二部分92，而連接於第二導電層31B的階台部71。第二觸點101B的下端位於較第一導電層31A更靠上方處。第三觸點101C在Z方向上貫通第一金屬層81的第三部分93，而連接於第三導電層31C的階台部71。第三觸點101C的下端位於較第二導電層31B更靠上方處。
同樣地，第四觸點101D在Z方向上貫通第二金屬層84的第一部分91，而連接於第四導電層31D的階台部71。第四觸點101D的下端位於較位於第四導電層31D下方的導電層31更靠上方處。第五觸點101E在Z方向上貫通第二金屬層84的第二部分92，而連接於第五導電層31E的階台部71。第五觸點101E的下端位於較第四導電層31D更靠上方處。第六觸點101F在Z方向上貫通第二金屬層84的第三部分93，而連接於第六導電層31F的階台部71。第六觸點101F的下端位於較第五導電層31E更靠上方處。
圖9是用於說明觸點101的結構的剖面圖。此處，採用連接於下部階梯部75A的觸點101為例進行說明。各觸點101包括導電部111以及絕緣部112。
導電部111在Z方向上橫跨觸點101的全長。導電部111在Z方向上貫通第一金屬層81且與導電層31的階台部71連接。導電部111將導電層31的階台部71與上部配線結構60中所包括的配線61加以連接。導電部111例如是圓柱狀或倒圓錐台形狀。
絕緣部112是用於確保導電部111與第一金屬層81之間的電絕緣性的絕緣部。絕緣部112至少配置於第一金屬層81與導電部111之間。在本實施方式中，絕緣部112形成為沿著導電部111的外周面的環狀，且在Z方向上橫跨觸點101的全長而延伸。
再者，連接於上部階梯部75B的觸點101的結構與連接於下部階梯部75A的觸點101的結構相同。關於與連接於上部階梯部75B的觸點101相關的說明，只要在與連接於下部階梯部75A的觸點101相關的所述說明中，將「第一金屬層81」替換為「第二金屬層84」即可。
＜3.4 階梯部的一例＞ 圖10是用於說明作為階梯部75的一例的多級階梯部75S的剖面圖。以上，為了便於說明，對所有的導電層31的長度在X方向上逐層不同的情況進行了說明。其中，記憶體單元陣列11亦可具有多級階梯部75S作為階梯部75。多級階梯部75S是在Y方向上存在多個階差的階梯部。
例如，多級階梯部75S在Y方向上具有第一區域R1、第二區域R2、及第三區域R3。第一區域R1在第一區域R1～第三區域R3中最接近分割部ST。另一方面，第三區域R3在第一區域R1～第三區域R3中距分割部ST最遠。第二區域R2配置於第一區域R1與第三區域R3之間。
在第一區域R1～第三區域R3中，第二區域R2最低。第一區域R1除了包括第二區域R2所具有的導電層31以外，亦包括一個上方的導電層31，從而較第二區域R2高。第三區域R3除了包括第一區域R1所具有的導電層31以外，亦更包括一個上方的導電層31，從而較第一區域R1高。
在本實施方式中，第一金屬層81及第一絕緣層82橫跨第一區域R1～第三區域R3而連續地設置。即，第一金屬層81及第一絕緣層82沿著位於第一區域R1～第三區域R3之間的階差設置。同樣地，第二金屬層84及第二絕緣層85橫跨第一區域R1～第三區域R3連續地設置。即，第二金屬層84及第二絕緣層85沿著位於第一區域R1～第三區域R3之間的階差而設置。
另外，多級階梯部75S在X方向上亦具有多個階差（參照圖11中的（a）、（b）、（c））。例如，第一區域R1～第三區域R3的各者在X方向上具有與三個導電層31的高度相當的階差。而且，第一金屬層81及第一絕緣層82在X方向上亦越過各階差而連續地設置。同樣地，第二金屬層84及第二絕緣層85在X方向上亦超過各階差而連續地設置。
在第一區域R1～第三區域R3的各者中設置有觸點101。根據此種結構，與所有的導電層31的長度在X方向上逐層不同的情況相比，可減小階梯區域SRa、階梯區域SRb的X方向的尺寸。
＜4. 製造方法＞ 圖11中的（a）、（b）、（c）及圖12中的（d）、（e）、（f）是用於說明半導體記憶裝置1的製造方法的剖面圖。圖11中的（a）、（b）、（c）及圖12中的（d）、（e）、（f）對下部階梯部75A中的一個觸點101的周圍的結構進行說明。再者，圖11中的（a）、（b）、（c）及圖12中的（d）、（e）、（f）是表示設置所述多級階梯部75S的情況的例子。
首先，如圖11中的（a）所示，由多個犧牲層121與多個絕緣層32形成積層體120。多個犧牲層121與多個絕緣層32在Z方向上逐層地交替積層。犧牲層121是在後述的置換步驟中被置換為導電層31的層。犧牲層121例如由矽氮化物形成。犧牲層121是「第一層」的一例。絕緣層32是材質與犧牲層121不同的層，例如由矽氧化物形成。絕緣層32是「第二層」的一例。
其次，在積層體120上形成階梯部125。階梯部125藉由如下方式來形成：藉由對積層體120的除去對象部分進行蝕刻，從而將除去對象部分中所包括的犧牲層121及絕緣層32除去。在階梯部125中，在X方向上，至少多個犧牲層121中所包括的一個犧牲層121A（例如，在後續步驟中被置換為第一導電層31A的犧牲層）與多個犧牲層121中所包括的另一個犧牲層121B（例如，在後續步驟中被置換為第二導電層31B的犧牲層）在X方向上的長度不同。至此為止的步驟可使用公知的方法進行。
其次，如圖11中的（b）所示，至少在階梯部125上供給絕緣材料（例如矽氧化物），藉此在階梯部75上形成第一絕緣層82。第一絕緣層82形成為沿著階梯部125的階梯狀。第一絕緣層82是「第三層」的一例。
其次，如圖11中的（c）所示，至少在階梯部125上（即，第一絕緣層82上）供給與多個犧牲層121相同的絕緣材料（例如，矽氮化物），藉此在階梯部125上（即，第一絕緣層82上）形成犧牲層131。犧牲層131形成為沿著階梯部125的階梯狀。犧牲層131是在後述的置換步驟中被置換為第一金屬層81的層。犧牲層131是材質與第一絕緣層82不同的層，是「第四層」的一例。
其次，如圖12中的（d）所示，設置覆蓋積層體120及犧牲層131的絕緣體140。絕緣體140例如由原矽酸四乙酯（Tetraethyl orthosilicate，TEOS（Si(OC 2H 5) 4））形成。
其次，在積層體120形成用於形成分割部ST的槽151。其次，向槽151供給蝕刻劑，除去多個犧牲層121及犧牲層131。然後，將如鎢般的金屬材料回填至除去了多個犧牲層121及犧牲層131的空間中，從而將多個犧牲層121及犧牲層131替換為多個導電層31及第一金屬層81。藉此，由階梯部125形成下部階梯部75A。
其次，如圖12中的（e）所示，加工用於設置觸點101的孔H2。孔H2的加工包括：第一處理（參照圖12中的（e）），利用第一金屬層81作為擋塊層，在絕緣體140對孔H2進行加工；以及第二處理（參照圖12中的（f）），在第一處理之後深挖孔H2，將孔H2連接於第一導電層31A。即，在第一處理中，在絕緣體140對孔H2進行加工，藉由未圖示的檢測裝置檢測到孔H2到達第一金屬層81，從而停止孔H2的加工。再者，在所述第一處理中，並不限定於孔H2在第一金屬層81的上表面停止，可在孔H2被挖至第一金屬層81的中途的狀態下停止，亦可在孔H2貫通第一金屬層81的狀態下停止。
其次，在第一處理結束後，向孔H2的內部供給絕緣材料。藉此，形成沿著孔H2的內周面及底部的有底環狀的絕緣部161。
其次，如圖12中的（f）所示，與第一處理不同，進行改變蝕刻條件等而挖掘孔H2的第二處理。即，藉由蝕刻除去絕緣部161中形成於孔H2的底部的部分。藉此，形成環狀的絕緣部112。然後，作為第二處理，藉由挖掘孔H2，使孔H2到達第一導電層31A。其次，向孔H2及環狀的絕緣部112的內部供給導電材料。藉此，在絕緣部112的內部形成導電部111。藉此，形成觸點101。
以上，參照圖11中的（a）、（b）、（c）及圖12中的（d）、（e）、（f），對與下部階梯部75A中的第一金屬層81及觸點101相關的製造方法進行了說明。再者，對與上部階梯部75B中的第二金屬層84及觸點101相關的製造方法亦同樣。
其次，就另一觀點而言，對半導體記憶裝置1的製造方法的流程進行說明。圖13及圖20是用於說明半導體記憶裝置1的製造方法的剖面圖。如圖13所示，將多個犧牲層121與多個絕緣層32在Z方向上逐層地交替積層，藉此形成與下部積層體30A對應的下部積層體120A。其次，在下部積層體120A，形成在後續步驟中成為下部階梯部75A的下部階梯部125A。
其次，藉由至少在下部階梯部125A上供給絕緣材料，而在下部階梯部125A上設置第一絕緣層82。其次，在第一絕緣層82上供給與多個犧牲層121相同的絕緣材料（例如，矽氮化物），從而形成犧牲層131（以下稱為「第一犧牲層131A」），該犧牲層131在後續步驟中被置換為第一金屬層81。
其次，如圖14所示，設置覆蓋下部積層體120A及第一犧牲層131A的絕緣體140A。其次，在下部積層體120A形成用以在後續步驟中設置下部柱40A的孔H1A、及用以在後續步驟中設置支撐體HR的下部的孔H3A。該些孔H1A及孔H3A同時填埋有犧牲體155。
其次，如圖15所示，將多個犧牲層131與多個絕緣層32在Z方向上逐層地交替積層，藉此形成與上部積層體30B對應的上部積層體120B。其次，在上部積層體120B形成在後續步驟中成為上部階梯部75B的上部階梯部125B。
其次，至少在上部階梯部125B上供給絕緣材料，藉此在上部階梯部125B上設置第二絕緣層85。其次，在第二絕緣層85上供給與多個犧牲層121相同的絕緣材料（例如，矽氮化物），藉此形成犧牲層131（以下稱為「第二犧牲層131B」），該犧牲層131在後續步驟中被置換為第二金屬層84。其次，設置覆蓋上部積層體120B及第二犧牲層131B的絕緣體140B。絕緣體140B與之前設置的絕緣體140A合併而成為絕緣體140。
其次，如圖16所示，在上部積層體120B形成用以設置上部柱40B的孔H1B、及用以設置支撐體HR的上部的孔H3B。其次，孔H1B與孔H1A連接。孔H3B與孔H3A連接。其次，除去設置於孔H1A、孔H3A內部的犧牲體155。其次，在孔H1A、孔H1B的內部形成記憶體柱40，在孔H3A、孔H3B的內部形成支撐體HR。
其次，如圖17所示，隔著用於設置分割部ST的槽151（參照圖12中的（d）、（e）、（f）），多個犧牲層121、第一犧牲層131A、及第二犧牲層131B分別被置換為多個導電層31、第一金屬層81、及第二金屬層84。藉此，由下部階梯部125A形成下部階梯部75A，由上部階梯部125B形成上部階梯部75B。
其次，如圖18所示，在絕緣體140設置用於設置觸點101的孔H2、及用於設置下部觸點83的孔H4。
其次，如圖19所示，在孔H2的內部形成觸點101，在孔H4的內部形成下部觸點83。其次，如圖20所示，形成將觸點101與配線61加以連接的觸點171。另外，形成將下部觸點83與接地端GND連接的觸點172。另外，形成上部觸點86。其次，形成位元線BL及配線61等。藉此，完成半導體記憶裝置1。
＜5. 優點＞ 近年來，為了進一步提高半導體記憶裝置1的安裝密度，導電層31及絕緣層32的薄膜化、高積層化不斷發展。此處，作為第一比較例，考慮不存在針對觸點101的擋塊結構的情況。在該情況下，在觸點101用的孔H2的加工中難以控制深度，有可能產生觸點101過度穿透導電層31、或觸點101不與導電層31相接觸的不良情況。
另外，作為第二比較例，考慮利用如矽氮化物般的絕緣層形成針對孔H2的擋塊層的情況。在該情況下，需要在所述絕緣層與分割部ST之間設置用於將該絕緣層與分割部ST分離的分離部。其原因在於，避免在犧牲層131的置換步驟中，所述絕緣層（擋塊層）的一部分與犧牲層131一起被置換為金屬材料，導致在觸點101發生短路。在所述比較例2的結構中，在所述絕緣層與分割部ST之間需要空間，從而半導體記憶裝置1的小型化變得困難。
因此，在本實施方式中，半導體記憶裝置1具有相對於第一導電層31A的階台部71至少配置於上方的第一金屬層81。第一觸點101A包括：導電部111，在Z方向上延伸並貫通第一金屬層81且與第一導電層31A的階台部71連接；以及絕緣部112，至少配置於第一金屬層81與導電部111之間。
根據此種結構，由於存在擋塊層，因此在觸點101用的孔H2的加工中深度的控制變得容易。另外，若擋塊層為金屬層，則可利用金屬與絕緣材料的選擇比作為擋塊層與絕緣層32的選擇比來對孔H2進行加工。藉此，與擋塊層是絕緣層的情況相比，在觸點101用的孔H2的加工中，深度的控制進一步變得容易。
另外，在本實施方式中，由於可藉由絕緣部112來確保觸點101與第一金屬層81之間的耐壓性，因此可避免在觸點101與第一金屬層81之間產生短路。其結果，可將第一金屬層81與分割部ST鄰接地配置。藉此，可實現半導體記憶裝置1的小型化。
在本實施方式中，第一金屬層81的至少一部分在X方向上與第二導電層31B並列。根據此種結構，在第一導電層31A的階台部71的附近配置有第一金屬層81。因此，在孔H2的加工中，深度的控制進一步變得容易。
在本實施方式中，半導體記憶裝置1更包括第一絕緣層82，所述第一絕緣層82包括配置於第一金屬層81與第一導電層31A之間的部分。根據此種結構，可在第一金屬層81與第一導電層31A之間確保絕緣性。藉此，可相對於多個導電層31設置一個第一金屬層81。
在本實施方式中，第一金屬層81與第一導電層31A由相同的材料形成。根據此種結構，可在與多個導電層31相關的置換步驟中，同時形成第一金屬層81。藉此，可避免需要製造第一金屬層81的專用的步驟。藉此，可進一步提高半導體記憶裝置1的製造性。
在本實施方式中，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2大於Z方向上的第一導電層31A的厚度T1。根據此種結構，可提高第一金屬層81的作為擋塊層的功能。另外，在本實施方式中，第一金屬層81形成為包括階差部81d等的階梯狀。若第一金屬層81的厚度大，則在所述置換步驟中，導電材料亦容易進入階差部81d的內部。其結果，容易形成第一金屬層81。
在本實施方式中，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2與Z方向上的第一導電層31A的厚度T1相比為1.5倍以上。根據此種結構，可進一步提高第一金屬層81的作為擋塊層的功能，並且更容易形成具有階差的第一金屬層81。
在本實施方式中，在Z方向上與第一導電層31A的階台部71重疊的區域中，Z方向上的第一金屬層81的厚度T2與Z方向上的第一導電層31A的厚度T1相比為2倍以下。根據此種結構，可避免在所述置換步驟中，在導電層31的置換完成的時刻，第一金屬層81的置換（金屬材料的導入）不充分。藉此，可進一步提高半導體記憶裝置1的製造性。
在本實施方式中，第一金屬層81連接於接地端GND。根據此種結構，第一金屬層81作為屏蔽層發揮功能，可在記憶體單元陣列11內減少訊號雜訊。例如，可降低流過多個導電層31（例如多條字元線WL）的訊號與流過上部配線結構60的訊號的干擾。藉此，可實現半導體記憶裝置1的運作性能的提高。
在本實施方式中，第一金屬層81包括：第一部分91，在Z方向上覆蓋第一導電層31A的階台部71；第二部分92，在Z方向配置於與第一部分91不同的位置，覆蓋第二導電層31B的階台部71；以及階差部94，設置於第一部分91與第二部分92之間，將第一部分91與第二部分92加以連接。根據此種結構，可在與階梯狀地配置的多個導電層31分別接近的位置設置第一金屬層81。藉此，在孔H2的加工中，深度的控制進一步變得容易。
在本實施方式中，第一金屬層81與第二金屬層84相互分開。根據此種結構，在由下部積層體30A與上部積層體30B形成積層體30的結構等中，第一金屬層81及第二金屬層84的形成變得容易。藉此，可進一步提高半導體記憶裝置1的製造性。
（第二實施方式） 其次，對第二實施方式進行說明。在第二實施方式中，觸點201的絕緣部210在與第一金屬層81或第二金屬層84對應的高度處具有粗的部分，其與第一實施方式不同。再者，以下說明以外的結構與第一實施方式相同。
圖21是用於說明本實施方式的觸點201的結構的剖面圖。此處，採用連接於下部階梯部75A的觸點201為例進行說明。其中，連接於上部階梯部75B的觸點201亦具有同樣的結構。
在本實施方式中，記憶體單元陣列11具有多個觸點201來代替在第一實施方式中說明的多個觸點101。各觸點201包括導電部111以及絕緣部210。導電部111與第一實施方式的導電部111相同。
絕緣部210例如包括第一絕緣部211以及第二絕緣部212。第一絕緣部211配置於偏離第一金屬層81與導電部111之間的位置。第一絕緣部211沿著導電部111延伸。第二絕緣部212配置於第一金屬層81與導電部111之間。X方向及Y方向上的第二絕緣部212的厚度T4大於X方向及Y方向上的第一絕緣部211的厚度T3。厚度T3及厚度T4例如是第一絕緣部211與第二絕緣部212的邊界處的尺寸。
在本實施方式中，若將Z方向上的第一金屬層81的厚度設為T2，將X方向上的第一絕緣部211的厚度設為T3，將X方向上的第二絕緣部212的厚度設為T4，將厚度T4與厚度T3的差分（T4-T3，後述的凹口加工的量）設為ΔT，則滿足以下的式（1）、式（2）的關係。 T3×2＞ΔT＞T3 ･･･式（1） T2＜T3×2    ･･･式（2）
若滿足所述式（1）、式（2）的關係，則在第二絕緣部212的內部不易產生空隙，而容易確保第二絕緣部212的絕緣性。
其次，對本實施方式的半導體記憶裝置1的製造方法進行說明。
圖22中的（a）、（b）、（c）及圖23中的（d）、（e）是表示本實施方式的半導體記憶裝置1的製造方法的流程的剖面圖。圖22中的（a）的步驟是在第一實施方式中說明的圖12（d）的步驟。
其次，如圖22中的（b）所示，加工用於設置觸點201的孔H2。孔H2的加工包括：第一處理，利用第一金屬層81作為擋塊層，在絕緣體140對孔進行加工；以及第二處理（參照圖12中的（d）～（e）），在第一處理之後深挖孔H2，將孔H2連接於第一導電層31A。第一處理的加工與在第一實施方式中說明的第一處理的加工相同。
其次，如圖22中的（c）所示，作為第二處理的一部分，藉由蝕刻除去第一金屬層81的一部分，與絕緣體140的內部相比，在第一金屬層81的內部形成孔H2變大的擴徑部。即，孔H2包括形成於絕緣體140的內部的第一部分H2a、以及形成於第一金屬層81的內部的第二部分H2b（擴徑部）。對孔H2進行加工的情況包括如下情況：藉由蝕刻（凹口加工）自孔H2的內部除去第一金屬層81的一部分，使孔H2的第二部分H2b的X方向及Y方向的寬度與孔H2的第一部分H2a相比擴大。作為所述蝕刻，能夠利用混合酸濕蝕刻或反應性離子蝕刻（RIE：Reactive Ion Etching）等。
其次，如圖23中的（d）所示，向孔H2的內部供給絕緣材料，形成沿著孔H2的內周面及底部的絕緣部250。此時，在孔H2的第二部分H2b（擴徑部）的內部形成第二絕緣部212。
其次，如圖23中的（e）所示，作為第二處理的一部分，與第一處理不同地改變蝕刻條件等來進行孔H2的挖掘。即，藉由蝕刻除去絕緣部250中形成於孔H2的底部的部分。藉此，形成環狀的絕緣部210。然後，作為第二處理，藉由挖掘孔H2，使孔H2到達第一導電層31A。其次，向孔H2及環狀的絕緣部210的內部供給導電材料。藉此，在絕緣部210的內部形成導電部111。藉此，形成觸點201。其他製造步驟與第一實施方式中說明的製造步驟相同。
根據此種結構，與第一實施方式同樣地可實現半導體記憶裝置1的製造性的提高。另外，根據本實施方式，可在確保需要的耐壓性的同時，使觸點101的絕緣部210的第一絕緣部211的厚度變薄。藉此，例如與第一實施方式相比，容易高密度地配置多個觸點101。藉此，可實現半導體記憶裝置1的進一步的小型化。
以上，對幾個實施方式進行了說明，但實施方式並不限定於所述例子。例如，第一金屬層81及第二金屬層84亦可為浮置狀態，而代替連接於接地端GND。第一金屬層81及第二金屬層84亦可藉由利用化學氣相沈積（Chemical Vapor Deposition，CVD）或其他方法直接形成金屬膜來設置，而代替藉由自犧牲層置換來形成。
根據以上說明的至少一個實施方式，半導體記憶裝置包括：第一金屬層，相對於第一閘極電極層至少配置於第一側；以及第一柱狀體，相對於第一閘極電極層配置於第一側。第一閘極電極層具有不與第二閘極電極層重疊的階台部。第一柱狀體包括：導電部，貫通第一金屬層並與第一閘極電極層的階台部連接；以及絕緣部，至少配置於第一金屬層與導電部之間。根據此種結構，可實現製造性的提高。
雖然對本發明的幾個實施方式進行了說明，但是該些實施方式是作為例子提示，並不意圖限定發明的範圍。該些實施方式能夠以其他各種方式來實施，並且在不脫離發明主旨的範圍內可進行各種省略、置換、變更。該些實施方式及其變形包含於發明的範圍及主旨中，同樣包含於申請專利範圍所記載的發明及其均等的範圍內。
1:半導體記憶裝置 11:記憶體單元陣列 12:命令暫存器 13:位址暫存器 14:控制電路（定序器） 15:驅動器模組 16:列解碼器模組 17:感測放大器模組 20:下部結構體 21:半導體基板 22:半導體層 23:導電層 24、32、32S:絕緣層 30、120:積層體 30A:下部積層體（第一積層體） 30B:上部積層體（第二積層體） 31:導電層（閘極電極層） 31A:第一導電層（第一閘極電極層） 31B:第二導電層（第二閘極電極層） 31C:第三導電層（第三閘極電極層） 31D:第四導電層（第四閘極電極層） 31E:第五導電層（第五閘極電極層） 31F:第六導電層 40:記憶體柱 40A:下部柱 40B:上部柱 40C:連接部 41:多層膜 42:通道層 43:絕緣芯 44:蓋帽部 51:隧道絕緣膜 52:電荷捕捉膜 52a:電荷捕捉膜中與各字元線並列的部分 53:阻擋絕緣膜 57、112、210、161、250:絕緣部 58、111:導電部 59、171、172、201:觸點 60:上部配線結構 61:配線 71:階台部 72:隆起部 75、125:階梯部 75A、125A:下部階梯部 75B、125B:上部階梯部 75S:多級階梯部 80:擋塊結構 81:第一金屬層 82:第一絕緣層 83:下部觸點 84:第二金屬層 85:第二絕緣層 86:上部觸點 91:第一部分 92:第二部分 93:第三部分 94:第一階差部（階差部） 95:第二階差部 96:板部 101、201:觸點（柱狀體） 101A:第一觸點（第一柱狀體） 101B:第二觸點（第二柱狀體） 101C:第三觸點 101D:第四觸點（第三柱狀體） 101E:第五觸點 101F:第六觸點 120A:下部積層體 120B:上部積層體 121、121A、121B、131:犧牲層 131A:第一犧牲層 131B:第二犧牲層 140、140A、140B:絕緣體 151:槽 155:犧牲體 211:第一絕緣部 212:第二絕緣部 ADD:位址資訊 AR:陣列區域 BLK0～BLK（k-1）:區塊 BL、BL0～BLm:位元線 CMD:命令 DAT:讀出資料 F4-F4、F5、F6-F6、F7-F7、F8:線 GND:接地端 H1、H2、H1A、H3A、H4:孔 H2a:第一部分 H2b:第二部分 HR:支撐體 MT:記憶體單元電晶體 NS:NAND串 R1:第一區域 R2:第二區域 R3:第三區域 SU、SU0～SUQ:串單元 SRa、SRb:階梯區域 S:空間部（氣隙） STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SGD、SGD0～SGDQ:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 ST:分割部 SHE:上部分割部 T1、T2、T3、T4:厚度 ΔT:厚度與厚度的差分 WL、WL0～WLn:字元線 MT0～MTn:記憶體單元電晶體 X、+X、-X、Y、+Y、-Y、Z、+Z、-Z:方向
圖1是表示第一實施方式的半導體記憶裝置的結構的一部分的框圖。 圖2是表示第一實施方式的記憶體單元陣列的一部分的等效電路的圖。 圖3是表示第一實施方式的記憶體單元陣列的一部分的剖面圖。 圖4是圖3所示的記憶體單元陣列的沿著F4-F4線的剖面圖。 圖5是表示圖4所示的記憶體單元陣列的被F5線包圍的區域的剖面圖。 圖6是圖5所示的記憶體單元陣列的沿著F6-F6線的剖面圖。 圖7是圖4所示的記憶體單元陣列的沿著F7-F7線的剖面圖。 圖8是表示圖3所示的記憶體單元陣列的被F8線包圍的區域的剖面圖。 圖9是用於說明第一實施方式的觸點的結構的剖面圖。 圖10是用於說明第一實施方式的多級階梯部的剖面圖。 圖11中的（a）、（b）、（c）～圖20是用於說明第一實施方式的半導體記憶裝置的製造方法的剖面圖。 圖21是用於說明第二實施方式的觸點的結構的剖面圖。 圖22中的（a）、（b）、（c）、圖23中的（d）、（e）是用於說明第二實施方式的半導體記憶裝置的製造方法的剖面圖。
11:記憶體單元陣列
20:下部結構體
30:積層體
30A:下部積層體(第一積層體)
30B:上部積層體(第二積層體)
31:導電層(閘極電極層)
31A:第一導電層(第一閘極電極層)
31B:第二導電層(第二閘極電極層)
31C:第三導電層(第三閘極電極層)
31D:第四導電層(第四閘極電極層)
31E:第五導電層(第五閘極電極層)
31F:第六導電層
32、32S:絕緣層
61:上部配線結構
71:階台部
72:隆起部
75A:下部階梯部
75B:上部階梯部
80:擋塊結構
81:第一金屬層
82:第一絕緣層
83:下部觸點
84:第二金屬層
85:第二絕緣層
86:上部觸點
91:第一部分
92:第二部分
93:第三部分
94:第一階差部
95:第二階差部
96:板部
101:觸點(柱狀體)
101A:第一觸點(第一柱狀體)
101B:第二觸點(第二柱狀體)
101C:第三觸點
101D:第四觸點(第三柱狀體)
101E:第五觸點
101F:第六觸點
GND:接地端
SGS:源極側選擇閘極線
SGD:汲極側選擇閘極線
SRa:階梯區域
T1、T2:厚度
WL:字元線
+X、-X、+Y、+Z、-Z:方向

Claims (15)

  1. 一種半導體記憶裝置，包括： 積層體，包括多個閘極電極層以及多個絕緣層，所述多個閘極電極層與所述多個絕緣層在第一方向上逐層地交替積層，所述多個閘極電極層包括第一閘極電極層以及第二閘極電極層，所述第二閘極電極層相對於所述第一閘極電極層配置於所述第一方向上的第一側，且與所述第一方向交叉的第二方向的長度較所述第一閘極電極層短，所述第一閘極電極層具有在所述第一方向上不與所述第二閘極電極層重疊的階台部； 第一金屬層，相對於所述第一閘極電極層的所述階台部至少配置於所述第一側；以及 第一柱狀體，相對於所述第一閘極電極層的所述階台部配置於所述第一側， 所述第一柱狀體包括：導電部，在所述第一方向上延伸並貫通所述第一金屬層且與所述第一閘極電極層的所述階台部連接；以及絕緣部，至少配置於所述第一金屬層與所述導電部之間。
  2. 如請求項1所述的半導體記憶裝置，其中 所述第一金屬層的至少一部分在所述第二方向上與所述第二閘極電極層並列。
  3. 如請求項1所述的半導體記憶裝置，更包括： 第一絕緣層，包括配置於所述第一金屬層與所述第一閘極電極層之間的部分。
  4. 如請求項1所述的半導體記憶裝置，其中 所述第一金屬層與所述第一閘極電極層由相同的材料形成。
  5. 如請求項1所述的半導體記憶裝置，其中 在所述第一方向上與所述第一閘極電極層的所述階台部重疊的區域中，所述第一方向上的所述第一金屬層的厚度大於所述第一方向上的所述第一閘極電極層的厚度。
  6. 如請求項1所述的半導體記憶裝置，其中 在所述第一方向上與所述第一閘極電極層的所述階台部重疊的區域中，所述第一方向上的所述第一金屬層的厚度與所述第一方向上的所述第一閘極電極層的厚度相比為1.5倍以上。
  7. 如請求項1所述的半導體記憶裝置，其中 所述第一金屬層連接於接地端。
  8. 如請求項1所述的半導體記憶裝置，其中 所述積層體更包括第三閘極電極層，所述第三閘極電極層相對於所述第二閘極電極層配置於所述第一側，且所述第二方向的長度較所述第二閘極電極層短， 所述第二閘極電極層具有在所述第一方向上不與所述第三閘極電極層重疊的階台部， 所述第一金屬層包括：第一部分，相對於所述第一閘極電極層的所述階台部配置於所述第一側；第二部分，在所述第一方向上設置於與所述第一部分不同的位置，且相對於所述第二閘極電極層的所述階台部配置於所述第一側；以及階差部，設置於所述第一部分與所述第二部分之間，將所述第一部分與所述第二部分加以連接。
  9. 如請求項8所述的半導體記憶裝置，其中 更包括第二柱狀體，所述第二柱狀體相對於所述第二閘極電極層的所述階台部配置於所述第一側， 所述第一柱狀體貫通所述第一金屬層的所述第一部分並連接於所述第一閘極電極層的所述階台部， 所述第二柱狀體貫通所述第一金屬層的所述第二部分並連接於所述第二閘極電極層的所述階台部。
  10. 如請求項1所述的半導體記憶裝置，更包括： 第二金屬層；以及 第三柱狀體， 所述積層體具有：第一積層體，包括所述多個閘極電極層中所包括的至少兩個閘極電極層；以及第二積層體，相對於所述第一積層體配置於所述第一側，包括所述多個閘極電極層中所包括的至少兩個閘極電極層， 所述第一積層體的所述至少兩個閘極電極層包括所述第一閘極電極層、以及所述第二閘極電極層， 所述第二積層體的所述至少兩個閘極電極層包括：第四閘極電極層；以及第五閘極電極層，相對於所述第四閘極電極層配置於所述第一側，且所述第二方向的長度較所述第四閘極電極層短， 所述第四閘極電極層具有在所述第一方向上不與所述第五閘極電極層重疊的階台部， 所述第二金屬層相對於所述第四閘極電極層的所述階台部至少配置於所述第一側， 所述第三柱狀體相對於所述第四閘極電極層的所述階台部配置於所述第一側，在所述第一方向上延伸並貫通所述第二金屬層且與所述第四閘極電極層的所述階台部連接。
  11. 如請求項10所述的半導體記憶裝置，其中 所述第一金屬層與所述第二金屬層相互分開。
  12. 如請求項1所述的半導體記憶裝置，其中 所述絕緣部包括：第一絕緣部，配置於偏離所述第一金屬層與所述導電部之間的位置並沿著所述導電部延伸；以及第二絕緣部，配置於所述第一金屬層與所述導電部之間， 所述第二方向上的所述第二絕緣部的厚度大於所述第二方向上的所述第一絕緣部的厚度。
  13. 一種半導體記憶裝置的製造方法，其中 將多個第一層與材質和所述多個第一層不同的多個第二層在第一方向上逐層地交替積層而形成積層體， 在所述積層體形成階梯部，所述階梯部中，在與所述第一方向交叉的第二方向上，所述多個第一層中所包括的一個層與另一個層的長度不同， 至少在所述階梯部將絕緣性的第三層與材質和所述第三層不同的第四層按照所述第三層、所述第四層的順序積層， 形成覆蓋所述積層體及所述第四層的絕緣體， 將所述多個第一層置換為多個閘極電極層，並且將所述第四層置換為金屬層， 在所述絕緣體加工在所述第一方向上延伸並貫通所述金屬層的孔， 利用所述孔形成柱狀體，所述柱狀體包括導電部以及絕緣部，所述導電部貫通所述金屬層並連接於所述多個閘極電極層所包括的第一閘極電極層，所述絕緣部至少配置於所述金屬層與所述導電部之間。
  14. 如請求項13所述的半導體記憶裝置的製造方法，其中 加工所述孔包括：第一處理，利用所述金屬層作為擋塊層，在所述絕緣體加工孔；以及第二處理，在所述第一處理之後深挖所述孔，將所述孔連接於所述第一閘極電極層。
  15. 如請求項13所述的半導體記憶裝置的製造方法，其中 所述孔包括：形成於所述絕緣體的內部的第一部分、以及形成於所述金屬層的內部的第二部分， 加工所述孔包括：藉由蝕刻自所述孔的內部除去所述金屬層的一部分，與所述第一部分相比而擴大所述第二部分的所述第二方向的寬度， 形成所述柱狀體包括：在所述第二部分的內部形成所述絕緣部的至少一部分。
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