CN117279374A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

Info

Publication number
CN117279374A
CN117279374A CN202211606934.0A CN202211606934A CN117279374A CN 117279374 A CN117279374 A CN 117279374A CN 202211606934 A CN202211606934 A CN 202211606934A CN 117279374 A CN117279374 A CN 117279374A
Authority
CN
China
Prior art keywords
layer
gate electrode
electrode layer
metal layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211606934.0A
Other languages
English (en)
Inventor
武木田秀人
原田寿史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN117279374A publication Critical patent/CN117279374A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

实施方式提供能够实现制造性的提高的半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置具有层叠体、第1金属层和第1柱状体。所述层叠体包含多个栅极电极层和多个绝缘层。所述多个栅极电极层包含第1栅极电极层、与第1方向交叉的第2方向的长度比所述第1栅极电极层短的第2栅极电极层。所述第1金属层相对于所述第1栅极电极层的平台部至少配置于第1侧。所述第1柱状体相对于所述第1栅极电极层的平台部配置于第1侧。所述第1柱状体包含：导电部，其在所述第1方向上延伸，将所述第1金属层贯通而与所述第1栅极电极层的平台部连接；以及绝缘部，其至少配置于所述第1金属层与所述导电部之间。

Description

半导体存储装置及半导体存储装置的制造方法
相关申请的交叉引用
本申请享有以日本专利申请2022－99471号(申请日：2022年6月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容
技术领域
本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
已知一种半导体存储装置，包含：层叠体，由多个字线和多个绝缘层1层1层地交替层叠而成的；多个存储器柱，在层叠体的厚度方向上将层叠体贯通；以及多个接触部。层叠体具有多个字线的长度不同的阶梯部。多个接触部在层叠体的阶梯部中与多个字线连接。
发明内容
本发明的实施方式提供能够实现制造性的提高的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置具有层叠体、第1金属层和第1柱状体。所述层叠体包含多个栅极电极层和多个绝缘层。所述多个栅极电极层和所述多个绝缘层在第1方向上1层1层地交替地层叠。所述多个栅极电极层包含第1栅极电极层和第2栅极电极层，所述第2栅极电极层相对于所述第1栅极电极层配置于所述第1方向上的第1侧，与所述第1方向交叉的第2方向上的长度比所述第1栅极电极层短。所述第1栅极电极层具有在所述第1方向上与所述第2栅极电极层不重叠的平台部。所述第1金属层相对于所述第1栅极电极层的所述平台部至少配置于所述第1侧。所述第1柱状体相对于所述第1栅极电极层的所述平台部配置于所述第1侧。所述第1柱状体包含：导电部，在所述第1方向上延伸，将所述第1金属层贯通而与所述第1栅极电极层的所述平台部连接；以及绝缘部，至少配置于所述第1金属层与所述导电部之间。
附图说明
图1是表示第1实施方式的半导体存储装置的结构的一部分的框图。
图2是表示第1实施方式的存储器单元阵列的一部分的等效电路的图。
图3是表示第1实施方式的存储器单元阵列的一部分的剖视图。
图4是图3所示的存储器单元阵列的沿F4－F4线的剖视图。
图5是表示图4所示的存储器单元阵列的由F5线包围的区域的剖视图。
图6是图5所示的存储器单元阵列的沿F6－F6线的剖视图。
图7是图4所示的存储器单元阵列的沿F7－F7线的剖视图。
图8是表示图3所示的存储器单元阵列的由F8线包围的区域的剖视图。
图9是用于对第1实施方式的接触部的结构进行说明的剖视图。
图10是用于对第1实施方式的多级阶梯部进行说明的剖视图。
图11～20是用于对第1实施方式的半导体存储装置的制造方法进行说明的剖视图。
图21是用于对第2实施方式的接触部的结构进行说明的剖视图。
图22、图23是用于对第2实施方式的半导体存储装置的制造方法进行说明的剖视图。
具体实施方式
下面，参照附图对实施方式的半导体存储装置及半导体存储装置的制造方法进行说明。在下面的说明中，对具有相同或者类似的功能的结构标注相同的附图标记。而且，有时省略这些结构的重复说明。在下面的说明中，末尾附带有伴有用于区分的数字或者英文的参照附图标记的构成要素在可以不彼此区分的情况下，有时省略末尾的数字或者英文。
“平行”、“正交”或者“相同”分别可包含“大致平行”、“大致正交”或者“大致相同”的情况。“连接”并不限定于机械连接，也可包含电连接。即，“连接”并不限定于多个要素直接连接的情况，也可包含多个要素在中间夹着其他要素而连接的情况。“重叠”并不限定于多个要素接触的情况，也可包含多个要素在中间夹着其他要素而重叠的情况。“环状”并不限定于圆环状，也可包含矩形形状的环状、三角形状的环状。
先对+X方向、－X方向、+Y方向、－Y方向、+Z方向及－Z方向进行定义。+X方向是后面记述的字线WL延伸的方向(参照图3)。－X方向是+X方向的相反方向。在不对+X方向和－X方向进行区分的情况下，仅称为X方向。+Y方向是与X方向交叉的(例如正交的)方向。+Y方向是后面记述的位线BL延伸的方向(参照图4)。－Y方向是+Y方向的相反方向。在不对+Y方向和－Y方向进行区分的情况下，仅称为Y方向。+Z方向是与X方向及Y方向交叉的(例如正交的)方向。+Z方向是从后面记述的层叠体30朝向位线BL的方向(参照图3)。－Z方向是+Z方向的相反方向。在不对+Z方向和－Z方向进行区分的情况下，仅称为Z方向。在下面的说明中，有时将+Z方向侧称为“上”，将－Z方向侧称为“下”。但是这些表达是为了方便起见而设的，不对重力方向进行规定。X方向是“第2方向”的一个例子。Z方向是“第1方向”的一个例子。+Z方向侧是“第1侧”的一个例子。在以下进行说明的附图中，有时省略与说明不相关的结构的图示。在以下说明的附图中，有时一部分的结构(例如导电层)的数量是示意性的。
(第1实施方式)
＜1.半导体存储装置的结构＞
图1是表示半导体存储装置1的结构的一部分的框图。半导体存储装置1例如是非易失性的半导体存储装置，是NAND型闪存存储器。半导体存储装置1例如能够与外部的主机装置连接，被用作主机装置的存储空间。半导体存储装置1例如包含存储器单元阵列11、指令寄存器12、地址寄存器13、控制电路(定序器)14、驱动器模块15、行解码器模块16及感测放大器模块17。
存储器单元阵列11包含多个块BLK0～BLK(k－1)(k为1以上的整数)。块BLK是多个存储器单元晶体管的集合。块BLK作为数据的擦除单位被使用。在存储器单元阵列11中设置有多个位线及多个字线。各存储器单元晶体管与1根位线和1根字线建立关联。
指令寄存器12对由半导体存储装置1从主机装置接收的指令CMD进行保存。地址寄存器13对由半导体存储装置1从主机装置接收的地址信息ADD进行保存。地址信息ADD在块BLK、字线及位线的选择中被使用。控制电路14对半导体存储装置1的各种动作进行控制。例如，控制电路14基于指令寄存器12所保存的指令CMD，执行数据的写入动作、读出动作或者擦除动作等。
驱动器模块15包含电压生成电路，生成在半导体存储装置1的各种动作中使用的电压。行解码器模块16将对与选择出的字线相对应的信号线施加的电压转送至选择出的字线。感测放大器模块17在写入动作中，对各位线施加期望的电压。感测放大器模块17在读出动作中，基于各位线的电压而判定在各存储器单元晶体管中存储的数据值，读出判定结果，作为数据DAT而转送至主机装置。
＜2.存储器单元阵列的结构＞
＜2.1存储器单元阵列的电气结构＞
图2是表示存储器单元阵列11的一部分的等效电路的图。图2示出了存储器单元阵列11所包含的1个块BLK。块BLK包含多个串单元SU0～SUQ(Q为1以上的整数)。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含多个存储器单元晶体管MT0～MTn(n为1以上的整数)、1个以上的漏极侧选择晶体管STD及1个以上的源极侧选择晶体管STS。
在各NAND串NS中，存储器单元晶体管MT0～MTn被串联连接。各存储器单元晶体管MT包含控制栅极及电荷累积部。存储器单元晶体管MT的控制栅极与字线WL0～WLn的任一个连接。各存储器单元晶体管MT与经由字线WL对控制栅极施加的电压相应地，在电荷累积部中对电荷进行累积，非易失地保持数据值。
漏极侧选择晶体管STD的漏极连接于与该NAND串NS相对应的位线BL。漏极侧选择晶体管STD的源极与串联连接的存储器单元晶体管MT0～MTn的一端连接。漏极侧选择晶体管STD的控制栅极与漏极侧选择栅极线SGD0～SGDQ的任一个连接。漏极侧选择晶体管STD经由漏极侧选择栅极线SGD而与行解码器模块16电连接。漏极侧选择晶体管STD在规定的电压被施加于对应的漏极侧选择栅极线SGD的情况下，将NAND串NS和位线BL连接。
源极侧选择晶体管STS的漏极与串联连接的存储器单元晶体管MT0～MTn的另一端连接。源极侧选择晶体管STS的源极与源极线SL连接。源极侧选择晶体管STS的控制栅极与源极侧选择栅极线SGS连接。源极侧选择晶体管STS在规定的电压被施加至源极侧选择栅极线SGS的情况下，将NAND串NS和源极线SL连接。
在同一块BLK中，存储器单元晶体管MT0～MTn的控制栅极分别共用连接于对应的字线WL0～WLn。在同一串单元SU中，漏极侧选择晶体管STD的控制栅极分别共用连接于对应的漏极侧选择栅极线SGD0～SGDQ。源极侧选择晶体管STS的控制栅极共用连接于源极侧选择栅极线SGS。在存储器单元阵列11中，位线BL在多个串单元SU中由被分配有同一列地址的NAND串NS共有。
＜2.2存储器单元阵列的物理结构＞
图3是表示存储器单元阵列11的一部分的剖视图。存储器单元阵列11例如具有下部构造体20、层叠体30、多个存储器柱40、多个隔断部ST(参照图4)、多个上部隔断部SHE(参照图4)、存储器柱用的多个接触部59、上部布线构造60、支撑体HR、阻挡(Stopper)构造80及导电层用的多个接触部101。
＜2.2.1下部构造体＞
首先，对下部构造体20进行说明。下部构造体20相对于层叠体30配置于－Z方向侧。
图4是图3所示的存储器单元阵列11的沿F4－F4线的剖视图。下部构造体20例如具有半导体基板21、半导体层22、导电层23及绝缘层24。
半导体基板21是成为存储器单元阵列11的基底的基板。半导体基板21的至少一部分是沿X方向及Y方向的板状。半导体基板21由包含硅的半导体材料形成。
半导体层22设置于半导体基板21上。半导体层22是沿X方向及Y方向的层状。半导体层22是在半导体存储装置1的制造工序中对供存储器柱40形成的孔H1的深挖进行抑制的阻挡层。半导体层22由多晶硅那样的半导体材料形成。半导体存储装置1可以取代半导体层22，而具有作为阻挡层发挥功能的绝缘层。
导电层23设置于半导体层22上。导电层23是沿X方向及Y方向的层状。导电层23作为源极线SL发挥功能。导电层23由钨那样的导电材料形成。在导电层23连接各存储器柱40的下端部。
绝缘层24设置于导电层23上。绝缘层24是沿X方向及Y方向的层状。绝缘层24由硅氧化物那样的绝缘材料形成。
＜2.2.2层叠体＞
接下来，对层叠体30进行说明。层叠体30设置于绝缘层24上。层叠体30例如包含多个导电层31和多个绝缘层32。多个导电层31及多个绝缘层32在Z方向上1层1层地交替地层叠。
导电层31形成为沿X方向及Y方向的层状。各导电层31例如由钨那样的导电材料形成。导电层31是“栅极电极层”的一个例子。
多个导电层31之中的最远离半导体基板21的1个以上(例如多个)的导电层31作为漏极侧选择栅极线SGD发挥功能。漏极侧选择栅极线SGD相对于在X方向上或者Y方向上排列的多个存储器柱40而共用地设置。漏极侧选择栅极线SGD和各存储器柱40的沟道层42(后面记述)的交叉部分作为上述的漏极侧选择晶体管STD发挥功能。
多个导电层31之中的最接近半导体基板21的1个以上(例如多个)的导电层31作为源极侧选择栅极线SGS发挥功能。源极侧选择栅极线SGS相对于在X方向上或者Y方向上排列的多个存储器柱40共用地设置。源极侧选择栅极线SGS和各存储器柱40的沟道层42的交叉部分作为上述的源极侧选择晶体管STS发挥功能。
多个导电层31之中的被作为漏极侧选择栅极线SGD或者源极侧选择栅极线SGS发挥功能的导电层31夹着的剩余的导电层31作为字线WL发挥功能。字线WL相对于在X方向上及Y方向上排列的多个存储器柱40共用地设置。在本实施方式中，字线WL和各存储器柱40的沟道层42的交叉部分作为存储器单元晶体管MT发挥功能。关于存储器单元晶体管MT，详细内容在后面记述。
绝缘层32设置于在Z方向上相邻的2个导电层31之间，是将该2个导电层31绝缘的层间绝缘膜。绝缘层32形成为沿X方向及Y方向的层状。绝缘层32由硅氧化物那样的绝缘材料形成。
在本实施方式中，层叠体30包含下部层叠体30A和上部层叠体30B。下部层叠体30A设置于绝缘层24上。下部层叠体30A包含上述的多个导电层31所包含的至少2个导电层31、和上述的多个绝缘层32所包含的至少2个绝缘层32。上部层叠体30B配置于下部层叠体30A的上方。上部层叠体30B包含上述的多个导电层31所包含的至少其他2个导电层31、和上述的多个绝缘层32所包含的至少其他2个绝缘层32。上述的多个绝缘层32包含配置于下部层叠体30A与上部层叠体30B之间的绝缘层32S。绝缘层32S例如比多个绝缘层32所包含的其他绝缘层32厚。下部层叠体30A是“第1层叠体”的一个例子。上部层叠体30B是“第2层叠体”的一个例子。
上述的层叠体30例如包含阵列区域AR和一对阶梯区域SRa、SRb(参照图3)。阵列区域AR设有多个存储器柱40，是能够存储数据的区域。阶梯区域SRa、SRb分别是多个导电层31(例如多个字线WL)的X方向上的长度不同且设有导电层用的多个接触部101的区域。阶梯区域SRa、SRb分开配置在阵列区域AR的X方向的两侧。在这里，对与阵列区域AR相关的结构进行说明，关于与阶梯区域SRa、SRb相关的结构在后面记述。
＜2.2.3存储器柱＞
首先，对存储器柱40进行说明。多个存储器柱40设置于阵列区域AR。多个存储器柱40在X方向及Y方向上排列而配置。各存储器柱40在Z方向上延伸，将层叠体30、绝缘层24及导电层23贯通(参照图4)。存储器柱40的下端部进入半导体层22。各存储器柱40是沿Z方向的圆柱状或者倒圆锥台形状。
在本实施方式中，各存储器柱40为2级结构的柱，包含下部柱40A、上部柱40B和连接部40C。下部柱40A设置于下部层叠体30A，例如是倒圆锥台形状。上部柱40B设置于上部层叠体30B，例如是倒圆锥台形状。连接部40C设置于下部柱40A与上部柱40B之间，将下部柱40A和上部柱40B连接。连接部40C例如设置于绝缘层32S内，与上部柱40B的下端相比，X方向及Y方向的宽度大。
图5是表示图4所示的存储器单元阵列11的由F5线包围的区域的剖视图。存储器柱40例如具有多层膜41、沟道层42、绝缘芯43及帽部44。
(多层膜)
图6是图5所示的存储器单元阵列11的沿F6－F6线的剖视图。
多层膜41设置于沟道层42的外周侧。多层膜41位于多个导电层31与沟道层42之间。多层膜41是“存储器膜”的一个例子。多层膜41例如包含隧道绝缘膜51、电荷捕获膜52及块绝缘膜53。
隧道绝缘膜51位于沟道层42与电荷捕获膜52之间。隧道绝缘膜51例如形成为沿沟道层42的外周面的环状，沿沟道层42在Z方向上延伸。隧道绝缘膜51是沟道层42与电荷捕获膜52之间的势垒。隧道绝缘膜51包含硅氧化物或者包含硅氧化物和硅氮化物。
电荷捕获膜52设置于隧道绝缘膜51的外周侧。电荷捕获膜52位于隧道绝缘膜51与块绝缘膜53之间。电荷捕获膜52例如形成为沿隧道绝缘膜51的外周面的环状，沿隧道绝缘膜51在Z方向上延伸。电荷捕获膜52具有许多晶体缺陷(捕获能级)，是能够在这些晶体缺陷中捕获电荷的功能膜。电荷捕获膜52例如由硅氮化物形成。在电荷捕获膜52中与各字线WL并排的部分52a是通过对电荷进行累积而能够存储信息的“电荷累积部”的一个例子。
块绝缘膜53设置于电荷捕获膜52的外周侧。块绝缘膜53位于多个导电层31与电荷捕获膜52之间。块绝缘膜53例如形成为沿电荷捕获膜52的外周面的环状，沿电荷捕获膜52在Z方向上延伸。块绝缘膜53是抑制反向隧穿的绝缘膜。反向隧穿是电荷从字线WL向电荷捕获膜52返回的现象。块绝缘膜53例如是硅氧化膜或者金属氧化物膜等多个绝缘膜层叠而成的层叠构造膜。金属氧化物的一个例子是铝氧化物。块绝缘膜53可以包含硅氮化物或者氧化铪那样的高介电常数材料(High－k材料)。
通过以上那样的结构，在与各字线WL相同的高度，由与存储器柱40相邻的字线WL的端部、块绝缘膜53、电荷捕获膜52、隧道绝缘膜51及沟道层42，形成了MANOS(Metal-Al-Nitride-Oxide-Silicon)型的存储器单元晶体管MT。此外，多层膜41作为电荷累积部，可以取代电荷捕获膜52而具有浮栅方式的电荷累积部(浮栅电极)。浮栅电极例如由包含杂质的多晶硅形成。
(沟道层)
沟道层42设置于多层膜41的内侧。沟道层42形成为环状，并且以遍及存储器柱40的全长(全高)的方式在Z方向上延伸。在这里，在多层膜41中将位于与源极线SL相同的高度的部分去除(参照图5)。由此，沟道层42的下端部与源极线SL接触而与源极线SL连接。沟道层42由多晶硅那样的半导体材料形成。沟道层42可以掺杂有杂质。在对字线WL施加电压的情况下，沟道层42形成沟道而将位线BL和源极线SL电连接。
(绝缘芯)
绝缘芯43设置于沟道层42的内侧。绝缘芯43将沟道层42的内部的一部分填埋。绝缘芯43由硅氧化物那样的绝缘材料形成。绝缘芯43以除了存储器柱40的上端部以外遍及存储器柱40的大部分的方式在Z方向上延伸。绝缘芯43的一部分形成为沿沟道层42的内周面的环状，在内部可以具有空间部(空隙)S。
(帽部)
帽部44设置于绝缘芯43的上方(参照图5)。帽部44是由非晶硅那样的半导体材料形成的半导体部。帽部44可以掺杂有杂质。帽部44配置于沟道层42的上端部的内部。帽部44与沟道层42的上端部一起形成了存储器柱40的上端部。存储器柱用的接触部59在Z方向上与帽部44接触。
＜2.2.4隔断部＞
接下来，返回至图4，对隔断部ST进行说明。隔断部ST是将层叠体30在Y方向上隔断的壁部。多个隔断部ST在Y方向上分离而配置。隔断部ST在Z方向上延伸，将层叠体30贯通。隔断部ST沿X方向延伸，在中间夹着阵列区域AR而遍及一对阶梯区域SRa、SRb(参照图7)。隔断部ST例如包含绝缘部57和导电部58。
绝缘部57在Z方向上延伸，将层叠体30及绝缘层24贯通。绝缘部57将层叠体30所包含的多个导电层31各自在Y方向上隔断。绝缘部57由硅氧化物那样的绝缘材料形成。
导电部58设置于绝缘部57的内部。导电部58在Z方向上延伸，将层叠体30及绝缘层24贯通。导电部58的下端与源极线SL连接。导电部58由钨那样的导电材料形成。导电部58是将源极线SL和存储器单元阵列11内的布线连接的电连接部。
＜2.2.5上部隔断部＞
接下来，对上部隔断部SHE进行说明。上部隔断部SHE是比隔断部ST浅的隔断部。多个上部隔断部SHE在Y方向上分离而配置。上部隔断部SHE设置于层叠体30的上端部，直至层叠体30的中途为止在Z方向上延伸。上部隔断部SHE将作为漏极侧选择栅极线SGD发挥功能的导电层31贯通。另一方面，上部隔断部SHE没有到达作为字线WL发挥功能的导电层31。上部隔断部SHE是将作为漏极侧选择栅极线SGD发挥功能的导电层31在Y方向上隔断的壁部。上部隔断部SHE由硅氧化物那样的绝缘材料形成。上部隔断部SHE沿X方向，以遍及阵列区域AR的全长的方式延伸(参照图7)。
图7是图4所示的存储器单元阵列11的沿F7－F7线的剖视图。在本实施方式中，与漏极侧选择栅极线SGD相对应的导电层31由隔断部ST及上部隔断部SHE在Y方向上隔断。由此，形成了在X方向上延伸的漏极侧选择栅极线SGD。由此，由隔断部ST或者上部隔断部SHE划分的区域与1个串单元SU相对应。
＜2.2.6存储器柱用的接触部＞
接下来，返回至图3，对存储器柱用的接触部59进行说明。接触部59是将存储器柱40和上部布线构造60所包含的位线BL进行连接的电连接部。多个接触部59在从上方观察的情况下，配置于与多个存储器柱40相对应的位置。各接触部59在Z方向上延伸，将位线BL与存储器柱40的沟道层42电连接。接触部59由钨那样的导电材料形成。
＜2.2.4上部布线构造＞
接下来，对上部布线构造60进行说明。上部布线构造60是包含相对于层叠体30而言配置在+Z方向侧的多个布线的构造体。上部布线构造60例如包含多个位线BL和多个布线61。
各位线BL配置于对应的接触部59之上。位线BL经由接触部59而与存储器柱40的沟道层42连接。由此，通过字线WL和位线BL的组合，能够从配置为3维状的多个存储器单元晶体管MT中选择任意的存储器单元晶体管MT。
各布线61配置于后面记述的导电层用的接触部101之上。布线61经由接触部101而与导电层31(字线WL、漏极侧选择栅极线SGD或者源极侧选择栅极线SGS)连接。由此，通过对布线61施加电压，能够对期望的导电层31施加电压。
＜3.与阶梯区域相关的结构＞
接下来，对与阶梯区域SRa、SRb相关的结构进行说明。此外，在阵列区域AR的+X方向侧配置的阶梯区域SRa和在阵列区域AR的－X方向侧配置的阶梯区域SRb除了在X方向上对称以外，具有彼此相同的结构。因此在这里，提取与一个阶梯区域SRa相关的结构而进行说明。
＜3.1导电层的阶梯构造＞
图8是表示图3所示的存储器单元阵列11的由F8线包围的区域的剖视图。在阶梯区域SRa中，多个导电层31(例如多个字线WL)的X方向的长度彼此不同。在阶梯区域SRa中，多个导电层31越是位于靠+Z方向侧的导电层31其+X方向上的长度变得越短。由此，各导电层31具有：平台(terrace)部71，与位于比该导电层31靠上方的其他导电层31不重叠；以及作为+X方向侧的端的隆起部72。
在本实施方式中，由下部层叠体30A所包含的多个导电层31的平台部71及隆起部72形成了具有多个台阶的下部阶梯部75A。同样地，由上部层叠体30B所包含的多个导电层31的平台部71及隆起部72形成了具有多个台阶的上部阶梯部75B。此外，下面在不对下部阶梯部75A和上部阶梯部75B进行区分的情况下，仅称为“阶梯部75”。
若更加详述，则多个导电层31例如包含第1至第6导电层31A～31F。
第1至第3导电层31A～31C包含于下部层叠体30A。第1导电层31A在第1至第3导电层31A～31C中位于最下方。第2导电层31B配置于比第1导电层31A靠上方，X方向的长度比第1导电层31A短。第3导电层31C配置于比第2导电层31B靠上方，X方向的长度比第2导电层31B短。
通过上述的结构，第1导电层31A具有在Z方向上不与第2导电层31B重叠的平台部71。第2导电层31B具有在Z方向上不与第3导电层31C重叠的平台部71。第3导电层31C具有在Z方向上不与上方的导电层31重叠的平台部71。第1导电层31A是“第1栅极电极层”的一个例子。第2导电层31B是“第2栅极电极层”的一个例子。第3导电层31C是“第3栅极电极层”的一个例子。
另一方面，第4至第6导电层31D～31F包含于上部层叠体30B。第4导电层31D在第4至第6导电层31D～31F中位于最下方。第5导电层31E位于比第4导电层31D靠上方，X方向的长度比第4导电层31D短。第6导电层31F位于比第5导电层31E靠上方，X方向的长度比第5导电层31E短。
通过上述的结构，第4导电层31D具有在Z方向上不与第5导电层31E重叠的平台部71。第5导电层31E具有在Z方向上不与第6导电层31F重叠的平台部71。第6导电层31F具有在Z方向上不与上方的导电层31重叠的平台部71。第4导电层31D是“第4栅极电极层”的一个例子。第5导电层31E是“第5栅极电极层”的一个例子。
在本实施方式中，存储器单元阵列11具有多个支撑体HR(参照图3)。支撑体HR是在层叠体30内在Z方向上延伸的柱状体。支撑体HR设置于阶梯部75。支撑体HR是在后面记述的置换工序中将牺牲层121去除的状态下，在阶梯部75对多个绝缘层32进行支撑的支撑部。
＜3.2阻挡构造＞
接下来，对在阶梯区域SRa、SRb设置的阻挡构造80进行说明。在本实施方式中，存储器单元阵列11具有阻挡构造80。阻挡构造80是在半导体存储装置1的制造工序中抑制供接触部101形成的孔H2(参照图12)的深挖的构造。阻挡构造80例如包含第1金属层81、第1绝缘层82、下部接触部83、第2金属层84、第2绝缘层85及上部接触部86。
＜3.2.1第1金属层＞
第1金属层81是关于下部层叠体30A抑制供接触部101形成的孔H2(参照图12)的深挖的阻挡层。第1金属层81相对于下部层叠体30A所包含的多个导电层31(例如，第1至第3导电层31A～31C)各自的平台部71，至少配置于+Z方向侧。在本实施方式中，第1金属层81形成为沿下部阶梯部75A的阶梯状。在该情况下，第1金属层81相对于下部层叠体30A所包含的多个导电层31(例如，第1至第3导电层31A～31C)各自的平台部71，配置于+Z方向侧及+X方向侧。
例如，第1金属层81包含第1部分91、第2部分92、第3部分93、第1台阶部94、第2台阶部95及板部96。
第1部分91位于第1导电层31A的平台部71的上方。第1部分91是沿X方向及Y方向的层状。第1部分91的至少一部分位于与第2导电层31B相同的高度。即，第1部分91的至少一部分在X方向上与第2导电层31B并排。
第2部分92位于第2导电层31B的平台部71的上方。第2部分92是沿X方向及Y方向的层状。第2部分92在Z方向上配置于与第1部分91不同的位置(不同的高度)。第2部分92的至少一部分位于与第3导电层31C相同的高度。即，第2部分92的至少一部分在X方向上与第3导电层31C并排。
第3部分93位于第3导电层31C的平台部71的上方。第3部分93是沿X方向及Y方向的层状。第3部分93在Z方向上配置于与第2部分92不同的位置(不同的高度)。第3部分93的至少一部分位于与位于第3导电层31C的上方的1个导电层31相同的高度。即，第3部分93的至少一部分在X方向上与位于第3导电层31C的上方的1个导电层31并排。
第1台阶部94位于第1部分91与第2部分92之间。第1台阶部94沿第2导电层31B的隆起部72在Z方向上延伸。第1台阶部94将第1部分91和第2部分92进行连接。
第2台阶部95位于第2部分92与第3部分93之间。第2台阶部95沿第3导电层31C的隆起部72在Z方向上延伸。第2台阶部95将第2部分92和第3部分93进行连接。
板部96位于第1金属层81的最上部。板部96位于比下部层叠体30A所包含的最上位的导电层31靠上方。板部96例如位于下部层叠体30A与绝缘层32S之间。板部96在X方向及Y方向上延伸。板部96例如延伸至阶梯区域Sra与阵列区域AR之间的位置为止。即，第1金属层81设置于阶梯区域SRa，但没有设置于阵列区域AR。
在本实施方式中，第1金属层81的各部(第1部分91、第2部分92、第3部分93、第1台阶部94、第2台阶部95及板部96)在Y方向上，与隔断部ST接触(参照图9)。例如，第1金属层81的各部在Y方向上，与隔断部ST的绝缘部57接触。
在本实施方式中，第1金属层81和多个导电层31由相同的材料(例如，钨那样的金属材料)形成。
在本实施方式中，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2大于Z方向上的第1导电层31A的厚度T1。例如，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2与Z方向上的第1导电层31A的厚度T1相比，为1.5倍以上。在其他观点中，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2与Z方向上的第1导电层31A的厚度T1相比，为2倍以下。
在本实施方式中，第1金属层81经由后面记述的下部接触部83而与接地GND连接。第1金属层81作为位于下部层叠体30A所包含的多个导电层31与上部布线构造60所包含的多个位线BL及布线61之间的屏蔽层而发挥功能。
＜3.2.2第1绝缘层＞
第1绝缘层82是用于将下部层叠体30A所包含的多个导电层31和第1金属层81绝缘的绝缘部。例如，第1绝缘层82设置于下部阶梯部75A与第1金属层81之间。第1绝缘层82形成为沿着下部阶梯部75A的阶梯状。例如，第1绝缘层82设置于第1导电层31A的平台部71与第1金属层81的第1部分91之间、第2导电层31B的平台部71与第1金属层81的第2部分92之间、第3导电层31C的平台部71与第1金属层81的第3部分93之间、第2导电层31B的隆起部72与第1金属层81的第1台阶部94之间及第3导电层31C的隆起部72与第1金属层81的第2台阶部95之间。第1绝缘层82例如由硅氧化物那样的绝缘材料形成。
＜3.2.3下部接触部＞
下部接触部83是将第1金属层81和接地GND进行连接的电连接部。下部接触部83例如位于比下部层叠体30A所包含的最上位的导电层31靠上方。例如，下部接触部83位于第1金属层81的板部96的上方。下部接触部83是在Z方向上延伸的导电性插头。下部接触部83的下端与第1金属层81的板部96连接。
＜3.2.4第2金属层＞
第2金属层84是关于上部层叠体30B抑制供接触部101形成的孔H2的深挖的阻挡层。第2金属层84相对于上部层叠体30B所包含的多个导电层31(例如，第4至第6导电层31D～31F)各自的平台部71，至少配置于+Z方向侧。在本实施方式中，第2金属层84形成为沿着上部阶梯部75B的阶梯状。在该情况下，第2金属层84相对于下部层叠体30A所包含的多个导电层31(例如，第4至第6导电层31D～31F)各自的平台部71，配置于+Z方向侧及+X方向侧。
在本实施方式中，第1金属层81和第2金属层84彼此分离。即，第2金属层84不与第1金属层81连接。
＜3.2.5第2绝缘层＞
第2绝缘层85是用于将上部层叠体30B所包含的多个导电层31和第2金属层84绝缘的绝缘层。例如，第2绝缘层85设置于上部阶梯部75B与第2金属层84之间。第2绝缘层85形成为沿着上部阶梯部75B的阶梯状。
＜3.2.6上部接触部＞
上部接触部86是将第2金属层84和接地GND进行连接的电连接部。例如，上部接触部86位于比上部层叠体30B所包含的最上位的导电层31(例如作为漏极侧选择栅极线SGD发挥功能的导电层31)靠上方。例如，上部接触部86位于第2金属层84的板部96的上方。上部接触部86是在Z方向上延伸的导电性插头。上部接触部86的下端与第2金属层84的板部96连接。
此外，与第2金属层84、第2绝缘层85及上部接触部86相关的其他说明，只要在与第1金属层81、第1绝缘层82及下部接触部83相关的上述说明中，将“第1金属层81”改称为“第2金属层84”、将“第1绝缘层82”改称为“第2绝缘层85”、将“下部接触部83”改称为“上部接触部86”、将“下部层叠体30A”改称为“上部层叠体30B”、将“下部阶梯部75A”改称为“上部阶梯部75B”、将“第1导电层31A”改称为“第4导电层31D”、将“第2导电层31B”改称为“第5导电层31E”、将“第3导电层31C”改称为“第6导电层31F”即可。
＜3.3导电层用的接触部＞
接下来，对导电层用的多个接触部101进行说明。接触部101是将导电层31和上部布线构造60所包含的布线61进行连接的电连接部。多个接触部101在从上方观察的情况下，配置于与多个导电层31的平台部71相对应的位置。多个接触部101在Z方向上延伸，彼此Z方向的长度不同。接触部101是“柱状体”的一个例子。
在本实施方式中，各接触部101相对于连接目标的导电层31的平台部71而言配置于上方。各接触部101将第1金属层81或者第2金属层84贯通，与导电层31的平台部71连接。例如，多个接触部101包含第1至第6接触部101A～101F。第1接触部101A是“第1柱状体”的一个例子。第2接触部101B是“第2柱状体”的一个例子。第4接触部101D是“第3柱状体”的一个例子。
第1接触部101A在Z方向上将第1金属层81的第1部分91贯通，与第1导电层31A的平台部71连接。第1接触部101A的下端位于比位于第1导电层31A的下方的导电层31靠上方。第2接触部101B在Z方向上将第1金属层81的第2部分92贯通，与第2导电层31B的平台部71连接。第2接触部101B的下端位于比第1导电层31A靠上方。第3接触部101C在Z方向上将第1金属层81的第3部分93贯通，与第3导电层31C的平台部71连接。第3接触部101C的下端位于比第2导电层31B靠上方。
同样地，第4接触部101D在Z方向上将第2金属层84的第1部分91贯通，与第4导电层31D的平台部71连接。第4接触部101D的下端位于比位于第4导电层31D的下方的导电层31靠上方。第5接触部101E在Z方向上将第2金属层84的第2部分92贯通，与第5导电层31E的平台部71连接。第5接触部101E的下端位于比第4导电层31D靠上方。第6接触部101F在Z方向上将第2金属层84的第3部分93贯通，与第6导电层31F的平台部71连接。第6接触部101F的下端位于比第5导电层31E靠上方。
图9是用于对接触部101的结构进行说明的剖视图。在这里，以与下部阶梯部75A连接的接触部101为例进行说明。各接触部101包含导电部111和绝缘部112。
导电部111在Z方向上遍及接触部101的全长。导电部111在Z方向上将第1金属层81贯通而与导电层31的平台部71连接。导电部111将导电层31的平台部71和上部布线构造60所包含的布线61连接。导电部111例如是圆柱状或者倒圆锥台形状。
绝缘部112是用于确保导电部111与第1金属层81之间的电绝缘性的绝缘部。绝缘部112至少配置于第1金属层81与导电部111之间。在本实施方式中，绝缘部112形成为沿着导电部111的外周面的环状，在Z方向上遍及接触部101的全长延伸。
此外，与上部阶梯部75B连接的接触部101的结构和与下部阶梯部75A连接的接触部101的结构相同。关于与上部阶梯部75B连接的接触部101的说明，只要在关于与下部阶梯部75A连接的接触部101的上述说明中，将“第1金属层81”改称为“第2金属层84”即可。
＜3.4阶梯部的一个例子＞
图10是用于对作为阶梯部75的一个例子的多级阶梯部75S进行说明的剖视图。以上，为了便于说明，对全部导电层31的长度每1层在X方向上都不同的情况进行了说明。但是，存储器单元阵列11作为阶梯部75，也可以具有多级阶梯部75S。多级阶梯部75S是在Y方向上存在多个台阶的阶梯部。
例如，多级阶梯部75S在Y方向上，具有第1区域R1、第2区域R2及第3区域R3。第1区域R1在第1至第3区域R1～R3中最接近隔断部ST。另一方面，第3区域R3在第1至第3区域R1～R3中最远离隔断部ST。第2区域R2配置于第1区域R1与第3区域R3之间。
在第1至第3区域R1～R3中，第2区域R2最低。第1区域R1在第2区域R2所具有的导电层31的基础上，还包含1个上方的导电层31，由此比第2区域R2高。第3区域R3在第1区域R1所具有的导电层31的基础上，还包含1个上方的导电层31，由此比第1区域R1高。
在本实施方式中，第1金属层81及第1绝缘层82遍及第1至第3区域R1～R3而连续地设置。即，第1金属层81及第1绝缘层82沿着存在于第1至第3区域R1～R3之间的台阶设置。同样地，第2金属层84及第2绝缘层85遍及第1至第3区域R1～R3而连续地设置。即，第2金属层84及第2绝缘层85沿着存在于第1至第3区域R1～R3之间的台阶设置。
此外，多级阶梯部75S在X方向上还具有多个台阶(参照图11)。例如，第1至第3区域R1～R3分别在X方向上，具有相当于3个导电层31的高度的台阶。而且，第1金属层81及第1绝缘层82在X方向上超过各台阶而连续地设置。同样地，第2金属层84及第2绝缘层85在X方向上超过各台阶而连续地设置。
在第1至第3区域R1～R3分别设置有接触部101。根据如上所述的结构，与全部导电层31的长度每1层在X方向上不同的情况相比，能够减小阶梯区域SRa、SRb的X方向的尺寸。
＜4.制造方法＞
图11及图12是用于对半导体存储装置1的制造方法进行说明的剖视图。图11及图12对下部阶梯部75A中的1个接触部101的周围的结构进行说明。此外图11及图12是示出对上述的多级阶梯部75S进行设置的情况的例子。
首先，如图11中的(a)所示，由多个牺牲层121和多个绝缘层32形成层叠体120。多个牺牲层121和多个绝缘层32在Z方向上1层1层地交替地层叠。牺牲层121是在后面记述的置换工序被置换为导电层31的层。牺牲层121例如由硅氮化物形成。牺牲层121是“第1层”的一个例子。绝缘层32是材质与牺牲层121不同的层，例如由硅氧化物形成。绝缘层32是“第2层”的一个例子。
接下来，在层叠体120形成阶梯部125。阶梯部125是通过对层叠体120的去除对象部分进行蚀刻由此将去除对象部分所包含的牺牲层121及绝缘层32去除而形成的。在阶梯部125中，在X方向上，至少多个牺牲层121所包含的1个牺牲层121A(例如，在后续工序中被置换为第1导电层31A的牺牲层)和多个牺牲层121所包含的另1个牺牲层121B(例如，在后续工序中被置换为第2导电层31B的牺牲层)在X方向上的长度不同。至此为止的工序能够使用公知的方法进行。
接下来，如图11中的(b)所示，至少对阶梯部125上供给绝缘材料(例如硅氧化物)，由此在阶梯部75上形成第1绝缘层82。第1绝缘层82形成为沿着阶梯部125的阶梯状。第1绝缘层82是“第3层”的一个例子。
接下来，如图11中的(c)所示，至少对阶梯部125上(即第1绝缘层82上)供给与多个牺牲层121相同的绝缘材料(例如硅氮化物)，由此在阶梯部125上(即第1绝缘层82上)形成牺牲层131。牺牲层131形成为沿着阶梯部125的阶梯状。牺牲层131是在后面记述的置换工序中被置换为第1金属层81的层。牺牲层131是材质与第1绝缘层82不同的层，是“第4层”的一个例子。
接下来，如图12中的(d)所示，设置将层叠体120及牺牲层131覆盖的绝缘体140。绝缘体140例如由TEOS(原硅酸四乙酯(Si(OC2H5)4)形成。
接下来，用于形成隔断部ST的槽151形成于层叠体120。接下来，对槽151供给蚀刻剂，将多个牺牲层121及牺牲层131去除。而且，在多个牺牲层121及牺牲层131被去除后的空间中回填钨那样的金属材料，由此将多个牺牲层121及牺牲层131置换为多个导电层31及第1金属层81。由此，从阶梯部125形成下部阶梯部75A。
接下来，如图12中的(e)所示，对用于设置接触部101的孔H2进行加工。孔H2的加工包含：第1处理(参照图12中的(e))，将第1金属层81利用为阻挡层而在绝缘体140中加工出孔H2；以及第2处理(参照图12中的(f))，在第1处理后深挖孔H2而使孔H2与第1导电层31A连接。即，在第1处理中，在绝缘体140中加工出孔H2，并由未图示的检测装置检测孔H2到达第1金属层81的情况，由此停止孔H2的加工。此外，在该第1处理中，并不限定于孔H2停止于第1金属层81的上表面处，也可以是孔H2在挖掘至第1金属层81的中途为止的状态下停止，也可以是孔H2在将第1金属层81贯通的状态下停止。
接下来，在第1处理完成后，对孔H2的内部供给绝缘材料。由此，形成沿着孔H2的内周面及底部的有底环状的绝缘部161。
接下来，如图12中的(f)所示，执行相对于第1处理改变蚀刻条件等而挖深孔H2的第2处理。即，在绝缘部161中将在孔H2的底部形成的部分通过蚀刻去除。由此，形成环状的绝缘部112。然后，作为第2处理将孔H2挖深，由此使孔H2到达第1导电层31A。接下来，对孔H2及环状的绝缘部112的内部供给导电材料。由此，在绝缘部112的内部形成导电部111。由此，形成接触部101。
以上，参照图11及图12，对与下部阶梯部75A中的第1金属层81及接触部101相关的制造方法进行了说明。此外，关于与上部阶梯部75B中的第2金属层84及接触部101相关的制造方法也是同样的。
接下来，以其他观点对半导体存储装置1的制造方法的流程进行说明。图13及图20是用于对半导体存储装置1的制造方法进行说明的剖视图。如图13所示，多个牺牲层121和多个绝缘层32在Z方向上1层1层地交替地层叠，由此形成与下部层叠体30A相对应的下部层叠体120A。接下来，在下部层叠体120A中，形成在后续工序中成为下部阶梯部75A的下部阶梯部125A。
接下来，至少对下部阶梯部125A上供给绝缘材料，由此在下部阶梯部125A上设置第1绝缘层82。接下来，对第1绝缘层82上供给与多个牺牲层121相同的绝缘材料(例如硅氮化物)，由此形成在后续工序中被置换为第1金属层81的牺牲层131(以下称为“第1牺牲层131A”)。
接下来，如图14所示，设置将下部层叠体120A及第1牺牲层131A覆盖的绝缘体140A。接下来，在下部层叠体120A中，形成在后续工序中供下部柱40A设置的孔H1A及在后续工序中供支撑体HR的下部设置的孔H3A。这些孔H1A及H3A由牺牲体155暂时填埋。
接下来，如图15所示，多个牺牲层131和多个绝缘层32在Z方向上1层1层地交替地层叠，由此形成与上部层叠体30B相对应的上部层叠体120B。接下来，在上部层叠体120B中，形成在后续工序中成为上部阶梯部75B的上部阶梯部125B。
接下来，至少对上部阶梯部125B上供给绝缘材料，由此在上部阶梯部125B上设置第2绝缘层85。接下来，对第2绝缘层85上供给与多个牺牲层121相同的绝缘材料(例如硅氮化物)，由此形成在后续工序中被置换为第2金属层84的牺牲层131(以下称为“第2牺牲层131B”)。接下来，设置将上部层叠体120B及第2牺牲层131B覆盖的绝缘体140B。绝缘体140B与先设置的绝缘体140A合并而成为绝缘体140。
接下来，如图16所示，在上部层叠体120B形成供上部柱40B设置的孔H1B及供支撑体HR的上部设置的孔H3B。接下来，孔H1B与孔H1A连接。孔H3B与孔H3A连接。接下来，将在孔H1A、H3A的内部设置的牺牲体155去除。接下来，在孔H1A、H1B的内部形成存储器柱40，在孔H3A、H3B的内部形成支撑体HR。
接下来，如图17所示，隔着用于设置隔断部ST的槽151(参照图12)，将多个牺牲层121、第1牺牲层131A及第2牺牲层131B分别被置换为多个导电层31、第1金属层81及第2金属层84。由此，从下部阶梯部125A形成下部阶梯部75A，从上部阶梯部125B形成上部阶梯部75B。
接下来，如图18所示，将用于设置接触部101的孔H2及用于设置下部接触部83的孔H4设置于绝缘体140。
接下来，如图19所示，在孔H2的内部形成接触部101，在孔H4的内部形成下部接触部83。接下来，如图20所示，形成将接触部101和布线61进行连接的接触部171。另外，形成将下部接触部83和接地GND进行连接的接触部172。另外，形成上部接触部86。接下来，形成位线BL及布线61等。由此，半导体存储装置1完成。
＜5.优点＞
近年，为了进一步提高半导体存储装置1的安装密度，导电层31及绝缘层32的薄膜化、高层叠化得到发展。在这里，作为第1比较例，考虑针对接触部101的阻挡构造不存在的情况。在该情况下，在接触部101用的孔H2的加工中深度的控制困难，有可能发生接触部101过度地穿过导电层31、或接触部101没有与导电层31接触这样的不良。
另外，作为第2比较例，考虑将针对孔H2的阻挡层用硅氮化物那样的绝缘层形成的情况。在该情况下，需要在上述绝缘层与隔断部ST之间设置用于将该绝缘层和隔断部ST分离的分离部。其目的在于，避免在牺牲层131的置换工序中，上述绝缘层(阻挡层)的一部分与牺牲层131一起被置换为金属材料，在接触部101发生短路。在该比较例2的结构中，在上述绝缘层与隔断部ST之间需要空间，难以实现半导体存储装置1的小型化。
因此，在本实施方式中，半导体存储装置1具有相对于第1导电层31A的平台部71至少配置于上方的第1金属层81。第1接触部101A包含：导电部111，其在Z方向上延伸将第1金属层81贯通而与第1导电层31A的平台部71连接；以及绝缘部112，至少配置于第1金属层81与导电部111之间。
根据如上所述的结构，由于存在阻挡层，因此在接触部101用的孔H2的加工中深度的控制变得容易。另外，若阻挡层是金属层，则作为阻挡层和绝缘层32的选择比，能够利用金属和绝缘材料的选择比来对孔H2进行加工。由此，与阻挡层为绝缘层的情况相比，在接触部101用的孔H2的加工中，深度的控制变得更容易。
另外，在本实施方式中，能够通过绝缘部112确保接触部101与第1金属层81之间的耐压性，因此能够在接触部101与第1金属层81之间避免发生短路。其结果，能够将第1金属层81与隔断部ST邻接地配置。由此，能够实现半导体存储装置1的小型化。
在本实施方式中，第1金属层81的至少一部分在X方向上与第2导电层31B排列。根据如上所述的结构，在第1导电层31A的平台部71的附近配置有第1金属层81。因此，在孔H2的加工中，深度的控制变得更容易。
在本实施方式中，半导体存储装置1还具有第1绝缘层82，该第1绝缘层82包含配置于第1金属层81与第1导电层31A之间的部分。根据如上所述的结构，能够在第1金属层81与第1导电层31A之间确保绝缘性。由此，能够相对于多个导电层31设置1个第1金属层81。
在本实施方式中，第1金属层81和第1导电层31A由相同的材料形成。根据如上所述的结构，在与多个导电层31相关的置换工序中，能够将第1金属层81同时地形成。由此，能够避免需要制造第1金属层81的专用的工序。由此，能够进一步提高半导体存储装置1的制造性。
在本实施方式中，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2大于Z方向上的第1导电层31A的厚度T1。根据如上所述的结构，能够提高作为第1金属层81的阻挡层的功能。另外，在本实施方式中，第1金属层81形成为包含台阶部81d等的阶梯状。若第1金属层81的厚度大，则在上述置换工序中，导电材料还容易进入台阶部81d的内部。其结果，容易形成第1金属层81。
在本实施方式中，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2与Z方向上的第1导电层31A的厚度T1相比为1.5倍以上。根据如上所述的结构，能够进一步提高作为第1金属层81的阻挡层的功能，并且更容易形成具有台阶的第1金属层81。
在本实施方式中，在Z方向上与第1导电层31A的平台部71重叠的区域中，Z方向上的第1金属层81的厚度T2与Z方向上的第1导电层31A的厚度T1相比为2倍以下。根据如上所述的结构，在上述置换工序中，在导电层31的置换完成的时刻，能够避免第1金属层81的置换(金属材料的导入)不充分。由此，能够进一步提高半导体存储装置1的制造性。
在本实施方式中，第1金属层81与接地GND连接。根据如上所述的结构，第1金属层81作为屏蔽层发挥功能，能够在存储器单元阵列11内使信号噪声减少。例如，能够减少在多个导电层31(例如多个字线WL)流过的信号和在上部布线构造60流过的信号之间的干涉。由此，能够实现半导体存储装置1的动作性能的提高。
在本实施方式中，第1金属层81包含：第1部分91，其在Z方向上将第1导电层31A的平台部71覆盖；第2部分92，其在Z方向上配置于与第1部分91不同的位置，将第2导电层31B的平台部71覆盖；以及台阶部94，其设置于第1部分91与第2部分92之间，将第1部分91和第2部分92连接。根据如上所述的结构，能够相对于配置为阶梯状的多个导电层31分别在接近的位置设置第1金属层81。由此，在孔H2的加工中，深度的控制变得更容易。
在本实施方式中，第1金属层81和第2金属层84彼此分离。根据如上所述的结构，在由下部层叠体30A和上部层叠体30B形成层叠体30的结构等中，第1金属层81及第2金属层84的形成变得容易。由此，能够进一步提高半导体存储装置1的制造性。
(第2实施方式)
接下来，对第2实施方式进行说明。在第2实施方式中，接触部201的绝缘部210在与第1金属层81或者第2金属层84相对应的高度具有粗的部分，这与第1实施方式不同。此外以下说明的以外的结构，与第1实施方式相同。
图21是用于对本实施方式的接触部201的结构进行说明的剖视图。在这里，以与下部阶梯部75A连接的接触部201为例进行说明。但是，与上部阶梯部75B连接的接触部201也具有相同的结构。
在本实施方式中，存储器单元阵列11取代在第1实施方式中说明的多个接触部101而具有多个接触部201。各接触部201包含导电部111和绝缘部210。导电部111与第1实施方式的导电部111相同。
绝缘部210例如包含第1绝缘部211和第2绝缘部212。第1绝缘部211配置于从第1金属层81与导电部111之间偏离的位置。第1绝缘部211沿着导电部111延伸。第2绝缘部212配置于第1金属层81与导电部111之间。X方向及Y方向上的第2绝缘部212的厚度T4大于X方向及Y方向上的第1绝缘部211的厚度T3。厚度T3及厚度T4例如是第1绝缘部211与第2绝缘部212的边界处的尺寸。
在本实施方式中，若将Z方向上的第1金属层81的厚度设为T2，将X方向上的第1绝缘部211的厚度设为T3，将X方向上的第2绝缘部212的厚度设为T4，将厚度T4与厚度T3的差分(T4－T3，后面记述的凹陷加工的量)设为ΔT，则满足下面的式(1)、(2)的关系。
T3×2＞ΔT＞T3…式(1)
T2＜T3×2…式(2)
若满足上述式(1)、(2)的关系，则不易在第2绝缘部212的内部产生孔洞，容易确保第2绝缘部212的绝缘性。
接下来，对本实施方式的半导体存储装置1的制造方法进行说明。
图22及图23是表示本实施方式的半导体存储装置1的制造方法的流程的剖视图。图22中的(a)的工序是在第1实施方式中说明的图12的(d)的工序。
接下来，如图22中的(b)所示，对用于设置接触部201的孔H2进行加工。孔H2的加工包含：第1处理，将第1金属层81利用为阻挡层而在绝缘体140中加工出孔；以及第2处理(参照图12中的(c)～(e))，在第1处理之后深挖孔H2而使孔H2与第1导电层31A连接。第1处理的加工与在第1实施方式中说明的第1处理的加工相同。
接下来，如图22中的(c)所示，作为第2处理的一部分，将第1金属层81的一部分通过蚀刻去除，在第1金属层81的内部形成与绝缘体140的内部相比孔H2变大的扩径部。即，孔H2包含：第1部分H2a，其形成于绝缘体140的内部；以及第2部分H2b(扩径部)，其形成于第1金属层81的内部。对孔H2进行加工包含如下步骤：从孔H2的内部将第1金属层81的一部分通过蚀刻(凹陷加工)去除，与孔H2的第1部分H2a相比，使孔H2的第2部分H2b的X方向及Y方向的宽度扩大。作为上述蚀刻，能够利用混酸湿蚀刻或者反应性离子蚀刻(RIE：Reactive IonEtching)等。
接下来，如图23中的(d)所示，对孔H2的内部供给绝缘材料，形成沿着孔H2的内周面及底部的绝缘部250。此时，在孔H2的第2部分H2b(扩径部)的内部形成第2绝缘部212。
接下来，如图23中的(e)所示，作为第2处理的一部分，执行相对于第1处理而言改变蚀刻条件等而将孔H2挖深的处理。即，在绝缘部250中通过蚀刻而将形成于孔H2的底部的部分去除。由此，形成环状的绝缘部210。然后，作为第2处理，将孔H2挖深，由此使孔H2到达第1导电层31A。接下来，对孔H2及环状的绝缘部210的内部供给导电材料。由此，在绝缘部210的内部形成导电部111。由此，形成接触部201。其他制造工序与在第1实施方式中说明的制造工序相同。
根据如上所述的结构，与第1实施方式同样地，能够实现半导体存储装置1的制造性的提高。另外，根据本实施方式，能够确保必要的耐压性，并使接触部101的绝缘部210的第1绝缘部211的厚度变薄。由此，例如与第1实施方式相比，容易将多个接触部101高密度地配置。由此，能够进一步实现半导体存储装置1的小型化。
以上，对几个实施方式进行了说明，但实施方式并不限定于上述例子。例如，第1金属层81及第2金属层84也可以取代与接地GND连接而是处于浮置状态。第1金属层81及第2金属层84也可以取代从牺牲层置换而形成的方式，而是通过CVD(Chemical VaporDeposition)或者其他方法直接地形成金属膜而设置。
根据以上说明的至少一个实施方式，半导体存储装置具有：第1金属层，其相对于第1栅极电极层，至少配置于第1侧；以及第1柱状体，其相对于第1栅极电极层，配置于第1侧。第1栅极电极层具有不与第2栅极电极层重叠的平台部。第1柱状体包含：导电部，其将第1金属层贯通而与第1栅极电极层的平台部连接；以及绝缘部，其至少配置于第1金属层与导电部之间。根据如上所述的结构，能够实现制造性的提高。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示出的，并不是意图要对发明的范围进行限定。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、变更。这些实施方式以及其变形包含于发明的范围及主旨，并且同样地包含于权利要求书所记载的发明和其等同的范围。
附图标记说明
1…半导体存储装置
30…层叠体
30A…下部层叠体(第1层叠体)
30B…上部层叠体(第2层叠体)
31…导电层(栅极电极层)
31A…第1导电层(第1栅极电极层)
31B…第2导电层(第2栅极电极层)
31C…第3导电层(第3栅极电极层)
31D…第4导电层(第4栅极电极层)
31E…第5导电层(第5栅极电极层)
32…绝缘层
71…平台部
81…第1金属层
82…第1绝缘层
83…下部接触部
84…第2金属层
85…第2绝缘层
86…上部接触部
91…第1部分
92…第2部分
93…第3部分
94…第1台阶部
95…第2台阶部
101、201…接触部(柱状体)
101A…第1接触部(第1柱状体)
101B…第2接触部(第2柱状体)
101D…第4接触部(第3柱状体)
111…导电部
112…绝缘部
210…绝缘部
211…第1绝缘部
212…第2绝缘部
H2…孔
H2a…第1部分
H2b…第2部分

Claims (15)

1.一种半导体存储装置，其中，具有：
层叠体，包含多个栅极电极层和多个绝缘层，所述多个栅极电极层和所述多个绝缘层在第1方向上1层1层地交替地层叠，所述多个栅极电极层包含第1栅极电极层和第2栅极电极层，所述第2栅极电极层相对于所述第1栅极电极层配置于所述第1方向上的第1侧，与所述第1方向交叉的第2方向的长度比所述第1栅极电极层短，所述第1栅极电极层具有在所述第1方向上与所述第2栅极电极层不重叠的平台部；
第1金属层，相对于所述第1栅极电极层的所述平台部，至少配置于所述第1侧；以及
第1柱状体，相对于所述第1栅极电极层的所述平台部，配置于所述第1侧，
所述第1柱状体包含导电部和绝缘部，所述导电部在所述第1方向上延伸，将所述第1金属层贯通而与所述第1栅极电极层的所述平台部连接，所述绝缘部至少配置于所述第1金属层与所述导电部之间。
2.如权利要求1所述的半导体存储装置，其中，
所述第1金属层的至少一部分在所述第2方向上与所述第2栅极电极层并排。
3.如权利要求1所述的半导体存储装置，其中，
还具有第1绝缘层，所述第1绝缘层包含配置于所述第1金属层与所述第1栅极电极层之间的部分。
4.如权利要求1所述的半导体存储装置，其中，
所述第1金属层和所述第1栅极电极层由相同的材料形成。
5.如权利要求1所述的半导体存储装置，其中，
在所述第1方向上与所述第1栅极电极层的所述平台部重叠的区域中，所述第1方向上的所述第1金属层的厚度大于所述第1方向上的所述第1栅极电极层的厚度。
6.如权利要求1所述的半导体存储装置，其中，
在所述第1方向上与所述第1栅极电极层的所述平台部重叠的区域中，所述第1方向上的所述第1金属层的厚度与所述第1方向上的所述第1栅极电极层的厚度相比，为1.5倍以上。
7.如权利要求1所述的半导体存储装置，其中，
所述第1金属层与接地连接。
8.如权利要求1所述的半导体存储装置，其中，
所述层叠体还包含第3栅极电极层，所述第3栅极电极层相对于所述第2栅极电极层配置于所述第1侧，所述第2方向的长度比所述第2栅极电极层短，
所述第2栅极电极层具有在所述第1方向上与所述第3栅极电极层不重叠的平台部，
所述第1金属层包含：第1部分，相对于所述第1栅极电极层的所述平台部配置于所述第1侧；第2部分，在所述第1方向上设置于与所述第1部分不同的位置，相对于所述第2栅极电极层的所述平台部配置于所述第1侧；以及台阶部，设置于所述第1部分与所述第2部分之间，将所述第1部分与所述第2部分连接。
9.如权利要求8所述的半导体存储装置，其中，
还具有第2柱状体，所述第2柱状体相对于所述第2栅极电极层的所述平台部配置于所述第1侧，
所述第1柱状体将所述第1金属层的所述第1部分贯通而与所述第1栅极电极层的所述平台部连接，
所述第2柱状体将所述第1金属层的所述第2部分贯通而与所述第2栅极电极层的所述平台部连接。
10.如权利要求1所述的半导体存储装置，其中，
还具有：第2金属层；以及
第3柱状体，
所述层叠体具有：第1层叠体，包含所述多个栅极电极层所包含的至少2个栅极电极层；以及第2层叠体，相对于所述第1层叠体配置于所述第1侧，包含所述多个栅极电极层所包含的至少2个栅极电极层，
所述第1层叠体的所述至少2个栅极电极层包含所述第1栅极电极层和所述第2栅极电极层，
所述第2层叠体的所述至少2个栅极电极层包含第4栅极电极层和第5栅极电极层，所述第5栅极电极层相对于所述第4栅极电极层配置于所述第1侧，所述第2方向的长度比所述第4栅极电极层短，
所述第4栅极电极层具有在所述第1方向上与所述第5栅极电极层不重叠的平台部，
所述第2金属层相对于所述第4栅极电极层的所述平台部至少配置于所述第1侧，
所述第3柱状体相对于所述第4栅极电极层的所述平台部配置于所述第1侧，在所述第1方向上延伸，将所述第2金属层贯通而与所述第4栅极电极层的所述平台部连接。
11.如权利要求10所述的半导体存储装置，其中，
所述第1金属层和所述第2金属层彼此分离。
12.如权利要求1所述的半导体存储装置，其中，
所述绝缘部包含：第1绝缘部，配置于从所述第1金属层与所述导电部之间偏离的位置而沿着所述导电部延伸；以及第2绝缘部，配置于所述第1金属层与所述导电部之间，
所述第2方向上的所述第2绝缘部的厚度大于所述第2方向上的所述第1绝缘部的厚度。
13.一种半导体存储装置的制造方法，其中，
将多个第1层和材质与所述多个第1层不同的多个第2层在第1方向上1层1层地交替地层叠而形成层叠体，
将在与所述第1方向交叉的第2方向上、所述多个第1层所包含的1个层与其它层的长度不同的阶梯部，形成为所述层叠体，
至少在所述阶梯部，将绝缘性的第3层和材质与所述第3层不同的第4层按照所述第3层、所述第4层的顺序进行层叠，
形成将所述层叠体及所述第4层覆盖的绝缘体，
将所述多个第1层置换为多个栅极电极层，并且将所述第4层置换为金属层，
在所述绝缘体中加工出在所述第1方向上延伸而将所述金属层贯通的孔，
形成柱状体，所述柱状体包含：导电部，利用所述孔，将所述金属层贯通而与所述多个栅极电极层所包含的第1栅极电极层连接；以及绝缘部，至少配置于所述金属层与所述导电部之间。
14.如权利要求13所述的半导体存储装置的制造方法，其中，
加工出所述孔包含：第1处理，将所述金属层作为阻挡层利用而在所述绝缘体中加工出孔；以及第2处理，在所述第1处理之后深挖所述孔而使所述孔与所述第1栅极电极层连接。
15.如权利要求13所述的半导体存储装置的制造方法，其中，
所述孔包含：第1部分，形成于所述绝缘体的内部；以及第2部分，形成于所述金属层的内部，
加工出所述孔包含如下处理：从所述孔的内部将所述金属层的一部分通过蚀刻去除，与所述第1部分相比使所述第2部分的所述第2方向的宽度扩大，
形成所述柱状体包含如下处理：在所述第2部分的内部形成所述绝缘部的至少一部分。
CN202211606934.0A 2022-06-21 2022-12-14 半导体存储装置及半导体存储装置的制造方法 Pending CN117279374A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022099471A JP2024000657A (ja) 2022-06-21 2022-06-21 半導体記憶装置、および半導体記憶装置の製造方法
JP2022-099471 2022-06-21

Publications (1)

Publication Number Publication Date
CN117279374A true CN117279374A (zh) 2023-12-22

Family

ID=89168921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211606934.0A Pending CN117279374A (zh) 2022-06-21 2022-12-14 半导体存储装置及半导体存储装置的制造方法

Country Status (4)

Country Link
US (1) US20230413567A1 (zh)
JP (1) JP2024000657A (zh)
CN (1) CN117279374A (zh)
TW (1) TWI849591B (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
US11715685B2 (en) * 2020-10-06 2023-08-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Also Published As

Publication number Publication date
TWI849591B (zh) 2024-07-21
US20230413567A1 (en) 2023-12-21
JP2024000657A (ja) 2024-01-09
TW202401784A (zh) 2024-01-01

Similar Documents

Publication Publication Date Title
TWI717680B (zh) 半導體記憶裝置
TWI718588B (zh) 半導體記憶裝置及其製造方法
TW202036856A (zh) 半導體記憶體裝置
CN111370425A (zh) 半导体存储器装置及制造半导体存储器装置的方法
CN111725227A (zh) 半导体存储装置
CN110875330B (zh) 半导体存储装置
US10957702B2 (en) Semiconductor memory device
CN112420726B (zh) 半导体存储装置
US10937803B2 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
CN110858592A (zh) 半导体存储器及半导体存储器的制造方法
US20210020655A1 (en) Semiconductor memory device
CN112951836A (zh) 半导体存储装置
TWI714211B (zh) 半導體記憶裝置
CN112310090B (zh) 半导体存储装置及其制造方法
CN117279374A (zh) 半导体存储装置及半导体存储装置的制造方法
US20230328974A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
US20240203494A1 (en) Semiconductor storage device and semiconductor storage device manufacturing method
TWI812333B (zh) 半導體記憶體裝置
US20240292626A1 (en) Semiconductor memory device and method of manufacturing the same
CN112310093B (zh) 半导体存储装置
JP2023044164A (ja) 半導体記憶装置、および半導体記憶装置の製造方法
CN116723703A (zh) 半导体装置及其制造方法
CN115768119A (zh) 半导体存储装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination