CN110875330B - 半导体存储装置 - Google Patents

Abstract

实施方式的半导体存储装置具备第1积层体、第2积层体、中间绝缘层、及柱状体。所述中间绝缘层位于所述第1积层体与所述第2积层体之间。所述第2积层体的多个导电层包含第1导电层，该第1导电层在所述第2积层体的多个导电层中位于最靠近所述中间绝缘层。所述第1导电层具有：本体部，具有面向所述柱状体的第1端面；及突出部，从所述本体部向所述第1积层体突出，并且具有面向所述柱状体的第2端面。所述第1端面与所述第2端面连续。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2018-165456号(申请日：2018年9月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

存储胞以三维积层而成的NAND型闪速存储器为人所周知。

发明内容

实施方式提供可实现消耗电力的降低的半导体存储装置。

实施方式的半导体存储装置具备第1积层体、第2积层体、中间绝缘层、及柱状体。所述第1积层体是在第1方向上积层有多个导电层与多个绝缘层。所述第2积层体相对于所述第1积层体位于所述第1方向侧，且在所述第1方向上积层有多个导电层与多个绝缘层。所述中间绝缘层位于所述第1积层体与所述第2积层体之间，所述第1方向的厚度较所述第1积层体的多个绝缘层中所含的1个绝缘层厚。所述柱状体自所述第1积层体内遍及到所述第2积层体内设置。所述柱状体包含半导体主体与电荷储存膜。所述第2积层体的多个导电层包含第1导电层，该第1导电层在所述第2积层体的多个导电层中位于最靠近所述中间绝缘层。所述第1导电层具有本体部与突出部。所述本体部向与所述第1方向不同的第2方向延伸，并且具有在所述第2方向上面向所述柱状体的第1端面。所述突出部从所述本体部向所述第1积层体突出，并且具有在所述第2方向上面向所述柱状体的第2端面。所述第1端面与所述第2端面连续。

附图说明

图1是表示第1实施方式的半导体存储器的系统构成的方框图。

图2是表示第1实施方式的存储胞阵列的等效电路的图。

图3是表示第1实施方式的存储胞阵列的一部分区域的俯视图。

图4是表示第1实施方式的存储胞阵列的一部分区域的截面图。

图5是表示第1实施方式的存储胞阵列的接合部附近的区域的截面图。

图6是表示第1实施方式的存储胞阵列的制造方法的步骤图。

图7是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图8是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图9是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图10是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图11是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图12是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图13是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图14是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图15是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图16是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图17是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图18是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图19是表示第1实施方式的存储胞阵列的制造步骤的一例的截面图。

图20是表示第2实施方式的存储胞阵列的一部分区域的截面图。

图21是表示第2实施方式的存储胞阵列的制造步骤的一例的截面图。

图22是表示第3实施方式的存储胞阵列的一部分区域的截面图。

图23是将第3实施方式的存储胞阵列的一部分区域进一步放大表示的截面图。

具体实施方式

以下，参照图式对实施方式的半导体存储装置进行说明。图式是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比率等未必与现实情况一致。以下说明中，对具有同一或类似功能的构成附上同一符号。而且，存在省略这些构成的重复说明的情况。构成参照符号的文字之后的数字用以区分通过包含相同文字的参照符号来参照、且具有相同构成的要素彼此。在无需将由包含相同文字的参照符号表示的要素相互区分的情况下，这些要素通过仅包含相同文字的参照符号来参照。

首先，对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向为与后述的半导体基板20(参照图4)的表面大致平行的方向。+X方向为从后述的1个串单元SU0朝向另一串单元SU1的方向(参照图3)。-X方向为+X方向的相反方向。在不区分+X方向与-X方向的情况下，简单地称为“X方向”。+Y方向及-Y方向为与X方向交叉(例如大致直交)的方向。+Y方向与-Y方向是互为相反的方向。在不区分+Y方向与-Y方向的情况下，简单地称为“Y方向”。+Z方向及-Z方向为与X方向及Y方向交叉(例如大致直交)的方向。+Z方向为从后述的第1积层体30A朝向第2积层体30B的方向(参照图4)。-Z方向为+Z方向的相反方向。在不区分+Z方向与-Z方向的情况下，简单地称为“Z方向”。本说明书中存在将“+Z方向”称为“上”，且将“-Z方向”称为“下”的情况。但是这些表述是方便起见的称呼，并非为规定重力方向者。本实施方式中，+Z方向为“第1方向”的一例。+X方向为“第2方向”的一例。

本说明书中“连接”并不限定于物理上连接的情况，也包含电性连接的情况。本说明书中“面向”、“重合”、及“相邻”并不限定于2个部件相互相接的情况，也包含2个部件之间存在其他部件的情况。本说明书中“在A方向延伸”是指例如A方向的尺寸较X方向、Y方向、及Z方向的各尺寸中的最小尺寸大。“A方向”为任意方向。本说明书中“A方向上的宽度”是指沿Z方向穿过柱状体40的中心轴C或中心轴C附近的与X方向大致平行的截面上的A方向的宽度(参照图4)。

“柱状体40的中心轴C”是指沿Z方向穿过柱状体40的X方向及Y方向的中心的假想轴线。

(第1实施方式)

首先，对本实施方式的半导体存储装置(半导体存储器)的整体构成进行说明。

本实施方式的半导体存储器1为非易失性半导体存储装置，例如为NAND型闪速存储器。

图1是表示半导体存储器1的系统构成的方框图。半导体存储器1具备例如存储胞阵列10、行解码器11、读出放大器12、及定序器13。

存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为非易失性存储胞晶体管MT(参照图2)的集合。在存储胞阵列10设置有多个位线及多个字线。各存储胞晶体管MT与1条位线及1条字线建立关联。下文对存储胞阵列10的详细构成进行叙述。

行解码器11基于从外部的存储器控制器2接收到的地址信息ADD选择1个区块BLK。行解码器11通过对多个字线分别施加所需的电压而控制相对于存储胞阵列10的数据的读入动作及读出动作。

读出放大器12根据从存储器控制器2接收到的读入数据DAT而对各位线施加所需的电压。读出放大器12根据位线的电压判定存储胞晶体管MT中存储的数据，并将判定的读出数据DAT发送至存储器控制器2。

定序器13根据从存储器控制器2接收到的指令CMD而控制半导体存储器1整体的动作。

以上说明的半导体存储器1及存储器控制器2也可通过它们的组合而构成1个半导体装置。半导体装置可列举例如SD(Secure Digital，安全数字)(注册商标)卡那样的存储卡或SSD(Solid State Drive，固态驱动器)等。

接下来，对存储胞阵列10的电性构成进行说明。

图2是表示存储胞阵列10的等效电路的图，抽取表示一个区块BLK。区块BLK包含多个(例如4个)串单元SU(SU0～SU3)。

各串单元SU为多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL(BL0～BLm(m为1以上的整数)的任一者)。NAND串NS的另一端连接于源极线SL。各NAND串NS包含多个(例如18个)存储胞晶体管MT(MT0～MT17)、第1选择晶体管ST1、及第2选择晶体管ST2。

多个存储胞晶体管MT(MT0～MT17)相互电性串联连接。存储胞晶体管MT包含控制栅极及电荷储存膜，非易失地存储数据。存储胞晶体管MT根据施加至控制栅极的电压而将电荷储存于电荷储存膜。存储胞晶体管MT的控制栅极连接于对应的字线WL(WL0～WL17的任一者)。存储胞晶体管MT经由字线WL而与行解码器11电性连接。

第1选择晶体管ST1连接于多个存储器晶体管MT(MT0～MT17)与对应的位线BL之间。第1选择晶体管ST1的漏极连接于位线BL。第1选择晶体管ST1的源极连接于多个存储器晶体管MT。第1选择晶体管ST1的控制栅极连接于对应的选择栅极线SGD(SGD0～SGD3的任一者)。第1选择晶体管ST1经由选择栅极线SGD而与行解码器11电性连接。第1选择晶体管ST1在对选择栅极线SGD施加有特定电压的情况下，连接NAND串NS与位线BL。

第2选择晶体管ST2连接于多个存储器晶体管MT(MT0～MT17)与源极线SL之间。第2选择晶体管ST2的漏极连接于多个存储器晶体管MT。第2选择晶体管ST2的源极连接于源极线SL。第2选择晶体管ST2的控制栅极连接于选择栅极线SGS。第2选择晶体管ST2经由选择栅极线SGS而与行解码器11电性连接。第2选择晶体管ST2在对选择栅极线SGS施加有特定电压的情况下，连接NAND串NS与源极线SL。

接下来，对存储胞阵列10的物理性构成进行说明。

图3是表示存储胞阵列10的一部分区域的俯视图。例如，多个串单元SU在X方向上排列，且分别在Y方向上延伸。多个串单元SU通过填充有绝缘材料的狭缝SLT相互分断。各串单元SU包含有在Z方向上延伸的多个柱状体40。各柱状体40经由后述的接触插塞BLC而与1条位线BL连接。例如，位线BL在X方向上延伸。

图4是表示存储胞阵列10的一部分区域的截面图。存储胞阵列10包含例如半导体基板20、绝缘层22、源极线SL、积层体30、柱状体40、接触插塞BLC、及位线BL。

半导体基板20具有沿X方向及Y方向的表面。在半导体基板20之上设置有绝缘层22。在绝缘层22的内部设置有包含CMOS(Complementary MOS(Complementary metal–oxide–semiconductor，互补金属氧化物半导体))等的驱动电路。在绝缘层22之上设置有作为导电体的源极线SL。源极线SL形成为与X方向及Y方向大致平行的板状。

积层体30设置在源极线SL之上。积层体30包含第1积层体30A、中间绝缘层35、及第2积层体30B。

第1积层体30A包含1个导电层31、多个导电层32、及多个绝缘层33。第1积层体30A中，在Z方向上积层有多个导电层31、32及多个绝缘层33。导电层31作为选择栅极线SGS发挥功能。多个导电层32位于较导电层31更上方，分别作为字线WL0～WL8发挥功能。绝缘层33分别设置在导电层31与导电层32之间、及多个导电层32之间。导电层31、32及绝缘层33的各者形成为沿X方向及Y方向的板状。

第2积层体30B相对于第1积层体30A位于上方。第2积层体30B包含多个导电层37、1个导电层38、及多个绝缘层39。第2积层体30B中，在Z方向上积层有多个导电层37、38及多个绝缘层39。多个导电层37分别作为字线WL9～WL17发挥功能。导电层38位于较多个导电层37更上方，作为选择栅极线SGD发挥功能。绝缘层39分别设置在多个导电层37之间、及导电层37与导电层38之间。导电层37、38及绝缘层39的各者形成为沿X方向及Y方向的板状。

中间绝缘层35在Z方向位于第1积层体30A与第2积层体30B之间。Z方向上的中间绝缘层35的厚度(例如最大厚度)t3较第1积层体30A中所含的任1个绝缘层33的Z方向的厚度t1厚，且较第2积层体30B中所含的任1个绝缘层39的Z方向的厚度t2厚。“中间绝缘层35的厚度t3”是指和第1积层体30A中所含的最上方的导电层32相接的中间绝缘层35的下表面35A与和第2积层体30B中所含的最下方的导电层37相接的中间绝缘层35的上表面35B之间的距离。

柱状体40例如作为1个NAND串NS发挥功能。柱状体40沿Z方向设置在积层体30内，至少从第2积层体30B内贯通中间绝缘层35并到达至第1积层体30A内。柱状体40的下端连接于源极线SL。柱状体40的上端经由接触插塞BLC连接于位线BL。接触插塞BLC是指由导电材料形成的柱状或倒圆锥台形状等的连接部件。本实施方式中，柱状体40包含第1柱状部40A、第2柱状部40B、及接合部40C。

第1柱状部40A至少设置在第1积层体30A内，沿Z方向在第1积层体30A内延伸。第1柱状部40A具有下端40A1、及上端40A2。下端40A1与源极线SL相接。上端40A2与接合部40C相接。其中，第1柱状部40A与接合部40C形成为一体，第1柱状部40A与接合部40C之间并无实体上的交界面。第1柱状部40A例如随着从上端40A2向下端40A1前进，X方向及Y方向的宽度慢慢变窄。

第2柱状部40B至少设置在第2积层体30B内，沿Z方向在第2积层体30B内延伸。第2柱状部40B具有下端40B1与上端40B2。下端40B1与接合部40C相接。上端40B2与接触插塞BLC相接。其中，第2柱状部40B与接合部40C形成为一体，第2柱状部40B与接合部40C之间并无实体上的交界面。第2柱状部40B例如随着从上端40B2向下端40B1前进，X方向及Y方向的宽度慢慢变窄。

接合部40C位于第1柱状部40A与第2柱状部40B之间。接合部40C具有与第1柱状部40A的上端40A2相接的下端40C1、及与第2柱状部40B的下端40B1相接的上端40C2。X方向及Y方向上的接合部40C的下端40C1的宽度，分别较X方向及Y方向上的第1柱状部40A的上端40A2的宽度大。X方向及Y方向上的接合部40C的上端40C2的宽度，分别较X方向及Y方向上的第2柱状部40B的下端40B1的宽度大。

柱状体40包含阻挡绝缘膜41、绝缘膜42、隧道氧化膜43、及半导体主体44。阻挡绝缘膜41设置在沿Z方向贯通积层体30的洞即存储器洞的内壁。绝缘膜42设置在阻挡绝缘膜41的内壁。绝缘膜42作为电荷储存膜发挥功能。隧道氧化膜43设置在绝缘膜42的内壁。半导体主体44设置在隧道氧化膜43的内壁。阻挡绝缘膜41、绝缘膜42、隧道氧化膜43、及半导体主体44的各者沿柱状体40的外侧面从第1柱状部40A经由接合部40C连续设置至第2柱状部40B为止。再者，柱状体40也可于半导体主体44的内侧包含不同的材料。

此种构成的半导体存储器1中，柱状体40与第1积层体30A及第2积层体30B的导电层31、32、37、38的交叉部分分别作为晶体管发挥功能。例如，柱状体40与导电层38的交叉部分作为第1选择晶体管ST1发挥功能。柱状体40与导电层31的交叉部分作为第2选择晶体管ST2发挥功能。柱状体40与多个导电层32、38的交叉部分分别作为存储胞晶体管MT(MT0～MT17)发挥功能。

图5是将存储胞阵列10的接近于接合部40C的区域放大表示的截面图。以下说明中，将第2积层体30B中所含的多个导电层37中位于最靠近中间绝缘层35的导电层37称为“第1导电层37A”。将第2积层体30B中所含的多个导电层37中次于第1导电层37A位于中间绝缘层35的附近的导电层37称为“第2导电层37B”。另一方面，将第1积层体30A中所含的多个导电层32中位于最靠近中间绝缘层35的导电层32称为“第3导电层32A”。将第1积层体30A中所含的多个导电层32中次于第3导电层32A位于中间绝缘层35的附近的导电层32称为“第4导电层32B”。

本实施方式中，第1导电层37A的形状与其他导电层32、37不同。详细而言，第1导电层37A具有本体部37Aa与突出部37Ab。本体部37Aa为第1部分的一例。突出部37Ab为第2部分的一例。

本体部37Aa形成为沿中间绝缘层35的上表面35B的板状，在X方向及Y方向延伸。本体部37Aa在Z方向上与中间绝缘层35相接。

本体部37Aa具有例如在X方向及Y方向上与第2柱状部40B相邻的第1端部37Aa1。第1端部37Aa1为本体部37Aa中较从接合部40C的x方向的侧面向z方向延伸的面更靠近第2柱状体40B的部分。第1端部37Aa1的至少一部分在X方向及Y方向上与第2柱状部40B相接。本实施方式中，第1端部37Aa1遍及Z方向上的本体部37Aa的总厚度在X方向及Y方向上与第2柱状部40B相接。第1端部37Aa1具有例如在X方向上面向第2柱状部40B的第1端面e1。

突出部37Ab从本体部37Aa的第1端部37Aa1向第1积层体30A突出。突出部37Ab在Z方向上较中间绝缘层35的一部分(例如上表面35B附近的部分)更突出至第1积层体30A的附近为止。本实施方式中，突出部37Ab形成为包围第2柱状部40B的下端部的环状。突出部37Ab具有例如在X方向上面向第2柱状部40B的第2端面e2。突出部37Ab的第2端面e2与本体部37Aa的第1端面e1连续。“突出部37Ab的第2端面e2与本体部37Aa的第1端面e1连续”是指“突出部37Ab的第2端面e2与本体部37Aa的第1端面e1之间不存在X方向或Y方向上的实质性的偏移(级差)。

突出部37Ab的至少一部分在X方向及Y方向上与第2柱状部40B相接。本实施方式中，突出部37Ab遍及Z方向上的突出部37Ab的全长(总突出长)在X方向及Y方向上与第2柱状部40B相接。本实施方式中，第1导电层37A与第2柱状部40B的接触面积较第2导电层37B与第2柱状部40B的接触面积大，且较第3导电层32A与第1柱状部40A的接触面积大。

本实施方式中，从z方向观察，突出部37Ab具有在Z方向上与接合部40C的一部分重合的区域。例如，突出部37Ab在Z方向上与接合部40C的上端40C2相接。换言之，突出部37Ab从第1积层体30A的相反侧与接合部40的上端40C2相接。突出部40C的上端40C2不与中间绝缘层35相接，而与突出部37Ab相接。

本实施方式中，第2柱状部40B及接合部40C在第2柱状部40B与接合部40C的交界形成级差S1。级差S1基于例如X方向上的第2柱状部40B的下端40B1的宽度D2与X方向上的接合部40C的上端40C2的宽度D1的差异。本实施方式中，X方向上的突出部37Ab的最大宽度d1为X方向上的级差S1的宽度d2以下。“X方向上的级差S1的宽度d2”是指从X方向上的接合部40C的上端40C2的宽度D1的一半减去X方向上的第2柱状部40B的下端40B1的宽度D2的一半而得的差分。

此外，本实施方式中，X方向上的突出部37Ab的最大宽度d1为Z方向上的本体部37Aa的厚度h1以下。从其他观点而言，X方向上的级差S1的宽度d2为Z方向上的本体部37Aa的厚度h1以下。

本实施方式中，Z方向上的突出部37Ab的突出量h2例如为Z方向上的本体部37Aa的厚度h1以上。例如，Z方向上的突出部37Ab的突出量h2较Z方向上的本体部37Aa的厚度h1大。其中，Z方向上的突出部37Ab的突出量h2也可较Z方向上的本体部37Aa的厚度h1小。本体部37Aa的厚度h1与其他导电层32、37的厚度h6大致相同。

本实施方式中，Z方向上的突出部37Ab与第3导电层32A之间的最短距离h3，和Z方向上的第1导电层37A与第2导电层37B之间的最短距离h4大致相同或比其大，且和Z方向上的第3导电层32A与第4导电层32B之间的最短距离h5大致相同或比其大。“Z方向上的突出部37Ab与第3导电层32A之间的最短距离h3”是指突出部37Ab的突出端(最下端)与第3导电层32A之间的距离。

至于其他存储胞阵列10的构成，分别记载于例如“三维积层非易失性半导体存储器”这一2009年3月19日申请的美国专利申请案12/407,403号、“三维积层非易失性半导体存储器”这一2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”这一2009年3月23日申请的美国专利申请案12/532,030中。这些专利申请案全体通过参照引用于本说明书中。

接下来，对存储胞阵列10的制造方法的一例进行说明。

图6表示存储胞阵列10的制造方法的一例。图7至图19是表示存储胞阵列10的各制造步骤的截面图。以下，对从置换材料/绝缘体的积层步骤至形成字线WL为止的步骤进行说明。

图7是表示与图6所示的第1积层步骤的前步骤对应的截面图。前步骤中，在半导体基板20上形成绝缘层22及源极线SL。在绝缘层22形成包含CMOS等的驱动电路。此外，在源极线SL之上积层1个绝缘层33与1个导电层31。

图8是与图6所示的第1积层步骤(S10)对应的截面图。第1积层步骤中，在导电层31上交替积层绝缘层33与置换材料50。置换材料50例如为氮化硅(SiN)等氮化膜。在最上方的置换材料50上积层有中间绝缘层35。

图9是与图6所示的第1洞加工步骤(S11)对应的截面图。第1洞加工步骤中，在图8的步骤中积层而成的积层体加工洞LH。洞LH是通过光刻及异向性蚀刻加工而成。异向性蚀刻可使用例如RIE(Reactive ion etching，反应性离子蚀刻)。

图10是与图6所示的第1牺牲材料形成步骤(S12)对应的截面图。第1牺牲材料形成步骤中，在洞LH的内部及中间绝缘层35之上形成牺牲材料51。牺牲材料51为例如非晶硅(aSi)。

图11是与图6所示的牺牲材料回蚀步骤(S13)对应的截面图。牺牲材料回蚀步骤中，通过RIE对牺牲材料51进行回蚀而将牺牲材料51的多余部分除去。

图12是与图6所示的湿式蚀刻步骤(S14)对应的截面图。湿式蚀刻步骤中，通过湿式蚀刻对中间绝缘层35进行加工，在中间绝缘层35，牺牲材料51被除去的部分(开口部Ap)扩大。

图13是与图6所示的第2牺牲材料形成步骤(S15)对应的截面图。第2牺牲材料形成步骤中，在洞LH的开口部Ap的内部及中间绝缘层35之上形成牺牲材料52。牺牲材料52例如为非晶硅(aSi)。

图14是与图6所示的凹部形成步骤(S16)对应的截面图。凹部形成步骤中，牺牲材料52通过RIE回蚀。本实施方式中，牺牲材料52通过回蚀除去直至Z方向上的牺牲材料52的厚度变得较Z方向上的中间绝缘层35的厚度薄为止。由此，在开口部Ap内形成凹部RS。

图15是与图6所示的第2积层步骤(S17)对应的截面图。第2积层步骤中，在中间绝缘层35及牺牲材料52上交替积层置换材料54与绝缘层39。此时，最下方的置换材料54的一部分设置在凹部RS内。

图16是与图6所示的第2洞加工步骤(S18)对应的截面图。第2洞加工步骤中，在图15的步骤中积层而成的积层体加工洞UH。洞UH通过光刻及异向性蚀刻加工。异向性蚀刻可使用例如RIE。洞UH到达牺牲材料52的上表面。

图17是与图6所示的牺牲材料除去步骤(S19)对应的截面图。牺牲材料除去步骤中，牺牲材料51、52通过湿式蚀刻除去。

图18是与图6所示的柱状体形成步骤(S20)对应的截面图。柱状体形成步骤中，在洞LH及洞UH的内壁积层阻挡绝缘膜41、绝缘膜42、隧道氧化膜43、及半导体主体44而形成柱状体40。其后，在至此为止的步骤中形成的积层体的最上部积层保护层55。其后，通过狭缝加工步骤形成狭缝SLT。由此，区分多个串单元SU。

图19是与图6所示的置换步骤(S21)对应的截面图。置换步骤中，通过经由狭缝SLT的湿式蚀刻将置换材料50、54除去。其次，在置换材料50、54已被除去的空间填充导电材料而成为导电层32、37、38。通过以上步骤形成积层体30与柱状体40。但是，半导体存储器1的制造方法并不限定于上述例。

根据以上说明的半导体存储装置1，可实现消耗电力的降低。以下，对其理由进行说明。

为了增大半导体存储装置的每单位面积的存储容量，采取使积层体30的积层数增加的方法。此种半导体存储装置中，用以形成柱状体40的洞LH、UH以多阶段形成。该情况下，例如为了即便在上方的洞UH相对于下方的洞LH产生位置偏移(本实施方式的情况下，上方的洞UH相对于形成有接合部40C的开口部Ap的位置偏移)的情况下也能抑制在第1积层体30A产生不良情况，中间绝缘层35的厚度t3形成得较第1积层体30A的绝缘层33的厚度t1或第2积层体30B的绝缘层39的厚度t2厚。

再者，中间绝缘层35较厚的理由并不限定于上述例，也可为其他理由。

此处作为比较例，考虑未设置突出部37Ab的半导体存储器。此种比较例的构成中，在设置有相对较厚的中间绝缘层35的情况下，在柱状体40产生与导电层32、37的距离相对变远的部分。例如，在具有接合部40C的半导体存储器的情况下，接合部40C的一部分与导电层32、37的距离相对变远。其结果，在上述部分，从导电层32、37作用于接合部40C的边缘电场变小，胞电流难以在柱状体40流动。因此，上述比较例的构成中，需要考虑胞电流的降低而流动较大的电流，因而消耗电力升高。

另一方面，本实施方式的半导体存储器1中第1导电层37A具有突出部37Ab。通过设置突出部37Ab，即便在设置有相对较厚的中间绝缘层35的情况下，也难以在柱状体40产生与导电层32、37的距离相对变远的部分。其结果，可对柱状体40的较多部分从导电层32、37作用充分大的边缘电场，胞电流容易在柱状体40流动。因此，考虑胞电流的降低而流动较大的电流的必要性变无或变小。由此，可实现消耗电力的降低。

本实施方式中，本体部37Aa的至少一部分例如在X方向上与柱状体40相接。因此，第1导电层37与柱状体40相接的部分(在z方向上为厚度h1与厚度h2之和)，较其他导电层32、37的各者与柱状体40相接的部分(在z方向上为厚度h6)宽。根据此种构成，可通过本体部37Aa与突出部37Ab遍及相对较广的范围对柱状体40作用边缘电场。由此，可进一步抑制胞电流的降低，因而可实现消耗电力的降低。

(第2实施方式)

图20是表示第2实施方式的存储胞阵列10的一部分区域的截面图。第2实施方式的存储胞阵列10的柱状体40的构造与第1实施方式的存储胞阵列10不同。再者除以下的说明以外的构成与第1实施方式相同。

本实施方式中，柱状体40具有第1柱状部40A与第2柱状部40B。

本实施方式中，柱状体40不具有接合部40C。第1柱状部40A与第2柱状部40B在中间绝缘层35内相互相接。其中，第1柱状部40A与第2柱状部40B形成为一体，第1柱状部40A与第2柱状部40B之间并无实体性的交界面。

详细而言，第1柱状部40A具有与第2柱状部40B相接的上端40A2。上端40A2为“第1端”的一例。另一方面，第2柱状部40B具有与第1柱状部40A相接的下端40B1。下端40B1为“第2端”的一例。本实施方式中，X方向及Y方向上的第2柱状部40B的下端40B1的宽度，分别较X方向及Y方向上的第1柱状部40A的上端40A2的宽度小。

本实施方式中，突出部37Ab的至少一部分在Z方向上与第1柱状部40A的上端40A2重合。例如，突出部37Ab在Z方向上与第1柱状部40A的上端40A2相接。换言之，突出部37Ab从第1积层体30A的相反侧与第1柱状部40A的上端40A2相接。

本实施方式中，第1柱状部40A及第2柱状部40B在第1柱状部40A与第2柱状部40B之交界形成级差S2。级差S2基于例如X方向上的第2柱状部40B的下端40B1的宽度D2与X方向上的第1柱状部40A的上端40A2的宽度D3的差异。本实施方式中，X方向上的突出部37Ab的最大宽度d1为X方向上的级差S2的宽度d2以下。“X方向上的级差S2的宽度d2”是指从X方向上的第1柱状部40A的上端40A2的宽度D3的一半减去X方向上的第2柱状部40B的下端40B1的宽度D2的一半而得的差分。

此外，本实施方式中，X方向上的级差S2的宽度d2为Z方向上的本体部37Aa的厚度h1以下。Z方向上的突出部37Ab的突出量h2为例如Z方向上的本体部37Aa的厚度h1以上。例如，Z方向上的突出部37Ab的突出量h2较Z方向上的本体部37Aa的厚度h1大。例如，Z方向上的突出部37Ab的突出量h2为Z方向上的中间绝缘层35的厚度t3的一半以上。其中，Z方向上的突出部37Ab的突出量h2较Z方向上的本体部37Aa的厚度h1小。

第2实施方式的存储胞阵列10的制造方法中，首先进行与第1实施方式相同的步骤S10至步骤S13。本实施方式中，在步骤S13的牺牲材料回蚀步骤中，形成在洞LH内的牺牲材料51如图21所示被除去至中间绝缘层35的Z方向的中途的高度位置为止。由此，在洞LH内形成有凹部RS。

其次，本实施方式中，不进行步骤S14至步骤S16，而进行步骤S17至步骤S21。步骤S17至步骤S21的步骤与第1实施方式的存储胞阵列10的制造方法相同。

根据以上说明的第2实施方式的半导体存储器1，可与第1实施方式相同地降低消耗电力。本实施方式中，由于不存在接合部40C，因此容易使突出部37Ab的突出量h2变大。当突出部37Ab的突出量h2较大时，容易对柱状体40作用更充分的边缘电场。由此，可实现消耗电力的进一步降低。

(第3实施方式)

图22是表示第3实施方式的存储胞阵列10的一部分区域的截面图。本实施方式的第1导电层37A的形状等与第1实施方式不同。再者以下的说明以外的构成与第1实施方式相同。

本实施方式中，本体部37Aa的至少一部分(第1端部37Aa1)相对于Z方向倾斜。例如，第1端部37Aa1随着向第1积层体30A前进而向接近柱状体40的方向倾斜。在第1端部37Aa相对于Z方向倾斜的情况下，第1端面e1为第1端部37Aa1的柱状体40侧的端面中在最接近柱状体40的位置面向柱状体40的面。

本实施方式中，本体部37Aa的至少一部分在X方向及Y方向不与柱状体40相接。在X方向及Y方向上，在本体部37Aa的至少一部分与第2柱状部40B之间存在第2积层体30B中所含的1个绝缘层39(最下方的绝缘层39)的一部分。例如，X方向上的突出部37Ab的最大宽度d1也可较Z方向上的本体部37Aa的厚度h1大。其中，X方向上的突出部37Ab的最大宽度d1也可为Z方向上的本体部37Aa的厚度h1以下。

图23是将第3实施方式的存储胞阵列10的一部分区域放大表示的截面图。本实施方式中，第2导电层27B具有本体部(第1部分)37Ba与突出部(第2部分)37Bb。本体部37Ba夹于2个绝缘层39之间，并在X方向及Y方向延伸。突出部37Bb从本体部37Ba向第1积层体30A突出。本体部37Ba具有例如在X方向面向第2柱状部40B的第3端面e3。突出部37Bb具有例如在X方向面向第2柱状部40B的第4端面e4。

根据以上说明的第3实施方式的半导体存储器1，与第1实施方式相同可降低消耗电力。此外，本实施方式中，通过本体部37Aa的至少一部分不与柱状体40相接，与第1实施方式相比，可使第1导电层37A与柱状体40的接触面积接近于其他导电层(例如第2导电层37B或第3导电层32A)与柱状体40的接触面积。根据此观点，可使存在于第1导电层37A与柱状体40的交叉部分的存储胞晶体管MT和存在于其他导电层与柱状体40的交叉部分的存储胞晶体管MT的电性特性接近。由此，可提供电性特性得以提高的半导体存储器1。

以上，对几个实施方式进行了说明，但实施方式并不限定于上述例。例如，第2实施方式的本体部37Aa也可如第3实施方式那样相对于Z方向倾斜。此外，第1导电层37A与柱状体40的交叉部分，也可用作不用于储存电荷的虚设晶体管来代替用作存储胞晶体管MT。

第1及第3实施方式中，垂直图示接合部40C的侧面。但是，接合部40C的形状并不限定于此。例如，接合部40C也可采用在Z方向上的中间的高度位置宽度变宽的酒桶型或宽度连续地变大或变小的锥型。

此外，第1至第3实施方式中，对第1柱状部40A及第2柱状部40B图示随着向半导体基板20前进而宽度变小的例。但是，第1柱状部40A及第2柱状部40B的形状并不限定于此。例如，第1柱状部40A及第2柱状部40B也可采用在Z方向的中间的高度位置宽度变宽的酒桶型、或随着向半导体基板20前进而宽度变大的圆锥台形型。

此外，第1至第3实施方式中，对导电层31、32、37、38以包含导电体的情况为例来图示。但是，导电层31、32、37、38的构成并不限定于此。例如，导电层31、32、37、38也可为以阻挡绝缘膜覆盖导电体的周围的构成。阻挡绝缘膜防止从导电层31、32、37、38向绝缘膜42侧的电荷回流的反向隧穿现象。在导电层31、32、37、38具有阻挡绝缘膜的情况下，“本体部37Aa及突出部37Ab与柱状体相接”包含构成本体部37Aa及突出部37Ab的导电体与柱状体经由阻挡绝缘膜相接。

此外，第3实施方式中，表示第1导电层37A及第2导电层37B具有突出部37Ab、37Bb的例，但其他导电层37、38也可具有突出部。

本说明书中使用的“第1…”、“第2…”之类的名称是为了方便说明而附加者，也可用其他名称来称呼。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例提示者，并未意图限定发明的范围。这些实施方式能以其他各种方式实施，可在不脱离发明主旨的范围进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其均等的范围。

[符号的说明]

1 半导体存储器

2 存储器控制器

20 半导体基板

30 积层体

30A 第1积层体

30B 第2积层体

31、32、37、38 导电层

32A 第3导电层

37A 第1导电层

37Aa 本体部(第1部分)

37Ab 突出部(第2部分)

37B 第2导电层

33、39 绝缘层

40 柱状体

40A 第1柱状部

40B 第2柱状部

40C 接合部

42 绝缘膜(电荷储存膜)

44 半导体主体

S1、S2 级差

Claims (19)

1.一种半导体存储装置，其特征在于，具备：

第1积层体，包含在第1方向交替积层的多个导电层与多个绝缘层；

第2积层体，设置于所述第1积层体上方且包含在所述第1方向交替积层的多个导电层与多个绝缘层；

中间绝缘层，设置于所述第1积层体与所述第2积层体之间且所述第1方向的厚度较所述第1积层体的多个绝缘层中的1个绝缘层厚；

柱状体，延伸于所述第1方向并穿过所述第1积层体、所述中间绝缘层及所述第2积层体，包含半导体层；及

电荷储存膜，设置于所述半导体层与所述第1积层体的所述多个导电层之间及所述半导体层与所述第2积层体的所述多个导电层之间；

其中所述柱状体包含第1部分及设置于所述第1部分上的第2部分；

所述第1部分的上端在与所述第1方向交叉的第2方向的第1宽度大于所述第2部分的下端在所述第2方向的第2宽度；

所述第1部分延伸穿过所述第1积层体且延伸于所述中间绝缘层；

所述第2部分延伸穿过所述第2积层体且延伸于所述中间绝缘层；

所述半导体存储装置还具备第1导电层，所述第1导电层是所述第2积层体的所述多个导电层中的最下层，且包含：第1部，设置于所述中间绝缘层上方，并且具有在所述第2方向面向所述柱状体的所述第2部分的第1面；及第2部，从所述第1部向所述第1积层体突出，并且具有在所述第2方向面向所述柱状体的所述第2部分的第2面；且

所述第1面与所述第2面连续。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述第2部较所述中间绝缘层的一部分更突出靠近于所述第1积层体。

3.根据权利要求1所述的半导体存储装置，其特征在于，所述第2部的至少一部分在所述第2方向与所述柱状体相接。

4.根据权利要求1所述的半导体存储装置，其特征在于，所述第2部遍及所述第1方向的所述第2部的全长而在所述第2方向与所述柱状体相接。

5.根据权利要求1所述的半导体存储装置，其特征在于，所述第1部的至少一部分在所述第2方向与所述柱状体相接。

6.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1导电层与所述柱状体的接触面积较第2导电层与所述柱状体的接触面积大，其中所述第2导电层是所述第2积层体的所述多个导电层中自底部起的第2层。

7.根据权利要求1所述的半导体存储装置，其特征在于，所述第2方向上的所述第2部的最大宽度为所述第1方向上的所述第1部的厚度以下。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述第1方向上的所述第2部的长度为所述第1方向上的所述第1部的厚度以上。

9.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1方向上的所述第2部与第3导电层之间的最短距离是：和所述第1方向上的所述第1导电层与第2导电层之间的最短距离相同或比其大，其中所述第3导电层是所述第1积层体的所述多个导电层中的最上层，所述第2导电层是所述第2积层体的所述多个导电层中自底部起的第2层。

10.根据权利要求1所述的半导体存储装置，其特征在于，所述第2部为包围所述柱状体。

11.根据权利要求1所述的半导体存储装置，其特征在于，所述柱状体具有：第1柱状部，至少一部分位于所述第1积层体内；第2柱状部，至少一部分位于所述第2积层体内；及接合部，位于所述第1柱状部与所述第2柱状部之间，所述第2方向的宽度较所述第2柱状部的至少一部分大；且

从所述第1方向观察时，所述第2部具有与所述接合部的一部分重合的区域。

12.根据权利要求11所述的半导体存储装置，其特征在于，所述第2部在所述第1方向与所述接合部相接。

13.根据权利要求11所述的半导体存储装置，其特征在于，所述第2柱状部及所述接合部在所述第2柱状部与所述接合部的交界形成有级差；

所述第2方向上的所述第2部的最大宽度为所述第2方向上的所述级差的宽度以下。

14.根据权利要求1所述的半导体存储装置，其特征在于，所述柱状体具有：第1柱状部，至少一部分位于所述第1积层体内；及第2柱状部，至少一部分位于所述第2积层体内；

所述第1柱状部与所述第2柱状部在所述中间绝缘层内相接，

所述第1柱状部具有与所述第2柱状部相接的第1端，

所述第2柱状部具有与所述第1柱状部相接，并且所述第2方向上的宽度较所述第1柱状部的第1端小的第2端，

从所述第1方向观察时，所述第2部具有与所述第1柱状部的第1端重合的区域。

15.根据权利要求14所述的半导体存储装置，其特征在于，所述第2部在所述第1方向与所述第1柱状部的第1端相接。

16.根据权利要求14所述的半导体存储装置，其特征在于，所述第1柱状部及所述第2柱状部在所述第1柱状部与所述第2柱状部的交界形成有级差；

所述第2方向上的所述第2部的最大宽度为所述第2方向上的所述级差的宽度以下。

17.根据权利要求1所述的半导体存储装置，其特征在于，所述第1部包含有在所述第2方向与所述柱状体相邻的第1端部；且

所述第1端部相对于所述第1方向倾斜。

18.根据权利要求17所述的半导体存储装置，其特征在于，所述第1端部随着向所述第1积层体前进而向接近所述柱状体的方向倾斜。

19.根据权利要求17所述的半导体存储装置，其特征在于，在所述第2方向上，在所述第1部的至少一部分与所述柱状体之间存在所述第2积层体的多个绝缘层中所含的1个绝缘层的一部分。