CN106816442A - 电子设备及其制造方法 - Google Patents

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Abstract

提供一种包括半导体存储器的电子设备。半导体存储器包括：第一沟道层，形成在衬底之上且沿垂直方向延伸；第一层叠结构，包括沿第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上且沿垂直方向延伸；第二层叠结构，包括沿第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求于2015年11月30日提交的申请号为10-2015-0168595的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及半导体器件，更具体地，涉及包括垂直地层叠在衬底之上的多个存储单元的电子设备及其制造方法。
背景技术
与非型快闪存储器等已经被开发为即使在电源切断的情况下也能存储数据并且保持存储的数据的半导体器件。
近来，用于改善2D存储器件的集成密度的方法已经达到其极限，在2D存储器件中，存储单元作为单层形成在硅衬底之上。因而，已经提出了各种类型的3D非易失性存储器件，其包括垂直地层叠在硅衬底之上的多个存储单元。
发明内容
各种实施例涉及这样一种电子设备及其制造方法，其能够降低工艺的难度水平，并且保证存储单元特性和操作特性。
在一个实施例中，提供了一种包括半导体存储器的电子设备。半导体存储器可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。
以上半导体器件的实施方式可以包括以下中的一个或多个。
半导体存储器还包括：绝缘材料，设置在第一沟道连接图案与第一刻蚀停止图案之间。第一沟道连接图案具有比第一沟道层的上表面和第二沟道层的下表面大的宽度。半导体存储器还包括：第一缝隙，穿过第一层叠结构、第一刻蚀停止图案和第二层叠结构。第一刻蚀停止图案，具有比第一缝隙大的宽度。半导体存储器还包括：第三沟道层，穿过第一层叠结构，其中，第一沟道层和第三沟道层布置成彼此平行，并且处于大体上相同的水平；第四沟道层，穿过第二层叠结构，其中，第二沟道层和第四沟道层布置成彼此平行，并且处于大体上相同的水平；以及第二沟道连接图案，形成在第三沟道层与第四沟道层之间，并且将第三沟道层和第四沟道层彼此耦接，其中，第一沟道连接图案和第二沟道连接图案中的每个具有岛形状。半导体存储器还包括：第二刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一刻蚀停止图案大体上相同的水平；以及第二缝隙，穿过第一层叠结构、第二刻蚀停止图案和第二层叠结构。半导体存储器还包括：第二缝隙，穿过第一层叠结构、第一刻蚀停止图案和第二层叠结构。第一沟道连接图案和第一刻蚀停止图案中的每个包括导电材料。半导体存储器还包括：第一外延层，其中，第一沟道层具有空心中心的管形状，其中，第一存储层包围第一沟道层的外侧壁和下表面，其中，第一外延层从衬底延伸至第一沟道层的空心中心，以及将衬底与第一沟道层彼此连接。半导体存储器还包括第二外延层，其中，第二沟道层具有空心中心的管形状，其中，第二存储层包围第二沟道层的外侧壁和下表面，其中，第二外延层从衬底延伸至第二沟道层的空心中心，以将衬底与第二沟道层彼此连接。第一沟道层直接接触衬底。第二沟道层直接接触第一沟道连接图案。第一存储层还在第一层间电介质层与第一栅电极层之间延伸。第二存储层还在第二层间电介质层与第二栅电极层之间延伸。半导体存储器还包括：第三沟道层和连接构件，其中，第三沟道层穿过第一层叠结构，并且布置成与第一沟道层平行且在大体上相同的水平处，其中，连接构件形成在衬底内并且与第一沟道层和第三沟道层的底部耦接。半导体存储器还包括：附加栅电极层和绝缘层，其中，附加栅电极层形成在衬底内，其中，连接构件由与第一沟道层相同的材料形成，并且形成在附加栅电极层内，其中，绝缘层位于附加栅电极层与衬底之间。连接构件包括导电材料。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置成接收来自微处理器外部的包括命令的信号，并且执行命令的提取、解码，或者控制微处理器的信号的输入或输出；操作单元，被配置成基于控制单元将命令解码的结果而执行运算；以及存储单元，被配置成存储用于执行运算的数据、与执行运算的结果相对应的数据或者用于执行运算的数据的地址，其中，半导体存储器是微处理器中存储单元的部件。
电子设备还可以包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令，通过使用数据而执行与命令相对应的操作；高速缓冲存储单元，被配置成存储用于执行运算的的数据、与执行运算的结果相对应的数据或者用于执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置成在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中高速缓冲存储单元的部件。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置成将由处理器接收的命令解码，并且基于将命令解码的结果而控制对信息的操作；辅助存储器件，被配置成存储用于将命令解码的程序和信息；主存储器件，被配置成调用和存储来自辅助存储器件的程序和信息，使得处理器在执行程序时能够使用程序和信息而执行操作；以及接口器件，被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间的执行通信，其中，半导体存储器是处理系统中的辅助存储器件或者主存储器件的部件。
电子设备还可以包括数据存储系统，数据存储系统包括：存储器件，被配置成存储数据并且无论电源供给与否均保持存储的数据；控制器，被配置成根据从外部输入的命令而控制数据输入至存储器件和从存储器件输出数据；暂时存储器件，被配置成暂时地存储在存储器件与外部之间交换的数据；以及接口，被配置成在存储器件、控制器和暂时存储器件中的至少一个与外部之间的执行通信，其中，半导体存储器是数据存储系统中的存储器件或者暂时存储器件的部件。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置成存储数据并且无论电源供给与否均保持存储的数据；存储器控制器，被配置成根据从外部输入的命令而控制数据输入至存储器件和从存储器件输出数据；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的执行通信，其中，半导体存储器是存储系统中的存储器或者缓冲存储器的部件。
在一个实施例中，一种用于制造包括半导体存储器的电子设备的方法可以包括：在衬底之上形成第一层叠结构，第一层叠结构包括彼此交替层叠的多个第一层间电介质层和多个第一材料层；通过选择性地刻蚀第一层叠结构而形成第一沟道孔；在第一沟道孔内形成第一沟道层；在第一层叠结构之上形成沟道连接图案和刻蚀停止图案，其中，沟道连接图案与第一沟道孔重叠，其中，刻蚀停止图案由与沟道连接图案相同的材料形成，与沟道连接图案隔离，以及形成在与沟道连接图案大体上相同的水平处；在沟道连接图案和刻蚀停止图案之上形成第二层叠结构，第二层叠结构包括彼此交替层叠的多个第二层间电介质层和多个第二材料层；形成第二沟道孔，以通过选择性地刻蚀第二层叠结构而暴露出沟道连接图案；在第二沟道孔内形成第二沟道层；通过刻蚀第二层叠结构而形成初始缝隙，以暴露出刻蚀停止图案；以及通过刻蚀暴露出的刻蚀停止图案和位于暴露出的刻蚀停止图案之下的第一层叠结构而形成最终缝隙。
以上方法的实施方式可以包括以下中的一个或多个。
所述方法还包括：在沟道连接图案与刻蚀停止图案之间设置绝缘材料。沟道连接图案具有比第一沟道孔的上表面和第二沟道孔的下表面大的宽度。刻蚀停止图案具有比缝隙大的宽度。形成第一沟道层包括：在第一沟道孔内形成存储材料和沟道材料；以及经由毯式刻蚀工艺来刻蚀存储材料和沟道材料，直到暴露出第一沟道孔的下表面为止。形成第二沟道层包括：在第二沟道孔内形成存储材料和沟道材料；以及经由毯式刻蚀工艺来刻蚀存储材料和沟道材料，直到暴露出第二沟道孔的下表面为止。所述方法还包括：在刻蚀存储材料和沟道材料之后，在第一沟道孔的下表面之上形成外延层。所述方法还包括：在刻蚀存储材料和沟道材料之后，在第二沟道孔的下表面之上形成外延层。所述方法还包括：在第一沟道孔的侧壁之上形成第一存储层，其中，第一沟道层形成在第一存储层之上。所述方法还包括：在第二沟道孔的侧壁之上形成第二存储层，其中，在第二存储层之上形成第二沟道层。所述方法还包括：在形成最终缝隙之后，去除经由最终缝隙暴露出的第一材料层和第二材料层，以分别形成第一空间和第二空间；以及将第一导电材料和第二导电材料分别填充在第一空间和第二空间中。所述方法还包括：沿着第一空间的内壁形成第一存储层；以及沿着第二空间的内壁形成第二存储层，其中，在第一存储层之上形成第一导电材料，其中，在第二存储层之上形成第二导电材料。所述方法还包括：在衬底内形成栅电极层；在栅电极层内形成牺牲层，使得栅电极层包围牺牲层的侧壁和下表面；通过选择性地刻蚀第一层叠结构而形成第三沟道孔，其中，第三沟道层布置成与第一沟道孔平行，并且处于大体上相同的水平处，其中，第一沟道孔和第三沟道孔暴露出牺牲层；经由第一沟道孔和第三沟道孔去除牺牲层，以在栅电极层内形成沟槽；以及在第一沟道孔、第三沟道孔和沟槽的内表面之上形成存储层。所述方法还包括：在衬底内形成导电层；以及通过选择性地刻蚀第一层叠结构而形成第三沟道孔，其中，第三沟道层布置成与第一沟道孔平行，并且处于大体上相同的水平处，其中，第一沟道孔和第三沟道孔暴露出导电层。
在附图、说明书和权利要求中更具体地描述这些和其它的方面、实施方式和相关的优点。
附图说明
图1A至1D为用于描述根据对比示例的半导体器件的制造方法及相关问题的截面图。
图2A至图2F为图示了根据一个实施例的半导体器件及其制造方法的截面图。
图3A为根据一个实施例的沟道连接图案和刻蚀停止图案的平面图。
图3B为根据一个实施例的沟道连接图案和刻蚀停止图案的平面图。
图4A至图4D为图示了根据另一个实施例的半导体器件及其制造方法的截面图。
图5A至图5D为图示了根据另一个实施例的半导体器件及其制造方法的截面图。
图6A至图6B为图示了根据另一个实施例的半导体器件及其制造方法的截面图。
图7A和图7B为图示了根据另一个实施例的半导体器件及其制造方法的截面图。
图8为实施基于公开技术的存储电路的微处理器的配置图的示例。
图9为实施基于公开技术的存储电路的处理器的配置图的示例。
图10为实施基于公开技术的存储电路的系统的配置图的示例。
图11为实施基于公开技术的存储电路的数据存储系统的配置图的示例。
图12为实施基于公开技术的存储电路的存储系统的配置图的示例。
具体实施方式
将参照附图更具体地描述各种实施例。然而，本发明可以采用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例，使得本发明充分与完整，并向本领域技术人员充分传达本发明的范围。在本发明中，相同的附图标记在本发明的不同附图和实施例中表示相同的部件。
在描述本发明的实施例之前，将对在用于根据对比示例的半导体器件的制造工艺期间可能出现的问题描述如下。
图1A至1D为用于描述根据对比示例的半导体器件的制造方法及相关问题的截面图。
参见图1A，可以在衬底10之上形成第一层叠结构ST1，所述衬底10具有预定的下部结构(未示出)，第一层叠结构ST1包括交替层叠的多个第一层间电介质层11和多个第一牺牲层12。
然后，可以选择性地刻蚀第一层叠结构ST1，以形成暴露出衬底10的一部分的沟道孔CH1，并且可以将柱体形状的牺牲图案13掩埋在第一沟道孔CH1中。
参见图1B，可以在图1A的所得结构之上形成第二层叠结构ST2，第二层叠结构ST2包括交替层叠的多个第二层间电介质层21和多个第二牺牲层22。第二层间电介质层21和第二牺牲层22可以分别由与第一层间电介质层11和第一牺牲层12相同的材料形成。
然后，可以选择性地刻蚀第二层叠结构ST2，以形成暴露出牺牲图案13的上表面的第二沟道孔CH2。
参见图1C，可以去除牺牲图案13，以形成沟道孔CH1和CH2。第一沟道孔CH1和第二沟道孔CH2彼此连接。
然后，可以沿着具有沟道孔CH1和CH2的所得结构的整个表面形成存储层14和沟道层15。
参见图1D，可以对存储层14和沟道层15执行毯式刻蚀工艺(参见向下的箭头)，以在沟道孔CH1和沟道孔CH2的下表面暴露出衬底10。当沟道孔CH1和沟道孔CH2的下表面被存储层14覆盖时，不可能将衬底10和沟道层15连接。因而，需要在沟道孔CH1和CH2的下表面暴露出衬底10。在现有的工艺期间，也可以去除在第二层叠结构ST2的上表面的存储层14和沟道层15。因此，可以在沟道孔CH1和沟道孔CH2的侧壁上形成存储层图案14A和沟道层图案15A。
可以选择性地刻蚀第一层叠结构ST1和第二层叠结构ST2，以形成缝隙S，缝隙S位于相邻的两个沟道孔CH1和CH2之间，并且穿过第一层叠结构ST1和第二层叠结构ST2。缝隙S可以用作用于去除第一牺牲层12和第二牺牲层22的气体或者化学制品的供应路径。
然后，尽管未示出，可以去除经由缝隙S暴露出的第一牺牲层12和第二牺牲层22，以形成空间，并且可以通过将导电材料掩埋在去除了第一牺牲层12和第二牺牲层22的空间内而形成栅电极。
因此，可以完成其包括沿着沟道层图案15A层叠的多个存储单元的半导体器件，沟道层图案15A沿着与衬底10的上表面垂直的方向延伸。每个存储单元可以包括与沟道层图案15A连接的一个栅电极。存储层图案14A位于相邻的两个栅电极之间。沿着一个沟道层图案15A形成的多个存储单元可以串联连接，以形成一个存储单元串。
然而，当制造上述半导体器件时，会发生以下问题。由于干法刻蚀工艺的特性，第一沟道孔CH1和第二沟道孔CH2中的每个的宽度自上而下减小。出于此原因，当经由毯式刻蚀工艺来刻蚀存储层14和沟道层15以打开沟道层CH1和沟道层CH2的下表面时，由于沟道层图案15A易受到刻蚀工艺的破坏，因此可能损耗位于第二沟道孔CH2的下侧壁P1上的沟道层图案15A。当损耗沟道层图案15A的一部分时，存储单元的一部分可能损耗其功能，并且可能切断存储单元的串联连接。然后，存储单元可能不作为存储单元串操作。
此外，当第一沟道孔CH1和第二沟道孔CH2经由分开的掩模和刻蚀工艺来形成时，缝隙S可以经由一个掩模和刻蚀工艺来形成。缝隙S具有比第一沟道孔CH1和第二沟道孔CH2小的宽度。因而，当在第一层叠结构ST1内的缝隙和在第二层叠结构ST2内的缝隙如同第一沟道孔CH1和第二沟道孔CH2而经由分开的工艺来形成时，难以使第一层叠结构ST1内的缝隙与第二层叠结构ST2内的缝隙彼此对齐。因而，重叠裕度低并且制造工艺可能失败。另外，根据区域，缝隙S可以形成为不同的深度。例如，一个缝隙S可以穿透第一层叠结构ST1和第二层叠结构ST2(参见P2)，而另一个缝隙S可以仅形成在第二层叠结构ST2中，而不穿透第一层叠结构ST1的一部分(参见P3)。即，难以将缝隙S的深度保持一致。
本实施例解决了上述问题，降低了工艺的难度，并且保证了存储单元特性和操作特性。图2A至2F为图示根据一个实施例的半导体器件及其制造方法的截面图。首先，将描述该制造方法。
参见图2A，可以制备衬底100。衬底100可以包括半导体材料。尽管未示出，但是衬底100可以包括下部结构(未示出)，例如与沟道层连接的杂质区。
然后，可以在衬底100之上形成第一层叠结构ST1，第一层叠结构ST1包括交替层叠的多个第一层间电介质层110和多个第一材料层120。第一材料层120可以包括牺牲层，牺牲层将在后续工艺期间被存储单元的栅电极代替，或者被用作存储单元的栅电极的导电层代替。
当第一材料层120为牺牲层时，第一材料层120可以由具有与第一层间电介质层110不同的刻蚀率的材料形成。这防止了在用于去除第一材料层120的后续工艺期间第一层间电介质层110的损耗。例如，当第一层间电介质层110由氧化硅形成时，第一材料层120可以由氮化硅或者无定形碳形成。当第一材料层120为导电层时，第一材料层120可以由各种导电材料形成，例如金属、金属氮化物、掺杂有杂质的多晶硅以及它们的组合。
第一层间电介质层110可以用于将在垂直方向上彼此相邻的存储单元的栅电极绝缘，并且包括各种绝缘材料，例如，氧化硅、氮化硅、氮氧化硅以及它们的组合。
可以选择性地刻蚀第一层叠结构ST1，以形成暴露出衬底100的一部分的第一沟道孔CH1。然后，可以沿着具有第一沟道层CH1的所得结构的整个表面形成第一存储层140和第一沟道层150。
参见图2A中的虚线圈，其图示了第一存储层140的一部分，第一存储层140可以包括：第一隧道绝缘层142、第一电荷存储层144和第一电荷阻挡层146，它们顺序地布置在第一沟道层150之上。第一隧道绝缘层142可以使得电荷隧穿，并且包括氧化硅。第一电荷存储层144可以存储电荷，并且包括氮化硅或者多晶硅。第一电荷阻挡层146可以用于阻挡电荷迁移，并且可以包括氧化硅。第一沟道层150可以由例如多晶硅的各种半导体材料形成。
参见图2B，可以对第一存储层140和第一沟道层150执行毯式刻蚀工艺，以在第一沟道孔CH1的下表面处暴露出衬底。在毯式刻蚀工艺期间，可以去除在第一层叠结构ST1的上表面上的第一存储层140和第一沟道层150。因此，可以在第一沟道孔CH1的侧壁上形成第一存储层图案140A和第一沟道层图案150A。第一存储层图案140A的最下面的部分可以稍微地向着第一沟道孔CH1的中心突出，并且与第一沟道孔CH1的侧壁直接接触。第一沟道层图案150A可以位于第一存储层图案140A的突出的最下面的部分上，并且可以与第一存储层图案140A的侧壁直接接触。即，第一沟道层图案150A可以不与衬底100直接接触。
随后，可以执行外延生长工艺，以在衬底100之上、第一沟道孔CH1的下表面处形成第一外延层160。用于将第一沟道层图案150A与衬底100连接的第一外延层160可以生长至等于或高于第一沟道层图案150A的下表面的水平。
然后，可以将绝缘材料沉积在具有第一外延层160的所得结构上。可以将绝缘材料沉积至足以充分地填充第一沟道孔CH1的厚度。然后，针对绝缘材料执行平坦化工艺，直到暴露出第一层叠结构ST1的上表面为止。因此，第一绝缘图案170形成在第一沟道孔CH1中，并且在第一外延层160之上。
参见图2C，可以在图2B的所得结构之上形成沟道连接图案180A和刻蚀停止图案180B。此时，沟道连接图案180A可以形成为与第一沟道孔CH1重叠，而刻蚀停止图案180B可以形成为与形成有缝隙的区域重叠。可以通过预定的距离而使沟道连接图案180A和刻蚀停止图案180B彼此隔离，并且可以将绝缘材料190设置在沟道连接图案180A与刻蚀停止图案180B之间。
只要沟道连接图案180A分别与多个第一沟道孔CH1重叠，并且刻蚀停止图案180B分别与多个缝隙重叠，就可以采用各种方式修改沟道连接图案180A和刻蚀停止图案180B。图3A和3B中图示了沟道连接图案180A和刻蚀停止图案180B的平面形状。
图3A为沟道连接图案和刻蚀停止图案的平面图，而图2C为沿着图3A的线A-A’截取的截面图。
参见图3A，沟道连接图案180A可以具有与第一沟道孔CH1重叠的岛形状。为了保证沟道连接图案180A与第一沟道孔CH1之间的重叠裕度，沟道连接图案180A可以具有比第一沟道孔CH1的上表面大的宽度。刻蚀停止图案180B可以形成为覆盖未形成有沟道连接图案180A的其余区域，并且通过预定的距离与沟道连接图案180A隔离。由于每个缝隙将在平行于线A-A’的第一方向上位于彼此相邻的两个第一沟道孔CH1之间，并且在垂直于线A-A’的第二方向上延伸，所以刻蚀停止图案180B可以与随后将形成的全部缝隙重叠。
图3B为根据另一个实施例的沟道连接图案和刻蚀停止图案的平面图，而图2C为沿着图3B的线B-B’截取的截面图。
参见图3B，沟道连接图案180A可以具有与每个第一沟道孔CH1重叠的岛形状。刻蚀停止图案180B可以与缝隙重叠，所述缝隙将在平行于线B-B’的第一方向上位于彼此相邻的两个第一沟道孔CH1之间，并且在垂直于线B-B’的第二方向上延伸。即，刻蚀停止图案180B可以具有在第二方向上延伸的线形状。为了保证缝隙与刻蚀停止图案180B之间的重叠裕度，以线B-B’衡量的刻蚀停止图案180B的宽度可以比以线B-B’衡量的缝隙的宽度大。
再次参见图2C，可以经由如下的一系列工艺来形成沟道连接图案180A和刻蚀停止图案180B：将导电材料(例如，含金属材料或者掺杂有杂质的半导体材料)沉积在图2B的所得结构之上，然后选择性地刻蚀导电材料。即，沟道连接图案180A和刻蚀停止图案180B可以由相同的材料来形成并且在垂直方向上处于相同的水平处。可以经由如下的一系列工艺来形成绝缘材料190：将绝缘材料沉积，以覆盖形成有沟道连接图案180A和刻蚀停止图案180B的所得结构，然后执行平坦化工艺，直到暴露出沟道连接图案180A和刻蚀停止图案180B的上表面为止。
参见图2D，第二层叠结构ST2可以形成在图2C的所得结构之上，第二层叠结构ST2包括交替层叠的多个第二层间电介质层210和多个第二材料层220。第二层间电介质层210和第二材料层220可以分别由与第一层间电介质层110和第一材料层120相同的材料形成。
可以选择性地刻蚀第二层叠结构ST2，以形成多个第二沟道孔CH2，所述多个第二沟道孔CH2穿过第二层叠结构ST2而暴露出各个沟道连接图案180A。为了保证重叠裕度，第二沟道孔CH2的下表面可以具有比沟道连接图案180A小的宽度。
然后，可以在第二沟道孔CH2的侧壁上形成第二存储层图案240A和第二沟道层图案250A，并且可以执行外延生长工艺，以在暴露在第二沟道孔CH2的下表面处的沟道连接图案180A之上形成第二外延层260。第二外延层260可以使沟道连接图案180A与第二沟道层图案250A彼此连接。可以用第二绝缘图案270来填充第二沟道孔CH2的其余空间。
参见图2E和图2F，缝隙S’可以形成为穿过第二层叠结构ST2、刻蚀停止图案180B和第一层叠结构ST1。缝隙S’可以在第一方向上位于彼此相邻的两个第二沟道孔CH2之间，并且在第一方向上位于彼此相邻的两个第一沟道孔CH1之间。缝隙S’可以在第二方向上延伸。用于缝隙S’的形成工艺可以为两个步骤。
首先，如图2E中所示，可以在第二层叠结构ST2之上形成掩模图案(未示出)，以暴露出将形成缝隙S’的区域，并且可以使用掩模图案作为刻蚀阻挡层来刻蚀第二层叠结构ST2。将刻蚀工艺停止在刻蚀停止图案180B处，以形成初始缝隙S。即，可以执行刻蚀工艺直到暴露出刻蚀停止图案180B为止。
然后，如图2F中所示，可以额外地刻蚀初始缝隙S之下的结构(即，刻蚀停止图案180B和第一层叠结构ST1)，以完成缝隙S’。
当第一材料层120和第二材料层220为牺牲层时，还可以执行额外的工艺(未示出)。额外的工艺可以包括去除经由缝隙S’暴露出的第一材料层120和第二材料层220以形成空间，并且通过将导电材料掩埋在去除了第一材料层和第二材料层的每个空间中来形成栅电极层。当第一材料层120和第二材料层220为导电层时，可以不执行额外的工艺。
尽管未示出，但是可以将导电材料沉积在第二层叠结构ST2之上，并且将导电材料图案化以形成在平行于缝隙S’的第二方向上延伸的导电线。导电线可以接触第二沟道层图案250A。当第一沟道层图案150A的底部与形成在衬底100中的源极区连接时，导电线可以用作位线。
通过上述工艺，可以制造图2F中所示的半导体器件。再次参见图2F，根据本实施例的半导体器件可以包括：第一层叠结构ST1、第二层叠结构ST2、沟道连接图案180A和刻蚀停止图案180B。第一层叠结构ST1可以包括：第一沟道层图案150A、第一外延层160、第一存储层图案140A、第一层间电介质层110和第一材料层120、以及第一存储层图案140A。第一沟道层图案150A在衬底100之上沿着垂直方向延伸，并且具有空心中心的柱体形状。第一外延层160形成在所述空心中心内并且在第一沟道层图案150A的底部，以将衬底100与第一沟道层图案150A相连接。第一存储层图案140A包围第一沟道层图案150A的外侧壁和底表面。第一层间电介质层110和第一材料层120沿着第一沟道层图案150A交替地层叠。第一存储层图案140A设置在第一材料层120与第一沟道层图案150A之间。
第二层叠机构ST2可以包括：第二沟道层图案250A、第二外延层260、第二存储层图案240A、以及第二层间电介质层210和第二材料层220。第二沟道层图案250A在垂直方向上延伸且在第一层叠结构ST1之上，并且具有空心中心的柱体形状。第二外延层260形成在第二沟道层图案250A的底部处的空的空间内，以将第二外延层260与第二沟道层图案250A相连接。第二存储层图案240A包围第二沟道层图案250A的外侧壁和下表面。第二层间电介质层210和第二材料层220沿着第二沟道层图案250A交替地层叠，其中第二存储层240A设置在第二层间电介质层210和第二材料层220与第二沟道层图案250A之间。
沟道连接图案180A可以将第一沟道层图案150A与第二沟道层图案250A相连接，并且位于第一层叠结构ST1与第二层叠结构ST2之间。刻蚀停止图案180B可以与形成有第一层叠结构ST1和第二层叠结构ST2的缝隙的区域重叠。缝隙可以形成为穿过第一层叠结构ST1、刻蚀停止图案180B和第二层叠结构ST2。
一个第一沟道层图案150A、包围第一沟道层图案150A的一个第一材料层120(或者栅电极层)以及插置在第一沟道层图案150A与第一材料层120之间的第一存储层图案140A可以形成一个存储单元。类似地，一个第二沟道层图案250A、包围第二沟道层图案250A的一个第二材料层220(或者栅电极层)以及插置在第二沟道层图案250A与第二材料层220之间的第二存储层图案240A可以形成一个存储单元。
根据施加至第一材料层120和第二材料层220(或者栅电极层)的电压，电荷可以从第一沟道层图案150A和第二沟道层图案250A引入电荷存储层144，或者电荷存储层144的电荷可以被释放至第一沟道层图案150A和第二沟道层图案250A。因而，存储单元可以彼此存储不同的数据。
上述半导体器件及其制造方法能够获得以下优点。首先，由于第一沟道层图案150A和第二沟道层图案250A经由分开的工艺来形成，并且经由沟道连接图案180A彼此连接，所以不同于对比示例，第一沟道层图案150A和第二沟道层图案250A可以不被刻蚀损坏。
此外，当缝隙S形成时，通过一个掩模工艺能够保证重叠裕度，并且可以经由刻蚀停止图案180B而使缝隙S的深度在整个区域中保持一致。此外，由于沟道连接图案180A和刻蚀停止图案180B经由单个工艺形成，在不增加工艺难度水平的情况下能够保证上述优点。
可以采用各种方式来修改根据上述实施例的半导体器件及其制造方法。例如，只要第一沟道层图案150与衬底100直接接触，就可以省略第一外延层160。此外，只要第二沟道层图案250A与沟道连接图案180A直接接触，就可以省略第二外延层260。以下将参照图4A至图4D来描述这种结构。
此外，只要第一存储层图案140A插置在第一沟道层图案150A与第一材料层120之间，就可以采用各种方式来修改第一存储层图案140A。类似地，只要第二存储层图案240A插置在第二沟道层图案250A与第二材料层220之间，就可以采用各种方式来修改第二存储层图案240A。以下将参照图5A至图5C来描述这种结构。
在上述实施例中，已经以I形状的存储单元串作为示例。I形状的存储单元串包括存储单元，存储单元层叠在衬底100内的源极区与第二层叠结构ST2之上的位线之间。然而，本实施例不限于此。在另一个实施例中，可以形成U形状的存储单元串，并且源极线和位线可以与U形状的存储单元串的两个端部耦接。以下将参照图6A至图7B来描述这种结构。
图4A至图4D为图示了根据另一个实施例的半导体器件及其制造方法的截面图。在本文中省略了与上述实施例相同的部件的具体描述。
参见图4A，可以在衬底100之上形成第一层叠结构ST1，第一层叠结构ST1包括交替层叠的多个第一层间电介质层110和多个第一材料层120，并且被选择性地刻蚀以形成沟道孔CH1。然后，可以沿着具有形成有第一沟道孔CH1的所得结构的整个表面形成第一存储层140。
参见图4B，可以对第一存储层140执行毯式刻蚀工艺，以在第一沟道孔CH1的下表面处暴露出衬底100。在毯式刻蚀工艺期间，可以去除在第一层叠结构ST1的上表面上的第一存储层140。因此，可以在第一沟道孔CH1的侧壁上形成第一存储层图案140B。
然后，可以沿着所得结构的整个表面形成第一沟道层150。第一存储层图案140B形成在第一沟道层150与第一层叠结构ST1之间。由于在沟道孔CH1的下表面处暴露出衬底100，所以第一沟道层150可以与衬底100直接接触。
在另一个实施例中(未示出)，第一沟道层150可以具有完全地填充具有形成于其中的第一存储层图案140B的第一沟道孔CH1的厚度。在这种情况下，可以经由后续工艺来形成柱体形状的沟道层图案，并且可以省略第一绝缘层图案170B。可替选地，在另一个实施例中(未示出)，可以对第一沟道层150额外地执行毯式刻蚀工艺。在这种情况下，第一沟道层150可以具有类似于第一存储层图案140B的中空柱体形状，并且第一沟道层150的外侧壁被第一存储层图案140B包围。
参见图4C，第一绝缘图案170B可以形成为填充第一沟道孔CH1的其余空间。第一绝缘图案170B可以经由如下的一系列工艺来形成：将绝缘材料沉积在图4B的所得结构上，使得绝缘材料具有足以充分地填充第一沟道孔CH1的厚度，并且执行平坦化工艺直到暴露出第一层叠结构ST1的上表面为止。在平坦化工艺期间，可以去除在第一层叠结构ST1的上表面上的第一沟道层150，以形成第一沟道层图案150B。可以沿着具有形成于其中的第一存储层图案140B的第一沟道孔CH1的侧壁和下表面形成第一沟道层图案150B。
参见图4D，沟道连接图案180A和刻蚀停止图案180B可以形成在图4C的所得结构之上，以分别与第一沟道孔CH1和其中将要形成缝隙的区域重叠。在沟道连接图案180A与刻蚀停止图案180B之间，可以设置绝缘材料190。
然后，可以形成第二层叠结构ST2。在第二层叠结构ST2中，多个第二层间电介质层210和第二材料层220交替地层叠。可以选择性地刻蚀第二层叠结构ST2，以形成暴露出各个沟道连接图案180A的多个第二沟道孔CH2。
然后，可以在第二沟道孔CH2的侧壁上形成第二存储层图案240B，可以沿着具有第二存储层图案240B的第二沟道孔CH2的侧壁和下表面形成第二沟道层图案250B。第二沟道层图案250B与沟道连接图案180A直接接触，并且第二绝缘图案270B可以形成为填充第二沟道孔CH2的其余空间，第二存储层图案240B和第二沟道层图案250B形成在第二沟道孔CH2上。
尽管未示出，但是采用与以上参照图2E和2F所述的相同的方式来执行上述后续工艺，例如，缝隙形成工艺和位线形成工艺。
本实施例的特征可以在于，第一沟道层图案150B和第二沟道层图案250B在第一存储层图案140B和第二存储层图案240B经受毯式刻蚀工艺之后形成，以分别在第一沟道孔CH1的下表面暴露出衬底100和/或在第二沟道孔CH2的下表面暴露出沟道连接图案180A。出于该原因，可以省略图2B或者2D的外延生长工艺。
图2A至图2D的工艺的一部分和本实施例的工艺的一部分可以组合。例如，在本实施例中，图2B中的第一存储层图案140A、第一沟道层图案150A和第一外延层160(而不是第一存储层图案140B和第一沟道层图案150B)可以形成在第一沟道孔CH1中。再例如，在本实施例中，图2D中的第二存储层图案240A、第二沟道层图案250A和第二外延层260(而不是第二存储层图案240B和第二沟道层图案250B)可以形成在第二沟道孔CH2中。
图5A至图5D为图示了根据另一个实施的半导体器件及其制造方法的截面图。在本文中省略与上述实施例相同的部件的具体描述。
参见图5A，可以形成在衬底100之上第一层叠结构ST1，第一层叠结构ST1包括交替层叠的多个第一层间电介质层110和多个第一材料层120，并且被选择性地刻蚀以形成第一沟道孔CH1。
然后，可以沿着其中形成有第一沟道孔CH1的所得结构的整个表面来沉积第一沟道层，可以将绝缘材料沉积至足以完全地填充其中形成有第一沟道层的第一沟道孔CH1的厚度，并且可以执行平坦化工艺直到暴露出第一层叠结构ST1的上表面为止。因此，可以沿着第一沟道孔CH1的侧壁和下表面形成第一沟道层图案150C，并且第一绝缘图案170C可以形成为填充其中形成有第一沟道层图案150C的第一沟道孔CH1。
在另一个实施例中(未示出)，第一沟道层图案150C可以具有完全地填充第一沟道孔CH1的柱体形状。在这种情况下，可以省略第一绝缘图案170C。可替选地，在另一个实施例中(未示出)，在将第一沟道层沉积之后，并且在将绝缘材料沉积之前，可以对第一沟道层额外地执行毯式刻蚀工艺。
参见图5B，沟道连接图案180A和刻蚀停止图案180B可以形成在图5A的所得结构之上，以分别与第一沟道孔CH1和其中将要形成缝隙的区域重叠。在沟道连接图案180A与刻蚀停止图案180B之间，可以设置绝缘材料190。
然后，可以形成第二层叠结构ST2，第二层叠结构ST2包括交替层叠的多个第二层间电介质层210和多个第二材料层220。可以选择性地刻蚀第二层叠结构ST2，以形成暴露出各个沟道连接图案180A的多个第二沟道孔CH2。
然后，第二沟道层图案250C可以沿着第二沟道孔CH2的侧壁和下表面形成，以与沟道连接图案180A直接接触。第二绝缘图案270C可以形成为填充其中形成有第二沟道层图案250C的第二沟道孔CH2的其余空间。
然后，缝隙S’可以形成为穿过第二层叠结构ST2、刻蚀停止图案180B和第一层叠结构ST1。
参见图5C，可以经由湿法刻蚀等来去除经由缝隙S’暴露出的第一材料层120和第二材料层220。去除了第一材料层120和第二材料层220的空间可以被称为凹槽G。
参见图5D，可以沿着凹槽G的内壁形成第一存储层图案140C和第二存储层图案240C，并且可以形成第一栅电极层180和第二栅电极层280，以填充其中形成有第一存储层图案140C和第二存储层图案240C的凹槽G的其余空间。
可以经由如下的一系列工艺来形成第一存储层图案140C和第二存储层图案240C以及第一栅电极层180和第二栅电极层280：沿着图5C的所得结构沉积存储层，将导电材料沉积至足以充分地填充其中形成有存储层的凹槽G的其余空间的厚度，并且通过对存储层和导电材料执行干法刻蚀工艺来去除存在于缝隙S’中的存储层和导电材料。
本实施例的特征可以在于，在形成第一沟道层图案150C和第二沟道层图案250C之后，在第一栅电极层180和第二栅电极层280的形成工艺的同时，分别执行第一存储层图案140C和第二存储层图案240C的形成工艺。因而，第一存储层图案140C和第二存储层图案240C可以不沿着垂直方向延伸，并且用于布置在垂直方向上的每个存储单元的第一存储层图案140C和第二存储层图案240C彼此分隔开。
图6A和图6B为图示了根据另一个实施例的半导体器件及其制造方法的截面图。本文省略了与上述实施例相同的部件的具体描述。
参见图6A，栅电极层105可以通过将导电材料沉积在衬底100上来形成，而牺牲层107可以被掩埋在通过刻蚀栅电极层105的一部分而形成的凹槽内。栅电极层105可以由各种导电材料形成，例如，金属、金属氮化物、掺杂有杂质的半导体材料以及它们的组合。
牺牲层107的侧壁和下表面可以被栅电极层105包围。牺牲层107可以具有第一方向轴比第二方向轴长的条形状，使得牺牲层107能够与将布置在第一方向上的一对第一沟道孔重叠。
图6A仅图示了一个牺牲层107。然而，可以在栅电极层105内形成多个凹槽，并且可以将多个牺牲层107掩埋在各个凹槽内。一对第一沟道孔可以形成为与每个牺牲层107重叠。
然后，可以在栅电极层105和牺牲层107之上形成第一层叠结构ST1，第一层叠结构ST1包括交替层叠的多个第一层间电介质层110和多个第一材料层120。
参见图6B，可以选择性地刻蚀第一层叠结构ST1，以形成一对第一沟道孔CH1，每个第一沟道孔CH1暴露出牺牲层107的上表面。可以去除暴露出的牺牲层107。因此，一对第一沟道孔CH1和去除了连接第一沟道孔CH1的底部的牺牲层107的空间可以形成U形状的沟道孔。
然后，可以沿着U形状的沟道孔的内表面形成第一存储层图案140D和第一沟道层图案150D，并且可以用第一绝缘图案170D来填充U形状的沟道孔的其余空间。
可以采用与上述实施例大体上相同的方式来执行后续工艺。即，已经参照图2C至图2F所述的沟道连接图案180A和刻蚀停止图案180B的形成工艺、第二层叠结构ST2、第二存储层图案240A、第二沟道层图案250A和第二外延层260以及第二绝缘图案270的形成工艺、以及缝隙S’的形成工艺，可以在图6B的工艺之后执行。可替选地，图4D的工艺可以在图6B的工艺之后执行。可替选地，图5B至图5D的工艺可以在图6B的工艺之后执行。
在本实施例中，由于一对沟道层在其底部彼此连接，所以可以形成U形状的沟道层(参见150D)。可以通过位线来控制U形状的沟道层的一个端部，而可以通过源极线来控制U形状的沟道层的另一个端部。
栅电极层105、面对栅电极层105的第一沟道层图案150D以及位于栅电极层105和第一沟道层图案150D之间的第一存储层140D可以形成一种晶体管。根据施加至栅电极层105的电压，晶体管可以导通或关断，以控制一对沟道层。
图7A和图7B为图示了根据另一个实施例的半导体器件及其制造方法的截面图。在本文中省略了与上述实施例相同的部件的具体描述。
参见图7A，可以将绝缘层106沿着通过刻蚀衬底100的一部分所形成的凹槽的内壁沉积，并且可以将导电层108掩埋在其中沉积有绝缘层106的凹槽的其余空间内。绝缘层106可以形成为将导电层108与衬底100彼此电绝缘。可以根据器件设计而省略绝缘层106。
导电层108可以与一对第一沟道层图案150E直接接触，以将一对第一沟道层图案150E电耦接。导电层108可以由各种导电材料形成，例如金属、金属氮化物、掺杂有杂质的半导体材料以及它们的组合。导电层108可以具有第一方向轴比第二方向轴长的条形状，使得导电层108能够与一对沟道孔重叠，每个沟道孔布置在第一方向上。
图7A仅图示了一个导电层108。然而，可以在衬底100内形成多个凹槽，并且可以在各个凹槽内掩埋多个导电层108。一对第一沟道孔可以形成为与每个导电层108重叠。然后，第一层叠结构ST1可以形成在具有绝缘层106和导电层108的衬底100之上，第一层叠结构ST1包括交替层叠的多个第一层间电介质层110和多个第一材料层120。
参见图7B，可以选择性地刻蚀第一层叠结构ST1，以形成一对第一沟道孔CH1，每个第一沟道孔CH1暴露出导电层108的上表面。然后，可以在一对第一沟道孔CH1内形成第一存储层图案140E、第一沟道层图案150E和第一绝缘图案170E。可以经由图4A至图4C的工艺来形成第一存储层图案140E、第一沟道层图案150E和第一绝缘图案170E。然而，在另一个实施例中，可以经由图2A和图2B的工艺而在一对第一沟道孔CH1内形成第一存储层图案140A、第一沟道层图案150A、第一外延层160和第一绝缘图案170。可替选地，在另一个实施例中，可以经由图5A的工艺而在一对第一沟道孔CH1内形成第一沟道层图案150C和第一绝缘图案170C。
作为本工艺的结果，一对第一沟道层图案150E可以经由导电层108彼此连接，并且形成U形状的沟道层。
可以采用与上述实施例大体上相同的方式来执行后续工艺。换言之，在图7B的工艺之后，可以执行图2C至图2F的工艺、图4的工艺或者图5B至图5D的工艺。
根据实施例，电子设备及其制造方法能够降低工艺的难度水平，而不折损存储单元特性和操作特性。
基于公开技术的以上和其它的存储电路或者半导体器件可以用于各种设备或系统。图8至图12提供了能够实施本文公开的存储电路的设备或系统的一些示例。
图8为实施基于公开技术的存储电路的微处理器的配置图的示例。
参见图8，微处理器1000可以执行用于控制和调节一系列处理的任务：从各种外部设备接收数据、处理数据以及将处理的结果输出至外部设备。微处理器1000可以包括：存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以为各种数据处理单元，例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010为如处理器寄存器、寄存器等将数据存储在微处理器1000内的部件。存储单元1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时地存储通过操作单元1020执行运算的数据、执行运算的所得数据以及存储有执行运算的数据的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储单元1010可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证存储单元1010的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030将命令解码的结果来执行四项算术运算或者逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自微处理器1000的存储单元1010、操作单元1020和外部设备的信号，执行命令的提取、解码，控制微处理器1000的信号的输入和输出，以及执行由程序所表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，高速缓冲存储单元1040能够暂时地存储从外部设备(而不是存储单元1010)输入的数据或者输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050而与存储单元1010、操作单元1020和控制单元1030交换数据。
图9为实施基于公开技术的存储电路的处理器的配置图的示例
参见图9，处理器1100可以通过包括除了微处理器执行的任务之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调节一系列处理的任务为：接收来自各种外部设备的数据、处理数据以及将处理结果输出至外部设备的。处理器1100可以包括：核心单元1110，其用作微处理器；高速缓冲存储单元1120，其用于暂时地存储数据；以及总线接口1130，其用于在内部设备与外部设备之间传送数据。处理器1100可以包括各种片上系统(SoC)，例如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110为对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111为如处理器寄存器、寄存器等将数据存储在微处理器1100内的部件。存储单元1111可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时地存储要通过操作单元1112执行运算的数据、执行运算的结果数据以及存储有执行运算的数据的地址的功能。操作单元1112为在处理器1100内执行运算的部件。操作单元1112可以根据控制单元1113将命令解码的结果来执行四项算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自处理器1100的存储单元1111、操作单元1112和外部设备的信号，执行命令的提取、解码，控制处理器1100的信号的输入和输出，以及执行由程序所表示的处理。
高速缓冲存储单元1120为暂时地存储数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度之差的部件。高速缓冲存储单元1120可以包括：主存储部1121、二级存储部1122和三级存储部1123。通常，高速缓冲存储单元1120包括主存储部1121和二级存储部1122，并且在需要高存储容量的情况下可以包括三级存储部1123。视情况需要，高速缓冲存储单元1120可以包括数目增加的存储部。也就是说，可以根据设计来改变包括在高速缓冲存储单元1120中的存储部的数目。主存储部1121、二级存储部1122和三级存储部1123存储和区分数据的速度可以相同或者不同。在各个存储部1121、1122和1123的速度不同的情况下，主存储部1121的速度可以是最大的。高速缓冲存储单元1120的主存储部1121、二级存储部1122和三级存储部1123中的至少一个存储部可以包括根据实施方式的上述半导体器件的一个或多个。例如，高速缓冲存储单元1120可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证高速缓冲存储单元1120的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善处理器1100的操作特性。
尽管在图9中示出了全部的主存储部1121、二级存储部1122和三级存储部1123被配置在高速缓冲存储单元1120的内部，但是应当注意的是，高速缓冲存储单元1120的全部的主存储部1121、二级存储部1122和三级存储部1123都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度之差。同时，应当注意的是，高速缓冲存储单元1120的主存储部1121可以设置在核心单元1110的内部，并且二级存储部1122和三级存储部1123可以配置在核心单元1110的外部，以加强用于补偿数据处理速度之差的功能。在另一个实施方式中，主存储部1121和二级存储部1122可以设置在核心单元1110的内部，并且三级存储部1123可以设置在核心单元1110的外部。
总线接口1130为将核心单元1110、高速缓冲存储单元1120与外部设备连接并且允许数据有效地传输的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或者经由总线接口1130来连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元的情况下，高速缓冲存储单元1120的主存储部1121可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而二级存储部1122和三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。主存储部1121的处理速度可以比二级存储部1122和三级存储部1123的处理速度快。在另一个实施方式中，主存储部1121和二级存储部1122可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，存储数据；通信模块单元1150，能够以有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或者从外部输入设备输入的数据，并且将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，附加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，并且多个模块彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160管理和处理在根据不同的通信标准操作的处理器1100与外部存储设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制如下的设备：IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、声音和其它形式输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图10为实施基于公开技术的存储电路的系统的配置图的示例。
参见图10，作为用于处理数据的装置，系统1200可以执行输入、处理、输出、通信、存储等，以进行用于数据的一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以为使用处理器来操作的各种电子系统，例如，计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以将输入的命令解码，处理针对存储在系统1200中的数据的运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220为如下的存储器，其在程序被执行时能够暂时地存储、调用和执行来自辅助存储器件1230的程序代码或者数据，并且即使电源被切断也能保持存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或多个。例如，主存储器件1220可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证主存储器件1220的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)。
辅助存储器件1230为用于存储程序代码或者数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230能够存储更大量的数据。辅助存储器件1230可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证辅助存储器件1230的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
接口器件1240可以执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以为按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图11为实施基于所公开技术的存储电路的数据存储系统的配置图的示例。
参见图11，数据存储系统1300可以包括：具有非易失性特性的存储器件1310作为存储数据的部件；控制存储器件1310的控制器1320；用于与外部设备连接的接口1330；以及用于暂时地存储数据的暂时存储器件1340。数据存储系统1300可以为盘型，例如硬盘驱动(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等，以及数据存储系统1300可以为卡型，例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
存储器件1310可以包括半永久地存储数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制存储器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行对从数据存储系统1300的外部经由接口1330输入的命令进行处理的操作等。
接口1330执行在数据存储系统1300与外部设备之间的命令和数据的交换。在数据存储系统1300为卡型的情况下，接口1300可以与在如下设备中使用的接口兼容，所述设备例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。在数据存储系统1300为盘型的情况下，接口1330可以与如下的接口兼容，例如IDE(集成设备电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
暂时存储器件1340可以暂时地存储数据，以用于根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330与存储器件1310之间高效地传送数据。用于暂时地存储数据的暂时存储器件1340可以包括根据实施方式的上述半导体器件中的一个或多个。暂时存储器件1340可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证存储器件1310或者暂时存储器件1340的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善数据存储系统1300的操作特性和数据存储特性。
图12为实施基于公开技术的存储电路的存储系统的配置图的示例。
参见图12，存储系统1400可以包括：具有非易失性特性的存储器1410作为存储数据的部件；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430；等等。存储系统1400可以为卡型，例如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
用于存储数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证存储器1410的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善存储系统1400的操作特性和数据存储特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行对从存储系统1400的外部经由接口1430输入的命令进行处理的操作。
接口1430执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在如下设备中使用的接口兼容，所述设备例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者接口1430可以与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，而在接口1430与存储器1410之间高效地传送数据。例如，用于暂时地存储数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件的一个或多个。缓冲存储器1440可以包括：第一沟道层，形成在衬底之上并且沿着垂直方向延伸；第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；第一存储层，插置在第一沟道层与第一栅电极层之间；第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；第二存储层，插置在第二沟道层与第二栅电极层之间；第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。经由此，可以保证缓冲存储器1440的存储单元特性和操作特性，并且可以简化工艺。因此，可以改善存储系统1400的操作特性和数据存储特性。
此外，根据本实施方式的缓冲存储器1440还可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
尽管出于说明性的目的已经描述了各种实施例，但是对于本领域的技术人员显然的是，在不脱离以下权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种包括半导体存储器的电子设备，半导体存储器包括：
第一沟道层，形成在衬底之上并且沿着垂直方向延伸；
第一层叠结构，包括沿着第一沟道层交替层叠的多个第一层间电介质层和多个第一栅电极层；
第一存储层，插置在第一沟道层与第一栅电极层之间；
第二沟道层，形成在第一沟道层之上并且沿着垂直方向延伸；
第二层叠结构，包括沿着第二沟道层交替层叠的多个第二层间电介质层和多个第二栅电极层；
第二存储层，插置在第二沟道层与第二栅电极层之间；
第一沟道连接图案，形成在第一沟道层与第二沟道层之间，并且将第一沟道层和第二沟道层彼此耦接；以及
第一刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一沟道连接图案大体上相同的水平，其中，第一刻蚀停止图案包括与第一沟道连接图案相同的材料，并且与第一沟道连接图案隔离。
2.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
绝缘材料，设置在第一沟道连接图案与第一刻蚀停止图案之间。
3.根据权利要求1所述的电子设备，其中，第一沟道连接图案具有比第一沟道层的上表面和第二沟道层的下表面大的宽度。
4.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第一缝隙，穿过第一层叠结构、第一刻蚀停止图案和第二层叠结构。
5.根据权利要求4所述的电子设备，其中，第一刻蚀停止图案具有比第一缝隙大的宽度。
6.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第三沟道层，穿过第一层叠结构，其中，第一沟道层和第三沟道层布置成彼此平行，并且处于大体上相同的水平处；
第四沟道层，穿过第二层叠结构，其中，第二沟道层和第四沟道层布置成彼此平行，并且处于大体上相同的水平处；以及
第二沟道连接图案，形成在第三沟道层与第四沟道层之间，并且将第三沟道层与第四沟道层彼此耦接，以及
其中，第一沟道连接图案和第二沟道连接图案中的每个具有岛形状。
7.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第二刻蚀停止图案，形成在第一层叠结构与第二层叠结构之间，并且处于与第一刻蚀停止图案大体上相同的水平处，以及
第二缝隙，穿过第一层叠结构、第二刻蚀停止图案和第二层叠结构。
8.根据权利要求4所述的电子设备，其中，半导体存储器还包括：
第二缝隙，穿过第一层叠结构、第一刻蚀停止图案和第二层叠结构。
9.根据权利要求1所述的电子设备，其中，第一沟道连接图案和第一刻蚀停止图案中的每个包括导电材料。
10.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第一外延层，
其中，第一沟道层具有空心中心的管形状，
其中，第一存储层包围第一沟道层的外侧壁和下表面，以及
其中，第一外延层从衬底延伸至第一沟道层的空心中心，以将衬底和第一沟道层彼此连接。
11.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第二外延层，
其中，第二沟道层具有空心中心的管形状，
其中，第二存储层包围第二沟道层的外侧壁和下表面，以及
其中，第二外延层从衬底延伸至第二沟道层的空心中心，以将衬底和第二沟道层彼此连接。
12.根据权利要求1所述的电子设备，其中，第一沟道层与衬底直接接触。
13.根据权利要求1所述的电子设备，其中，第二沟道层与第一沟道连接图案直接接触。
14.根据权利要求1所述的电子设备，其中，第一存储层还在第一层间电介质层与第一栅电极层之间延伸。
15.根据权利要求1所述的电子设备，其中，第二存储层还在第二层间电介质层与第二栅电极层之间延伸。
16.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第三沟道层和连接构件，
其中，第三沟道层穿过第一层叠结构，并且布置成与第一沟道层平行、在大体上相同的水平处，其中，连接构件形成在衬底内，并且与第一沟道层和第三沟道层的底部耦接。
17.根据权利要求16所述的电子设备，其中，半导体存储器还包括：
附加栅电极层和绝缘层，
其中，附加栅电极层形成在衬底内，
其中，连接构件由与第一沟道层相同的材料形成，并且形成在附加栅电极层内；以及
其中，绝缘层位于附加栅电极层与衬底之间。
18.根据权利要求16所述的电子设备，其中，连接构件包括导电材料。
19.根据权利要求1所述的电子设备，还包括处理器，处理器包括：
核心单元，被配置成基于从处理器的外部输入的命令，通过使用数据来执行与命令相对应的操作；
高速缓冲存储单元，被配置成存储用于执行运算的数据、与执行运算的结果相对应的数据、或者用于执行运算的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置成在核心单元与高速缓冲存储单元之间传送数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
20.根据权利要求1所述的电子设备，还包括数据存储系统，数据存储系统包括：
存储器件，被配置成存储数据并且无论电源供给与否均保持存储的数据；
控制器，被配置成根据从外部输入的命令而控制数据输入至存储器件和从存储器件输出数据；
暂时存储器件，被配置成暂时地存储在存储器件与外部之间交换的数据；以及
接口，被配置成在存储器件、控制器和暂时存储器件中的至少一个与外部之间执行通信，
其中，半导体存储器是数据存储系统中的存储器件或者暂时存储器件的部件。
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