半導體記憶裝置及半導體記憶裝置的製造方法
本發明的實施形態是有關半導體記憶裝置及半導體記憶裝置的製造方法。
[關聯出願]
本案享有以日本專利申請案2021-43362號(申請日：2021年3月17日)作為基礎申請案的優先權。本案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
三維地層疊記憶格的NAND型快閃記憶體為人所知。
本發明的實施形態是在於提供一種可抑制斷線所致的動作不良之半導體記憶裝置及其製造方法。
實施形態的半導體記憶裝置是具備：第1層疊體、第2層疊體、中間絕緣層及複數的柱狀體。
第1層疊體是具有複數的導電層及複數的絕緣層，交替地層疊導電層與絕緣層。
第2層疊體是位於前述第1層疊體的上方，具有複數的導電層及複數的絕緣層，交替地層疊導電層與絕緣層。
中間絕緣層是位於前述第1層疊體與前述第2層疊體之間，層疊方向的厚度比前述第1層疊體的複數的絕緣層中所含的1個絕緣層更厚。
複數的柱狀體是跨越前述第1層疊體及前述第2層疊體而設，包含：核心、及被設在前述複數的導電層之中的至少一個與前述核心之間的電荷蓄積膜、以及被設在前述電荷蓄積膜與前述核心之間的半導體本體。
前述複數的柱狀體是分別具有：被形成於前述第1層疊體內的第1柱狀部、被形成於前述中間絕緣層內的中間柱狀部、及被形成於前述第2層疊體內的第2柱狀部。
在與前述中間柱狀部的前述半導體本體的前述層疊方向交叉的方向的寬度是在前述中間柱狀部的上端為最短，在前述中間柱狀部的下端為最長。
以下，參照圖面說明實施形態的半導體記憶裝置及半導體記憶裝置的製造方法。圖面是模式性或概念性者，各部分的厚度與寬度的關係、部分間的大小的比率等不一定與現實者相同。在以下的說明中，對於具有相同或類似的機能的構成附上相同的符號。然後，該等構成的重複的說明是有省略的情況。構成參照符號的文字之後的數字是為了依據包含同文字的參照符號參照，且為了區別具有同樣的構成的要素彼此間而被使用。當不需要彼此區別以包含同文字的參照符號所示的要素時，該等要素是依據只包含同文字的參照符號參照。
先定義有關+X方向、-X方向、+Y方向、-Y方向、+Z方向及-Z方向。+X方向、-X方向、+Y方向及-Y方向是與後述的基板20(參照圖4)的表面大致平行的方向。+X方向是從後述的1個串單元SU0朝向別的串單元SU1的方向(參照圖3)。-X方向是與+X方向相反方向。不區別+X方向與-X方向的情況是簡稱「X方向」。+Y方向及-Y方向是與X方向交叉(例如大致正交)的方向。+Y方向與-Y方向是彼此相反方向。不區別+Y方向與-Y方向的情況是簡稱「Y方向」。+Z方向及-Z方向是與X方向及Y方向交叉(例如大致正交)的方向。+Z方向是從後述的第1層疊體30A朝向第2層疊體30B的方向(參照圖4)。-Z方向是與+Z方向相反方向。不區別+Z方向與-Z方向的情況是簡稱「Z方向」或「層疊方向」。在本說明書中是有將「+Z方向」稱為「上」，將「-Z方向」稱為「下」的情況。但該等表現是基於方便者，不是在於規定重力方向。在本實施形態中，+Z方向是「第1方向」的一例。+X方向是「第2方向」的一例。
在本說明書所謂「連接」是不被限定於物理性連接的情況，電性連接的情況也包含。在本說明書所謂「面對」、「重疊」及「相鄰」是不被限定於2個構件彼此接觸的情況，在2個構件之間存在別的構件的情況也包含。在本說明書所謂「延伸於A方向」是例如意思A方向的尺寸比X方向、Y方向及Z方向的各尺寸之中的最小的尺寸更大。「A方向」是任意的方向。並且，在本說明書所謂「A方向的寬度」是意思在Z方向通過柱狀體40的中心軸C或中心軸C附近之與X方向大致平行的剖面的A方向的寬度(參照圖4)。所謂「柱狀體40的中心軸C」是意思在Z方向通過柱狀體40的X方向及Y方向的中心之假想的軸線。
(第1實施形態)
首先，說明有關本實施形態的半導體記憶裝置(半導體記憶體)的全體構成。
本實施形態的半導體記憶體1是非揮發性的半導體記憶裝置，例如NAND型快閃記憶體。
圖1是表示半導體記憶體1的系統構成的區塊圖。
半導體記憶體1是例如具備記憶格陣列10、行解碼器11、感測放大器12及定序器13。
記憶格陣列10是包含複數的區塊BLK0~BLKn(n是1以上的整數)。區塊BLK是非揮發性的記憶格電晶體MT(參照圖2)的集合。在記憶格陣列10是設有複數的位元線及複數的字元線。各記憶格電晶體MT是與1條的位元線及1條的字元線建立關聯。有關記憶格陣列10的詳細的構成後述。
行解碼器11是根據從外部的記憶體控制器2接收的位址資訊ADD，選擇1個區塊BLK。行解碼器11是藉由對複數的字元線分別施加所望的電壓，控制對於記憶格陣列10的資料的寫入動作及讀出動作。
感測放大器12是按照從記憶體控制器2接收的寫入資料DAT來對各位元線施加所望的電壓。感測放大器12是根據位元線的電壓來判定被記憶於記憶格電晶體MT的資料，將判定的讀出資料DAT發送至記憶體控制器2。
定序器13是根據從記憶體控制器2接收的指令CMD，控制半導體記憶體1全體的動作。
在以上說明的半導體記憶體1及記憶體控制器2是亦可藉由該等的組合來構成1個半導體裝置。半導體裝置是可舉例如SD(註冊商標)卡之類的記憶卡、或SSD(Solid State Drive)等。
其次，說明有關記憶格陣列10的電性的構成。
圖2是表示記憶格陣列10的等效電路的圖，抽出一個的區塊BLK來表示。區塊BLK是包含複數(例如4個)的串單元SU(SU0~SU3)。
各串單元SU是複數的NAND串NS的集合體。各NAND串NS的一端是被連接至位元線BL(BL0~BLm(m是1以上的整數)的任一條)。NAND串NS的另一端是被連接至源極線SL。各NAND串NS是包含複數(例如18個)的記憶格電晶體MT(MT0~MT17)、第1選擇電晶體ST1及第2選擇電晶體ST2。
複數的記憶格電晶體MT(MT0~MT17)是電性互相串聯。記憶格電晶體MT是包含控制閘極及電荷蓄積膜，非揮發記憶資料。記憶格電晶體MT按照被施加於控制閘極的電壓，將電荷蓄積於電荷蓄積膜。記憶格電晶體MT的控制閘極是被連接至對應的字元線WL(WL0~WL17的任一條)。記憶格電晶體MT是經由字元線WL來與行解碼器11電性連接。
第1選擇電晶體ST1是被連接至複數的記憶體電晶體MT(MT0~MT17)與對應的位元線BL之間。第1選擇電晶體ST1的汲極是被連接至位元線BL。第1選擇電晶體ST1的源極是被連接至複數的記憶體電晶體MT。第1選擇電晶體ST1的控制閘極是被連接至對應的選擇閘極線SGD(SGD0~SGD3的任一條)。第1選擇電晶體ST1是經由選擇閘極線SGD來與行解碼器11電性連接。第1選擇電晶體ST1是在預定的電壓被施加於選擇閘極線SGD的情況，連接NAND串NS與位元線BL。
第2選擇電晶體ST2是被連接至複數的記憶體電晶體MT(MT0~MT17)與源極線SL之間。第2選擇電晶體ST2的汲極是被連接至複數的記憶體電晶體MT。第2選擇電晶體ST2的源極是被連接至源極線SL。第2選擇電晶體ST2的控制閘極是被連接至選擇閘極線SGS。第2選擇電晶體ST2是經由選擇閘極線SGS來與行解碼器11電性連接。第2選擇電晶體ST2是在預定的電壓被施加於選擇閘極線SGS的情況，連接NAND串NS與源極線SL。
其次，說明有關記憶格陣列10的物理的構成。
圖3是表示記憶格陣列10的一部分區域的平面圖。例如，複數的串單元SU是被配列於X方向，分別延伸於Y方向。複數的串單元SU是藉由被充填絕緣材的縫隙SLT來彼此分斷。各串單元SU是包含延伸於Z方向的複數的柱狀體40。各柱狀體40是經由後述的接觸插塞BLC來與1條的位元線BL連接。例如，位元線BL是延伸於X方向。
圖4是表示記憶格陣列10的一部分區域的剖面圖。記憶格陣列10是例如包含基板20、絕緣層22、源極線SL、層疊體30、柱狀體40、接觸插塞BLC及位元線BL。
基板20是具有沿著X方向及Y方向的表面。基板20是例如矽基板。在基板20上是設有絕緣層22。在絕緣層22的內部是設有包含CMOS(Complementary MOS)等的驅動電路。在絕緣層22上是設有導電體的源極線SL。源極線SL是被形成與X方向及Y方向大致平行的板狀。
層疊體30是被設在源極線SL上。層疊體30是包含第1層疊體30A、中間絕緣層35及第2層疊體30B。
第1層疊體30A是包含1個導電層31、複數的導電層32、及複數的絕緣層33。在第1層疊體30A中，複數的導電層31、32及複數的絕緣層33會被層疊於Z方向。導電層31是作為選擇閘極線SGS機能。複數的導電層32是位於比導電層31更上方，分別作為字元線WL0~WL8機能。絕緣層33是分別被設在導電層31與導電層32之間、及複數的導電層32之間。導電層31、32及絕緣層33的各者是被形成沿著X方向及Y方向的板狀。
第2層疊體30B是對於第1層疊體30A而言位於上方。第2層疊體30B是包含複數的導電層37、1個導電層38、及複數的絕緣層39。在第2層疊體30B中，複數的導電層37、38及複數的絕緣層39會被層疊於Z方向。複數的導電層37是分別作為字元線WL9~WL17機能。導電層38是位於比複數的導電層37更上方，作為選擇閘極線SGD機能。絕緣層39是分別被設在複數的導電層37之間、及導電層37與導電層38之間。導電層37、38及絕緣層39的各者是被形成沿著X方向及Y方向的板狀。
中間絕緣層35是在Z方向位於第1層疊體30A與第2層疊體30B之間。Z方向的中間絕緣層35的厚度(例如最大厚度)t3是比第1層疊體30A中所含的任一個絕緣層33的Z方向的厚度t1更厚，且比第2層疊體30B中所含的任一1個絕緣層39的Z方向的厚度t2更厚。所謂「中間絕緣層35的厚度t3」是接觸於第1層疊體30A中所含的最上方的導電層32之中間絕緣層35的下面35A與接觸於第2層疊體30B中所含的最下方的導電層37之中間絕緣層35的上面35B之間的距離。
中間絕緣層35的厚度t3是亦可為30nm以下。
柱狀體40是例如作為1個NAND串NS機能。柱狀體40是沿著Z方向來設於層疊體30內，至少從第2層疊體30B內貫通中間絕緣層35而至第1層疊體30A內。柱狀體40的下端是被連接至源極線SL。柱狀體40的上端是經由接觸插塞BLC來連接至位元線BL。所謂接觸插塞BLC是意思以導電材料形成的柱狀或倒圓錐台形狀等的連接構件。在本實施形態中，柱狀體40是包含第1柱狀部40A、第2柱狀部40B及中間柱狀部40C。
第1柱狀部40A是被形成於第1層疊體30A內，在第1層疊體30A內延伸於Z方向。第1柱狀部40A是具有下端40A1及上端40A2。下端40A1是與源極線SL接觸。上端40A2是接觸於第2柱狀部40B。第1柱狀部40A是例如隨著從上端40A2朝向下端40A1前進而X方向及Y方向的寬度慢慢地變細。
第2柱狀部40B是被形成於第2層疊體30B內，在第2層疊體30B內延伸於Z方向。第2柱狀部40B是具有下端40B1及上端40B2。下端40B1是接觸於中間柱狀部40C。上端40B2是接觸於接觸插塞BLC。第2柱狀部40B是例如隨著從上端40B2朝向下端40B1前進而X方向及Y方向的寬度慢慢地變細。
中間柱狀部40C是被形成於中間絕緣層35內，在中間絕緣層35內延伸於Z方向。中間柱狀部40C是具有下端40C1及上端40C2。下端40C1是接觸於第1柱狀部40A。上端40C2是接觸於第2柱狀部40B。中間柱狀部40C的上端40C2與下端40C1是例如X方向及Y方向的寬度被設為相同。中間柱狀部40C的Z方向(層疊方向)的厚度是被設為與中間絕緣層35的厚度t3相同。
柱狀體40是分別從內側依序具有核心41、半導體本體42、記憶體膜43。柱狀體40是被形成於將層疊體30貫通於Z方向的孔即記憶體孔內。記憶體膜43是被設在記憶體孔的內壁。
核心41是延伸於Z方向，為柱狀。核心41是例如包含矽氧化物。核心41是位於半導體本體42的內側。
半導體本體42是延伸於Z方向。半導體本體42是被覆核心41的外側面。半導體本體42是位於記憶體膜43的內側面與核心41的外側面之間。半導體本體42是例如含矽。矽是例如使非晶矽結晶化的多晶矽。半導體本體42是第1選擇電晶體S1、記憶格電晶體MT及第2選擇電晶體S2的各者的通道。通道是源極側與汲極側之間的載體的流路。
記憶體膜43是延伸於Z方向。記憶體膜43是被覆半導體本體42的外側面。記憶體膜43是位於記憶體孔的內面與半導體本體42的外側面之間。記憶體膜43是包含區塊絕緣膜44、電荷蓄積膜45、隧道絕緣膜46。記憶體膜43是離記憶體孔的內壁以區塊絕緣膜44、電荷蓄積膜45、隧道絕緣膜46的順序位於半導體本體42的附近。
區塊絕緣膜44是位於第1層疊體30A及第2層疊體30B的導電層31、32、37、38及絕緣層33、39的各者與電荷蓄積膜45之間。區塊絕緣膜44是層疊矽氧化膜、金屬氧化物膜、複數的絕緣膜的層疊構造膜。金屬氧化物的一例是鋁氧化物。
電荷蓄積膜45是位於區塊絕緣膜44與隧道絕緣膜46之間。電荷蓄積膜45是例如含矽氮化物。電荷蓄積膜45與複數的導電層31、32、37、38的各者交叉的部分是分別作為電晶體機能。藉由電荷蓄積膜45與複數的導電層31、32、37、38交叉的部分(電荷蓄積部)內的電荷的有無或被蓄積的電荷量，記憶格電晶體MT保持資料。電荷蓄積部是位於各個的導電層31、32、37、38與半導體本體42之間，以絕緣材料包圍周圍。
隧道絕緣膜46是位於電荷蓄積膜45與半導體本體42之間。隧道絕緣膜46是例如含矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜46是半導體本體42與電荷蓄積膜45之間的電位障壁。
在如此的構成的半導體記憶體1中，柱狀體40與第1層疊體30A及第2層疊體30B的導電層31、32、37、38的交叉部分會分別作為電晶體機能。例如，柱狀體40與導電層38的交叉部分是作為第1選擇電晶體ST1機能。柱狀體40與導電層31的交叉部分是作為第2選擇電晶體ST2機能。柱狀體40與複數的導電層32、38的交叉部分是分別作為記憶格電晶體MT(MT0~MT17)機能。
圖5是將接近記憶格陣列10的中間柱狀部40C的區域擴大顯示的剖面圖。
本實施形態的記憶格陣列10是在與中間柱狀部40C的半導體本體42的層疊方向交叉的方向的寬度是在中間柱狀部40C的上端40C2(在圖5中，DB)為最短，在中間柱狀部40C的下端40C1(在圖5中，DA)為最長。
在與半導體本體42的層疊方向交叉的方向的寬度是在記憶格陣列10的剖面中，夾著核心41的半導體本體42的距離。在與半導體本體42的層疊方向交叉的方向的寬度是當與半導體本體42的層疊方向交叉的方向的剖面形狀為圓時，為該圓的直徑。當剖面形狀為橢圓時，為該橢圓的長軸的長度。剖面形狀為多角形時，為該多角形之中長度最長的對角線的長度。
中間柱狀部40C的半導體本體42是亦可形成在與層疊方向交叉的方向的寬度隨著從中間柱狀部40C的上端40C2接近下端40C1而變大。此情況，在與半導體本體42的層疊方向交叉的方向的寬度是亦可連續性地變大，或亦可階段性地變大。
中間絕緣層35的層疊方向(Z方向)的厚度t3(中間柱狀部40C的層疊方向的厚度)是中間柱狀部40C的記憶體膜43的平均膜厚、亦即半導體本體42的外側面與中間柱狀部40C的外側面之間的平均膜厚的2倍以下。例如，中間絕緣層35的厚度t3為30nm以下的情況，記憶體膜43的平均膜厚是15nm以下。並且，在與中間柱狀部40C的記憶體膜43(特別是電荷蓄積膜45)的層疊方向交叉的方向的寬度是亦可在中間柱狀部的上端40C2與下端40C1之間(亦即上端40C2及下端40C1以外的部分)為最大。
中間柱狀部40C是亦可在X方向及Y方向，比第1柱狀部40A及第2柱狀部40B更被擴大。例如，亦可中間柱狀部40C的下端40C1的外周長是比第1柱狀部40A的上端40A2的外周長更大，中間柱狀部40C的上端40C2的外周長是比第2柱狀部40B的下端的外周長更大。又，第2柱狀部40B的下端40B1的外周長是亦可比第1柱狀部40A的上端40A2的外周長更短。
其次，說明有關記憶格陣列10的製造方法的一例。
圖6是表示記憶格陣列10的製造方法之一例的工程圖。圖7~圖19是表示記憶格陣列10的各製造工程的剖面圖。
圖7是對應於圖6所示的第1層疊工程的前工程的剖面圖。在前工程中，在基板20上形成絕緣層22及源極線SL。在絕緣層22是形成有包含CMOS等的驅動電路。並且，在源極線SL上是層疊有1個絕緣層33及1個導電層31。
圖8是對應於圖6所示的第1層疊工程(S10)的剖面圖。在第1層疊工程中，在導電層31上交替層疊絕緣層33及犠牲層50。藉此，製作第1層疊前驅物60A。犠牲層50是例如氮化矽(SiN)等的氮化膜。
圖9是對應於圖6所示的第1孔形成工程(S11)的剖面圖。在第1孔形成工程中，第1孔LH會被形成於在第1層疊工程(S10)被層疊的第1層疊前驅物60A。第1孔LH是藉由光微影術及各向異性蝕刻來加工。各向異性蝕刻是例如可使用RIE(Reactive ion etching)。
圖10是對應於圖6所示的第1犠牲材形成工程(S12)的剖面圖。在第1犠牲材形成工程中，第1犠牲材51會被形成於在第1孔形成工程(S11)所形成的孔LH的內部。第1犠牲材51是例如非晶矽(aSi)。
圖11是對應於圖6所示的中間絕緣層層疊工程(S13)的剖面圖。在中間絕緣層層疊工程中，中間絕緣層35會被層疊於在第1犠牲材形成工程(S12)所形成的第1犠牲材51及第1層疊前驅物60A的最上方的犠牲層50上。
圖12是對應於圖6所示的中間孔形成工程(S14)的剖面圖。在中間孔形成工程中，中間孔MH會被形成於在中間絕緣層層疊工程(S13)所層疊的中間絕緣層35。中間孔MH是藉由光微影術及各向異性蝕刻來加工。各向異性蝕刻是例如可使用RIE。中間孔MH是亦可在X方向及Y方向，比第1孔LH更被擴大。
圖13是對應於圖6所示的中間犠牲材形成工程(S15)的剖面圖。在中間犠牲材形成工程中，中間犠牲材52會被形成於在中間孔形成工程(S14)所形成的中間孔MH的內部。中間犠牲材52是例如非晶矽(aSi)。
圖14是對應於圖6所示的第2層疊工程(S16)的剖面圖。在第2層疊工程中，在中間犠牲材形成工程(S15)被形成的中間犠牲材52及中間絕緣層35上交替層疊絕緣層33與犠牲層54。藉此，製作第2層疊前驅物60B。犠牲層54是例如氮化矽(SiN)等的氮化膜。
圖15是對應於圖6所示的第2孔形成工程(S17)的剖面圖。在第2孔形成工程中，第2孔UH會被形成於在第2層疊工程(S16)所層疊的第2層疊前驅物60B。第2孔UH是藉由光微影術(photolithography)及各向異性蝕刻來加工。各向異性蝕刻是例如可使用RIE。第2孔UH是被形成為與中間絕緣層35的中間犠牲材52連接。第2孔UH的下端部是被設為比中間犠牲材52更小的形狀。
圖16是對應於圖6所示的犠牲材除去工程(S18)的剖面圖。在犠牲材除去工程中，第1犠牲材51及中間犠牲材52會藉由濕蝕刻來除去。藉此，第1孔LH.中間孔MH的內壁面會露出。
圖17是對應於圖6所示的記憶體膜成膜工程(S19)的剖面圖。在記憶體膜成膜工程中，在犠牲材除去工程(S18)內壁面露出的第1孔LH與中間孔MH、及第2孔UH的內壁面，依序層疊區塊絕緣膜44、電荷蓄積膜45、隧道絕緣膜46而使形成記憶體膜43。
圖18、19是對應於圖6所示的半導體本體形成工程(S20)的剖面圖。在半導體本體形成工程中，首先，如圖18所示般，使半導體本體42形成於在記憶體膜成膜工程(S19)成膜後的記憶體膜43的隧道絕緣膜46的內側。其次，如圖19所示般，進行濕式薄化來調整膜厚。藉由進行濕式薄化，半導體本體42的表面的凹凸會變小，在與半導體本體42的層疊方向交叉的方向的寬度會容易在上端成為最短，在下端成為最長。
圖20是對應於圖6所示的核心形成工程(S21)的剖面圖。在核心形成工程中，首先，如圖20所示般，使核心41形成於在半導體本體形成工程S20所形成的半導體本體42的內側。
如此，在第1孔LH、中間孔MH及第2孔UH的內側形成有柱狀體40。
其次，藉由縫隙加工工程來形成縫隙SLT。藉此，區分複數的串單元SU。然後，藉由隔著縫隙SLT的濕蝕刻來除去犠牲層50、54。其次，在除去犠牲層50、54的空間充填導電材料，成為導電層32、37、38。藉由以上的工程，形成層疊體30及柱狀體40。
在本實施形態的記憶格陣列10的製造方法中，是將中間絕緣層35的厚度設為被形成於中間孔MH的半導體本體42的外側面與中間孔MH的內壁面之間的平均膜厚的2倍以下。例如，亦可在層疊膜成膜工程(S19)，將成膜於中間孔MH的內壁面之記憶體膜43的厚度設為中間絕緣層35的厚度的2倍以下。又，成膜於中間孔MH的內壁面之記憶體膜43是能以記憶體膜43來充填比第1孔LH及第2孔UH更被擴大的部分之厚度為理想。
上述的半導體記憶體1的製造方法是在第1層疊前驅物60A及第2層疊前驅物60B中，使用犠牲層50、54，但並非被限定於此。例如，亦可取代犠牲層50、54，作為導電層。此情況是不需要除去犠牲層，而充填導電材料的工程。
以上說明的本實施形態的半導體記憶體1是在與中間柱狀部40C的半導體本體42的層疊方向交叉的方向的寬度是在中間柱狀部40C的上端40C2為最短，在中間柱狀部40C的下端40C1為最長。藉此，可抑制半導體本體42的破斷的發生，因此可抑制半導體記憶體1的動作不良。可抑制半導體本體42的破斷的發生的理由雖不是一定明確，但可如其次般思考。
在第1層疊體30A與第2層疊體30B之間具備中間絕緣層35的半導體記憶體1是一般在製造工程中，與第1層疊體30A及第2層疊體30B作比較，擴大形成於中間絕緣層35的孔的大小。此情況，在中間孔MH的上端與下端是形成有階差。在具有此階差的狀態下，若在中間孔MH的內壁面依序形成記憶體膜43及半導體本體42，則在該階差的邊緣部，會有半導體本體42的厚度過度變薄，半導體本體42破斷的情形。在階差的邊緣部，半導體本體42的厚度變薄的情形，是尤其在薄化半導體本體42時有容易發生的傾向。在本實施形態中，由於是以在與半導體本體42的層疊方向交叉的方向的寬度會在中間柱狀部40C的上端40C2為最短，在中間柱狀部40C的下端40C1為最長的方式，將半導體本體42薄化，因此在階差的邊緣部，半導體本體42的厚度不易過度變薄。所以，半導體本體42不易破斷。
在本實施形態的半導體記憶體1中，在與半導體本體42的層疊方向交叉的方向的寬度是亦可隨著從中間柱狀部40C的上端40C2接近下端40C1而變大。此情況，由於半導體本體42的表面形狀形成平滑，因此半導體本體42更不易破斷。
在本實施形態的半導體記憶體1中，在與中間柱狀部的前述電荷蓄積膜的層疊方向交叉的方向的寬度是亦可在前述中間柱狀部的上端及下端以外的部分成為最大。
在本實施形態的半導體記憶體1中，中間絕緣層35的層疊方向的厚度t3是亦可為中間柱狀部40C的前述半導體本體的外側面與前述中間柱狀部的外側面之間的平均膜厚(亦即記憶體膜43的平均膜厚)的2倍以下。此情況，由於中間絕緣層35的層疊方向的厚度t3薄，因此絕緣體43形成後，隨著中間絕緣層35內周長從上端40C2接近下端40C1，成為單調地增加的平滑的形狀。藉此，半導體本體42的厚度過度地變薄的情形更不易發生。
在本實施形態的半導體記憶體1中，中間絕緣層35的層疊方向的厚度t3是可為30nm以下。此情況，由於中間絕緣層35的層疊方向的厚度t3為30nm以下薄，因此絕緣體43形成後，隨著中間絕緣層35內周長從上端40C2接近下端40C1，成為更單調地增加的平滑的形狀。藉此，半導體本體42的厚度過度地變薄的情形更不易發生。
在本實施形態的半導體記憶體1中，亦可中間柱狀部40C的下端40C1的外周長是比第1柱狀部40A的上端40A2的外周長更大，中間柱狀部40C的上端40C2的外周長是比第2柱狀部40B的下端40B1的外周長更小。此情況，由於中間柱狀部40C在X方向及Y方向，比第1柱狀部40A及第2柱狀部40B更大，因此使第1柱狀部40A及第2柱狀部40B容易經由中間柱狀部40C來連接。
在本實施形態的半導體記憶體1中，第2柱狀部40B的下端40B1的外周長是亦可比第1柱狀部40A的上端40A2的外周長更短。此情況，使第2柱狀部40B容易由中間柱狀部40C連接，因此使第1柱狀部40A及第2柱狀部40B更容易經由中間柱狀部40C來連接。
本實施形態的半導體記憶體1的製造方法是將中間絕緣層35的厚度t3設為被形成於中間孔MH的半導體本體42的外側面與中間孔MH的內壁面之間的平均膜厚的2倍以下。藉此，中間絕緣層35的層疊方向的厚度t3薄，中間孔MH的上端與下端的階差間的距離變短。因此，可取得的半導體記憶體1是在與中間柱狀部40C的半導體本體42的層疊方向交叉的方向的寬度是容易形成在中間柱狀部40C的上端40C2最短，在中間柱狀部40C的下端40C1最長，在階差的邊緣部，半導體本體42的厚度過度變薄的情形不易發生。
在本實施形態的半導體記憶體1中，記憶格陣列的中間絕緣層35的厚度t3與中間柱狀部40C的層疊方向的厚度設為相同。但，中間絕緣層35的厚度t3與中間柱狀部40C的厚度的關係不是被限定於此。亦即，只要在中間絕緣層35內具有形成中間柱狀部40C的區域，中間絕緣層35的全體的厚度是亦可比中間柱狀部40C的厚度更厚。此情況，亦可將中間柱狀部40C的層疊方向的厚度設為中間柱狀部40C的半導體本體42的外側面與中間柱狀部40C的外側面之間的平均膜厚的2倍以下。又，亦可將中間柱狀部40C的層疊方向的厚度設為30nm以下。將如此的構成的記憶格陣列的例子顯示於圖21。
圖21是表示第1變形例的記憶格陣列的中間柱狀部附近的區域的剖面圖。
圖21所示的第1變形例是中間絕緣層35的層疊方向的厚度t3與第1實施形態不同。在第1變形例中，中間絕緣層35的厚度t3比中間柱狀部40C的厚度更厚。亦即，在中間絕緣層35是具有連接中間柱狀部40C與第1柱狀部40A的連結部及連接中間柱狀部40C與第2柱狀部40B的連結部。中間絕緣層35的厚度t3是例如對於中間柱狀部40C的厚度而言，亦可位於1.1倍以上3.0倍以下的範圍內。第1變形例的其他的構成是與第1實施形態同樣，因此附上同樣的符號，省略其說明。另外，在第1變形例中，中間柱狀部40C是位於中間絕緣層35的中央，但中間柱狀部40C是亦可以其下端會成為平行於中間絕緣層35的下端之方式位置，或亦可以其上端會成為平行於中間絕緣層35的上端之方式位置。
第1變形例的中間絕緣層35是例如可如其次般形成。
在中間孔形成工程(S14)，在中間絕緣層層疊工程(S13)被層疊的中間絕緣層35中形成與第1孔LH同徑的孔。其次，從中間絕緣層35的下端至上方的位置，在X方向及Y方向，形成比第1孔LH更被擴大的孔。如此，在中間絕緣層形成具有中間柱狀部40C形成用的孔及連接中間柱狀部40C與第1柱狀部40A的連結部形成用的孔之中間孔MH。
其次，在中間犠牲材形成工程(S15)，在中間孔MH的內部形成中間犠牲材52。
其次，在進行第2層疊工程(S16)之前，在形成中間犠牲材52的中間絕緣層35上，形成用以形成連接中間柱狀部40C與第2柱狀部40B的連結部之中間絕緣層35。然後，在該中間絕緣層35上，進行第2層疊工程(S16)而製作第2層疊前驅物60B。
其次，在第2孔形成工程，在第2層疊前驅物60B形成第2孔UH，且在中間絕緣層35形成用以形成連接中間柱狀部40C與第2柱狀部40B的連結部之孔。然後，依序進行犠牲材除去工程(S18)、記憶體膜成膜工程(S19)、半導體本體形成工程(S20)、核心形成工程(S21)。
說明了本發明的幾個的實施形態，但該等的實施形態是舉例提示者，未意圖限定發明的範圍。該等實施形態是可以其他各種的形態實施，可在不脫離發明的要旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是若含在發明的範圍或主旨中，則同樣含在申請專利範圍記載的發明及其均等的範圍中。
1:半導體記憶體
2:記憶體控制器
10:記憶格陣列
11:行解碼器
12:感測放大器
13:定序器
20:基板
22:絕緣層
30:層疊體
30A:第1層疊體
30B:第2層疊體
31,32,37:導電層
33:絕緣層
35:中間絕緣層
35A:下面
35B:上面
38:導電層
39:絕緣層
40:柱狀體
40A:第1柱狀部
40A1:下端
40A2:上端
40B:第2柱狀部
40B1:下端
40B2:上端
40C:中間柱狀部
40C1:下端
40C2:上端
41:核心
42:半導體本體
43:記憶體膜
44:區塊絕緣膜
45:電荷蓄積膜
46:隧道絕緣膜
50,54:犠牲層
51:第1犠牲材
52:中間犠牲材
60A:第1層疊前驅物
60B:第2層疊前驅物
[圖1]是表示第1實施形態的半導體記憶裝置的電路構成的區塊圖。
[圖2]是第1實施形態的半導體記憶裝置的記憶格陣列的電路圖。
[圖3]是第1實施形態的半導體記憶裝置的平面圖。
[圖4]是第1實施形態的半導體記憶裝置的剖面圖。
[圖5]是表示第1實施形態的記憶格陣列的中間柱狀部附近的區域的剖面圖。
[圖6]是表示第1實施形態的記憶格陣列的製造方法的工程圖。
[圖7~20]是表示第1實施形態的記憶格陣列的製造工程的一例的剖面圖。
[圖21]是表示第1變形例的記憶格陣列的中間柱狀部附近的區域的剖面圖。
30A:第1層疊體
30B:第2層疊體
32,37:導電層
33:絕緣層
35:中間絕緣層
35A:下面
35B:上面
39:絕緣層
40:柱狀體
40A:第1柱狀部
40A2:上端
40B:第2柱狀部
40B1:下端
40C:中間柱狀部
40C1:下端
40C2:上端
41:核心
42:半導體本體
43:記憶體膜
44:區塊絕緣膜
45:電荷蓄積膜
46:隧道絕緣膜
S1:電晶體
t1,t2,t3:厚度
