TW202036858A - 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法 - Google Patents

具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法 Download PDF

Info

Publication number
TW202036858A
TW202036858A TW108118541A TW108118541A TW202036858A TW 202036858 A TW202036858 A TW 202036858A TW 108118541 A TW108118541 A TW 108118541A TW 108118541 A TW108118541 A TW 108118541A TW 202036858 A TW202036858 A TW 202036858A
Authority
TW
Taiwan
Prior art keywords
gate
layer
stack
memory
dielectric
Prior art date
Application number
TW108118541A
Other languages
English (en)
Other versions
TWI698005B (zh
Inventor
肖莉紅
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI698005B publication Critical patent/TWI698005B/zh
Publication of TW202036858A publication Critical patent/TW202036858A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明公開了3D記憶體元件的實施例及其形成方法。在示例中，一種3D記憶體元件包括基底、記憶堆疊體以及NAND記憶體串。所述記憶堆疊體包括基底上方的複數個交錯的閘極導電層和閘極到閘極介電質層。每個所述閘極到閘極介電質層包括氮氧化矽層。所述NAND記憶體串垂直延伸穿過所述記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層。

Description

具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
本發明是有關於於三維（3D）記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶單元縮小到更小的尺寸。然而，隨著記憶單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶單元的密度限制。3D記憶體架構包括記憶體陣列以及週邊設備，所述週邊設備用於控制至記憶體陣列的訊號及控制來自記憶體陣列的訊號。
本文公開了3D記憶體元件的實施例及其形成方法。
在一個示例中，一種3D記憶體元件包括基底、記憶堆疊體以及NAND記憶體串。所述記憶堆疊體包括位於所述基底上方的多個交錯的閘極導電層和閘極到閘極介電質層。所述閘極到閘極介電質層中的每一個包括氮氧化矽層。所述NAND記憶體串垂直延伸穿過所述記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層。
在另一示例中，公開了一種用於形成3D記憶體元件的方法。形成垂直延伸穿過介電質堆疊體的NAND記憶體串，所述介電質堆疊體包括所述基底上方的複數個交錯的犧牲層和介電質層。形成垂直延伸穿過所述介電質堆疊體的所述交錯的犧牲層和介電質層的縫隙開口。透過所述縫隙開口去除所述犧牲層形成複數個橫向凹部。透過所述縫隙開口和所述橫向凹部氧化所述介電質層，形成複數個閘極到閘極介電質層。透過所述縫隙開口將閘極導電層沉積到所述橫向凹部中，來形成包括複數個交錯的所述閘極導電層和所述閘極到閘極介電質層的記憶堆疊體。
在再一示例中，公開了一種用於形成3D記憶體元件的方法。在基底上方交替地沉積複數個多晶矽層和複數個氮化矽層。形成垂直延伸穿過所述多晶矽層和氮化矽層的通道結構。相對於所述氮化矽層選擇性地蝕刻所述多晶矽層，以形成複數個橫向凹部。所述氮化矽層被氧化，使得每個所述氮化矽層至少變為氮氧化矽層。複數個金屬層被沉積到所述橫向凹部中。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法來理解術語。例如，至少部分取決於上下文，如本文所使用的術語“一個或複數個”可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“所述”等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解的是，本發明中的“在……上”、“在……上方”和“在……之上”的含義應以最廣泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在……之上”或“在……上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或複數個）元件或特徵的關係。除了圖式中所示的方向之外，空間相對術語旨在涵蓋器件在使用或操作中的不同方向。設備可以以其他方式定向（旋轉90度或在其他方向上）並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成基底。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的任何一對水平平面之間或在頂表面和底表面處。層可以水平、垂直和/或沿著錐形表面延伸。基底可以是層，基底可以在其中包括一層或複數層，和/或基底可以在其上、上方和/或其下具有一層或複數層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸部層（其中形成有互連線和/或過孔接觸部）以及一個或複數個介電質層。
如本文所使用的，術語“標稱/標稱上”是指在產品或製程的設計階段期間設定的部件或製程步驟的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起的。如本文所使用的，術語“大約”表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以表示給定量的值，該給定量的值例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語“3D記憶體元件”是指在橫向方向的基底上具有垂直方向的記憶單元電晶體串（在本文中稱為“記憶體串”，例如NAND記憶體串）的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”表示標稱上垂直於基底的橫向表面。
透過在具有多疊層架構的記憶堆疊體中形成更多的膜（例如，金屬閘極導電層和氧化矽閘極到閘極介電質層），可以垂直放大3D記憶體元件，例如3D NAND記憶體元件。在形成延伸通過多疊層記憶堆疊體的記憶體串期間，可以應用多個高溫熱處理，例如用於在通道孔蝕刻之後釋放應力的熱退火、用於矽選擇性磊晶生長的氫氣烘烤預處理（SEG）以及高溫SEG製程本身（例如，超過850°C）。因為上疊層在製造過程中經歷較少的高溫熱處理，所以針對記憶堆疊體的上疊層中的膜的熱預算少於針對下疊層中的膜的熱預算（thermal budget）。由於熱預算差異，上疊層中的氧化矽閘極到閘極介電質層的品質變得比下疊層中的氧化矽閘極到閘極介電質層的品質差，例如，具有較少的氧化膜收縮和較鬆散的膜結構。因此，在蝕刻氮化矽犧牲層的後續閘極替換製程期間，上疊層中的氧化矽膜可能不僅在通道結構的側壁上橫向地具有顯著損失，而且在每個氧化矽閘極到閘極介電質層的厚度的垂直方向上也具有顯著損失。不均勻的氧化矽膜損失可能降低3D記憶體元件的產量和/或電氣性能（例如，具有更多的閘極到閘極耦合和洩漏問題）。
根據本發明的各種實施例提供了具有非氧化矽閘極到閘極介電質層的記憶堆疊體及其製造方法。所述非氧化矽閘極到閘極介電質層可以包括氮氧化矽層或氮化矽層。在多晶矽層作為犧牲層的一些實施例中，多晶矽和氮化矽之間的高蝕刻選擇性可以避免在閘極替換期間由熱預算差異引起的上疊層到下疊層氧化物損失。在一些實施例中，由於氮化矽具有比氧化矽更高的介電常數，所以氮化矽閘極到閘極介電質層可以減少閘極到閘極耦合和洩漏的機會。在一些實施例中，可以進一步氧化氮化矽膜，以變為氮氧化矽膜或甚至包括氧氮化矽的多層膜，其比作為閘極到閘極介電質材料的氧化矽膜具有更好的電氣阻隔性能。結果，透過具有本文公開的非氧化矽閘極到閘極介電質層的記憶堆疊體，可以改善3D記憶體元件的產量和電氣性能。
圖1A為本發明一些實施例的具有記憶堆疊體的示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。3D記憶體元件100可以包括基底102，所述基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、或任何其適當的材料。在一些實施例中，基底102是減薄的基底（例如，半導體層），其透過研磨、蝕刻、化學機械拋光（CMP）或其任意組合而變薄。應注意，圖1A中包括x軸和y軸，以進一步示出3D記憶體元件100中的部件的空間關係。3D記憶體元件100的基底102包括在x方向（即，橫向方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，當基底在y方向上位於3D記憶體元件的最低平面中時，在y方向上（即，垂直方向上）相對於3D記憶體元件的基底（例如，基底102）決定一個部件（例如，層或元件）是否在3D記憶體元件（例如，3D記憶體元件100）的另一部件（例如，層或元件）“上”、“上方”或“下方”。在整個發明中應用了用於描述空間關係的相同概念。
3D記憶體元件100可以是單片3D記憶體元件的一部分。術語“單片”意味著3D記憶體元件的部件（例如，週邊元件和記憶陣列元件）形成在單個基底上。對於單片3D記憶體元件來說，由於週邊元件處理和記憶陣列元件處理的卷積，製造會遇到額外的限制。例如，記憶陣列元件（例如，NAND記憶體串）的製造受到與已經形成或將要形成在同一基底上的週邊元件相關聯的熱預算的約束。
或者，3D記憶體元件100可以是非單片3D記憶體元件的一部分，其中部件（例如，週邊元件和記憶陣列元件）可以分別在不同的基底上形成，並且然後例如以面對面的方式對其進行鍵合。在一些實施例中，記憶陣列元件基底（例如，基底102）保持為鍵合的非單片3D記憶體元件的基底，並且週邊元件（例如，包括用於有助於3D記憶體元件100的操作的任何適當的數位、類比和/或混合信號週邊電路，例如頁緩衝器、解碼器和鎖存器；未示出）被倒裝並且朝著記憶陣列元件（例如，NAND記憶體串）向下以用於混合鍵合。應當理解，在一些實施例中，記憶陣列元件基底（例如，基底102）被倒裝並且朝著週邊元件（未示出）朝下以用於混合鍵合，使得在鍵合的非單片3D記憶體元件中，記憶陣列元件在週邊元件之上。記憶陣列元件基底（例如，基底102）可以是減薄的基底（其不是鍵合的非單片3D記憶體元件的基底），並且非單片3D記憶體元件的後端製程（BEOL）互連可以形成在被減薄的記憶陣列元件基底的背面上。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中記憶單元被設置成NAND記憶體串110的陣列的形式，每個NAND記憶體串110在基底102上方垂直延伸。記憶陣列元件可以包括延伸穿過多個對的NAND記憶體串110，每個對包括閘極導電層106和閘極到閘極介電質層108。交錯的閘極導電層106和閘極到閘極介電質層108是記憶堆疊體104的一部分。記憶堆疊體104中的閘極導體層106和閘極到閘極介電質層108的對的數量（例如，32，64，96或128）決定了3D記憶體元件100中的記憶單元的數量。記憶堆疊體104可以包括多個交錯的閘極導電層106和閘極到閘極介電質層108。記憶堆疊體104中的閘極導電層106和閘極到閘極介電質層108可以在垂直方向上交替。換句話說，除了記憶堆疊體104的頂部或底部處的那些之外，每個閘極導電層106可以在其兩側與兩個閘極到閘極介電質層108相鄰，並且每個閘極到閘極介電質層108可以在其兩側與兩個閘極導電層106相鄰。閘極導電層106可以均具有相同的厚度或不同的厚度。類似地，閘極到閘極介電質層108可以均具有相同的厚度或不同的厚度。
每個閘極導電層106可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任意組合。在一些實施例中，每個閘極導電層106包括金屬層，例如鎢層。在一些實施例中，每個閘極導電層106包括摻雜多晶矽層。可以利用任何合適的摻雜劑將多晶矽摻雜到期望的摻雜濃度，以變成可以用作閘極線材料的導電材料。每個閘極導電層106的厚度可以在大約10nm和大約50nm之間，例如在10nm和50nm之間（例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。每個閘極導電層106可以是圍繞NAND記憶體串110的閘極電極（閘極線），並且可以作為字元線橫向延伸。
不同於具有氧化矽閘極到閘極介電質層的一些已知3D記憶體元件（例如，每個閘極到閘極介電質層包括單個氧化矽層），3D記憶體元件100可以在記憶堆疊體104中使用非氧化矽閘極到閘極介電質層，以避免熱預算差異引起的上下疊層氧化物損失以及利用減少的閘極到閘極耦合和洩漏來改善阻擋性能。在一些實施例中，每個閘極到閘極介電質層108包括氮氧化矽層（在本文中稱為“氮氧化矽閘極到閘極介電質層”）。氮氧化矽（SiNx Oy ）的介電常數高於氧化矽的介電常數，例如在約20℃處介於大約4和大約7之間，例如介於4和7之間，並且因此比作為閘極到閘極介電質層的材料的氧化矽具有更好的阻隔性能。閘極到閘極介電質層108的厚度可以在大約10nm和大約50nm之間，例如在10nm和50nm之間（例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。
在不同的示例中，氮氧化矽閘極到閘極介電質層（例如，閘極到閘極介電質層108）的結構可以變化。圖2A為本發明一些實施例的示例性氮氧化矽閘極到閘極介電質層的截面圖。如圖2A中所示，根據一些實施例，堆疊在兩個閘極導電層202之間的每個氮氧化矽閘極到閘極介電質層204由氮氧化矽層組成，即，是由氮氧化矽製成的單層。圖2B為本發明一些實施例的另一示例性氮氧化矽閘極到閘極介電質層206的截面圖。如圖2B中所示，根據一些實施例，堆疊在兩個閘極導電層202之間的每個氮氧化矽閘極到閘極介電質層206是具有多個子層的複合層，其中至少一個子層是氮氧化矽層208。也就是說，每個閘極到閘極介電質層206可以包括氮氧化矽層208和至少一個氧化矽層210。如圖2B中所示，根據一些實施例，每個閘極到閘極介電質層206包括堆疊在兩個氧化矽層210之間的氮氧化矽層208。換句話說，閘極到閘極介電質層206可以是SiO2 /SiOx Ny /SiO2 形式的複合層。應當理解，複合層中氧化矽層的數量不受限制，只要複合層包括至少一個氮氧化矽層即可。如下面詳細描述的，透過在氧化氮化矽層時控制氧擴散濃度，可以實現氮氧化矽閘極到閘極介電質層的複合層結構。
返回參考圖1，在一些實施例中，記憶堆疊體104具有多疊層架構（例如，如圖1A中所示的雙疊層架構），其包括基底102上方的下記憶疊層134以及下記憶疊層134上方的上記憶疊層136。下記憶疊層134和上記憶疊層136的每一個中的閘極導電層106和閘極到閘極介電質層108的對數可以相同或不同。下記憶疊層134和上記憶疊層136中的每一個可以包括如上所述的交錯的閘極導電層106和閘極到閘極介電質層108（均包括氮氧化矽層）。記憶堆疊體104還可以包括位於下記憶疊層134和上記憶疊層136之間的疊層間介電質層138。在一些實施例中，疊層間介電質層138包括與閘極到閘極介電質層108相同的材料（例如，氮氧化矽），並且因此被認為是下記憶疊層134或上記憶疊層136的一部分。
如圖1A中所示，NAND記憶體串110可以包括垂直延伸穿過下記憶疊層134的下通道結構112、垂直延伸穿過上記憶疊層136的上通道結構114、以及垂直位於下通道結構112與上通道結構114之間並分別與之接觸的疊層間插塞116。下通道結構112可以包括填充有半導體層（例如，作為半導體通道122）和多個介電質層（例如，作為記憶膜120）的通道孔。在一些實施例中，半導體通道122包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶膜120是複合層，其包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層。下通道結構112的剩餘空間可以部分或完全填充有覆蓋層124，覆蓋層124包括介電質材料，例如氧化矽。下通道結構112可以具有圓柱形狀（例如，柱形）。根據一些實施例，覆蓋層124、半導體通道122、記憶膜120的穿隧層，儲存層和阻擋層按此順序從柱的中心朝向外表面徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任意組合。在一個示例中，記憶膜120可以包括氧化矽/氧氮化矽/氧化矽（ONO）的複合層。類似地，上通道結構114可以包括記憶膜128、半導體通道130和覆蓋層148，覆蓋層148、半導體通道130和記憶膜128按此順序從中心朝向柱的外表面徑向佈置。
在一些實施例中，下通道結構112還包括位於下通道結構112的下部（例如，在下端處）的半導體插塞118。如本文所使用的，當基底102位於3D記憶體元件100的最低平面時，部件（例如，下通道結構112）的“上端”是在y方向上遠離基底102的端部，並且部件（例如，下通道結構112）的“下端”是在y方向上更靠近基底102的端部。半導體插塞118可以包括半導體材料，例如矽，其在任何合適的方向上從基底102磊晶生長。應當理解，在一些實施例中，半導體插塞118包括單晶矽，與基底102的材料相同。換句話說，半導體插塞118可以包括材料與基底102相同、磊晶生長的半導體層。半導體插塞118可以用作由NAND記憶體串110的源選閘極控制的通道。
在一些實施例中，下通道結構112還包括位於下通道結構112的上部（例如，在上端處）的通道插塞126。通道插塞126可以與半導體通道122的上端接觸。通道插塞126可以包括半導體材料（例如，多晶矽）。在一些實施例中，通道插塞126包括開口，所述開口填充有作為黏附層的Ti/TiN或Ta/TaN以及作為導體的鎢。透過在3D記憶體元件100的製造期間覆蓋下通道結構112的上端，通道插塞126可以用作蝕刻停止層，以防止蝕刻下通道結構112中填充的介電質，例如氧化矽和氮化矽。類似地，上通道結構114也可以包括位於NAND記憶體串110的上端處的通道插塞132。在一些實施例中，通道插塞132可以用作NAND記憶體串110的汲極。
如圖1A中所示，下通道結構112和上通道結構114可以電連接到設置在它們之間的疊層間插塞116。疊層間插塞116可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，疊層間插塞116設置在下通道結構112的通道插塞126上方並與之接觸，以電連接到下通道結構112。在一些實施例中，疊層間插塞116設置在上通道結構114的半導體通道130下方並與之接觸，以電連接到上通道結構114。NAND記憶體串110的陣列的多個疊層間插塞116可以被疊層間介電質層138包圍和電隔離。
如圖1A中所示，3D記憶體元件100還包括垂直延伸穿過記憶堆疊體104的交錯的閘極導電層106和閘極到閘極介電質層108的縫隙結構142。縫隙結構142也可以橫向延伸以將記憶堆疊體104分成多個塊。縫隙結構142可以包括縫隙開口，其為化學前體提供通路以形成閘極導電層106。在一些實施例中，縫隙結構142包括具有導電材料的縫隙接觸部146，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任意組合。為了將縫隙接觸部146與閘極導電層106電隔離，縫隙結構142還可以包括沿著縫隙開口的側壁設置的間隔體144以及鄰接縫隙開口的側壁的回蝕凹部140。間隔體144可以包括一層或多層介電質材料，例如氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，縫隙結構142的縫隙接觸部146用作3D記憶體元件100的源極接觸部並且電連接到NAND記憶體串110的源極，例如，NAND記憶體串110的陣列的陣列共源極（ACS）。
在圖1A中，NAND記憶體串110包括透過疊層間插塞116電連接的兩個通道結構112和114，其也稱為雙單元形成（DCF）結構。圖1B為本發明一些實施例的具有記憶堆疊體的另一示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。與圖1A中NAND記憶體串110具有DCF結構不同，圖1B中的3D記憶體元件101包括具有單通道結構111的NAND記憶體串109，其也被稱為單單元形成（SCF）結構。3D記憶體元件101的其餘部件基本上類似於圖1A中的3D記憶體元件100中的對應物，因此在這裡不再重複詳細描述。
在一些實施例中，3D記憶體元件101是NAND快閃記憶體元件，其中記憶單元被設置成NAND記憶體串109的陣列的形式，每個NAND記憶體串109在基底102上方垂直延伸。記憶堆疊體103可以包括多個交錯的閘極導電層105和閘極到閘極介電質層107。在一些實施例中，每個閘極導電層105包括金屬層，例如鎢層。在一些實施例中，每個閘極導電層105包括摻雜多晶矽層。與一些已知的具有氧化矽閘極到閘極介電質層的3D記憶體元件（例如，每個閘極到閘極介電質層包括單個氧化矽層）不同，3D記憶體元件101可以在記憶堆疊體103中使用非氧化矽閘極到閘極介電質層，以避免熱預算差異引起的上下疊層氧化物損失，並且透過減少的閘極到閘極耦合和洩漏來改善阻擋性能。在一些實施例中，每個閘極到閘極介電質層107包括氮氧化矽層（在本文中稱為“氮氧化矽閘極到閘極介電質層”）。根據一些實施例，每個閘極到閘極介電質層107由氮氧化矽層組成，即，是由氮氧化矽製成的單層。在一些實施例中，每個閘極到閘極介電質層107包括氮氧化矽層和至少一個氧化矽層，例如堆疊在兩個氧化矽層之間的氮氧化矽層。
在一些實施例中，記憶堆疊體103具有多疊層架構（例如，如圖1B中所示的雙疊層架構），其包括基底102上方的下記憶疊層133以及所述下記憶疊層133上方的上記憶疊層135。如上所述，下記憶疊層133和上記憶疊層135中的每一個可以包括交錯的閘極導電層105和閘極到閘極介電質層107（均包括氮氧化矽層）。記憶堆疊體103還可以包括位於下記憶疊層133和上記憶疊層135之間的疊層間介電質層137。在一些實施例中，疊層間介電質層137包括與閘極到閘極介電質層107相同的材料（例如，氮氧化矽），並且因此被認為是下記憶疊層133或上記憶疊層135的一部分。
如圖1B中所示，NAND記憶體串109可以包括垂直延伸穿過下記憶疊層133和上記憶疊層135二者的單通道結構111。通道結構111可以包括垂直連接的兩個通道孔（例如，下通道孔和上通道孔），並且所述通道結構111填充有半導體層（例如，作為半導體通道129）和多個介電質層（例如，作為記憶膜127）。在一些實施例中，半導體通道129包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶膜127是複合層，包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層。通道結構111的剩餘空間可以部分或完全填充有覆蓋層123，覆蓋層123包括介電質材料，例如氧化矽。通道結構111可以具有圓柱形狀（例如，柱形）。根據一些實施例，覆蓋層123、半導體通道129、記憶膜127的穿隧層，儲存層和阻擋層按此順序從柱的中心朝向外表面徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電質或其任意組合。
在一些實施例中，NAND記憶體串109還包括位於通道結構111的下部（例如，在下端處）的半導體插塞117。半導體插塞117可以包括半導體材料，例如單晶矽，它在任何合適的方向上從基底102磊晶生長。半導體插塞117可以用作由NAND記憶體串109的源選閘極控制的通道。在一些實施例中，NAND記憶體串109還包括位於通道結構111的上部（例如，在上端處）的通道插塞131。在一些實施例中，通道插塞131可以用作NAND記憶體串109的汲極。
如圖1B中所示，3D記憶體元件101還包括垂直延伸穿過記憶堆疊體103的交錯的閘極導電層105和閘極到閘極介電質層107的縫隙結構142。在一些實施例中，縫隙結構142包括縫隙接觸部146，所述縫隙接觸部146用作3D記憶體元件101的源極接觸部並且電連接到NAND記憶體串109的源極，例如NAND記憶體串109的陣列的ACS。為了將縫隙接觸部146與閘極導電層105電隔離，縫隙結構142還可以包括沿著縫隙開口的側壁設置的間隔體144以及與縫隙開口的側壁鄰接的回蝕凹部140。
應當理解，除了氮氧化矽之外，其他非氧化矽介電質材料可以用於形成閘極到閘極介電質層，而在閘極替換製程中沒有氧化物損失並且具有優異的閘極到閘極阻擋性能。例如，圖3A為本發明一些實施例的具有記憶堆疊體的示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。與上面關於使用氮氧化矽閘極到閘極介電質層的圖1A描述的3D記憶體元件100不同，3D記憶體元件300包括記憶堆疊體304中的氮化矽閘極到閘極介電質層。3D記憶體元件300的其餘部件基本上類似於圖1A中的3D記憶裝置100中的對應物，並且因此在此不再重複詳細描述。
在一些實施例中，3D記憶體元件300是NAND快閃記憶體元件，其中記憶單元被設置成在基底302上方垂直延伸的NAND記憶體串310的陣列的形式。記憶堆疊體304可以包括多個交錯的閘極導電層306和閘極到閘極介電質層308。每個閘極導電層306可以包括導電材料，其包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任意組合。在一些實施例中，每個閘極導電層306包括金屬層，例如鎢層。在一些實施例中，每個閘極導電層306包括摻雜多晶矽層。可以利用任何合適的摻雜劑將多晶矽摻雜到期望的摻雜濃度，以變為可以用作閘極線材料的導電材料。每個閘極導電層306的厚度可以在大約10nm和大約50nm之間，例如在10nm和50nm之間（例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。每個閘極導電層306可以是圍繞NAND記憶體串310的閘極電極（閘極線），並且可以作為字元線橫向延伸。
與具有氧化矽閘極到閘極介電質層的一些已知3D記憶體元件（例如，每個閘極到閘極介電質層包括單個氧化矽層）不同，3D記憶體元件300在記憶堆疊體304中可以使用非氧化矽閘極到閘極介電質層，以避免熱預算差異引起的上下疊層氧化物損失以及透過減少的閘極到閘極耦合和洩漏來改善阻擋性能。在一些實施例中，每個閘極到閘極介電質層308包括氮化矽層（在本文中稱為“氮化矽閘極到閘極介電質層”）。氮化矽（Si3 N4 ）的介電常數高於氧化矽的介電常數，例如在大約20℃處介於大約7和大約11之間，例如介於7和11之間，因此與氧化矽作為閘極到閘極介電質層308的材料相比具有更好的阻隔性能。閘極到閘極介電質層308的厚度可以在大約10nm和大約50nm之間，例如在10nm和50nm之間（例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。在一些實施例中，每個閘極到閘極介電質層308由氮化矽層組成，即，是由氮化矽製成的單層。根據一些實施例，每個閘極到閘極介電質層308不包括氧化矽層。根據一些實施例，每個閘極到閘極介電質層308不包括氮氧化矽層。
在一些實施例中，記憶堆疊體304具有多疊層架構（例如，如圖3A中所示的雙疊層架構），其包括基底302上方的下記憶疊層334和下記憶疊層334上方的上記憶疊層336。如上所述，下記憶疊層334和上記憶疊層336中的每一個可以包括交錯的閘極導電層306和閘極到閘極的介電質層308（均包括氮化矽層）。記憶堆疊體304還可以包括位於下記憶疊層334和上記憶疊層336之間的疊層間介電質層338。在一些實施例中，疊層間介電質層338包括與閘極到閘極介電質層308相同的材料（例如，氮化矽），並且因此被認為是下記憶疊層334或上記憶疊層336的一部分。
如圖3A中所示，NAND記憶體串310具有DCF結構，該DCF結構包括垂直延伸穿過下記憶疊層334的下通道結構312、垂直延伸穿過上記憶疊層336的上通道結構314、以及垂直位於下通道結構312和上通道結構314之間並且分別與之接觸的疊層間插塞316。下通道結構312可以包括填充有半導體層（例如，作為半導體通道322）和多個介電質層（例如，作為記憶膜320）的通道孔。在一些實施例中，半導體通道322包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶膜320是複合層，包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層。下通道結構312的剩餘空間可以部分或完全填充有覆蓋層324，覆蓋層324包括介電質材料，例如氧化矽。類似地，上通道結構314可以包括記憶膜328、半導體通道330和覆蓋層348，其中覆蓋層348、半導體通道330和記憶膜328按此順序從中心朝向柱的外表面徑向佈置。
在一些實施例中，下通道結構312還包括位於下通道結構312的下部（例如，在下端處）的半導體插塞318。半導體插塞318可以包括半導體材料，例如單晶矽，其在任何合適的方向上從基底302磊晶生長。半導體插塞318可以用作由NAND記憶體串310的源選閘極控制的通道。在一些實施例中，下通道結構312還包括位於下通道結構312的上部（例如，在上端處）的通道插塞326。類似地，上通道結構314也可以包括位於NAND記憶體串310的上端處的通道插塞332。在一些實施例中，通道插塞332可以用作NAND記憶體串310的汲極。如圖3A中所示，下通道結構312和上通道結構314可以電連接到設置在它們之間的疊層間插塞316。疊層間插塞316可以包括矽，例如非晶矽、多晶矽或單晶矽。NAND記憶體串310的陣列的多個疊層間插塞316可以被疊層間介電質層338圍繞並電隔離。
如圖3A中所示，3D記憶體元件300還包括垂直延伸穿過記憶堆疊體304的交錯的閘極導電層306和閘極到閘極介電質層308的縫隙結構342。在一些實施例中，縫隙結構342包括縫隙接觸部346，其用作3D記憶體元件300的源極接觸部並電連接到NAND記憶體串310的源極，例如NAND記憶體串310的陣列的ACS。為了將縫隙接觸部346與閘極導電層306電隔離，縫隙結構342還可以包括沿著縫隙開口的側壁設置的間隔體344以及與縫隙開口的側壁鄰接的回蝕凹部340。
圖3B為本發明一些實施例的具有記憶堆疊體303的另一示例性3D記憶體元件301的截面圖，所述記憶堆疊體303具有氮化矽閘極到閘極介電質層。與NAND記憶體串310具有DCF結構的圖3A中不同，圖3B中的3D記憶體元件301包括具有單通道結構311的NAND記憶體串309，其也稱為SCF結構。3D記憶體元件301的其餘部件基本上類似於圖3A中的3D記憶體元件300中的對應物，並且因此在此不再詳細重複。
在一些實施例中，3D記憶體元件301是NAND快閃記憶體元件，其中記憶單元被設置為NAND記憶體串309的陣列的形式，每個NAND記憶體串309在基底302上方垂直延伸。記憶堆疊體303可以包括多個交錯的閘極導電層305和閘極到閘極介電質層307。在一些實施例中，每個閘極導電層305包括金屬層，例如鎢層。在一些實施例中，每個閘極導電層305包括摻雜多晶矽層。與一些已知的具有氧化矽閘極到閘極介電質層（例如，每個閘極到閘極介電質層包括單個氧化矽層）的3D記憶體元件不同，3D記憶體元件301可以在記憶堆疊體303中使用非氧化矽閘極到閘極介電質層，以避免熱預算差異引起的上下疊層氧化物損失以及透過減少的閘極到閘極耦合和洩漏來改善阻擋性能。在一些實施例中，每個閘極到閘極介電質層307包括氮化矽層（在本文中稱為“氮化矽閘極到閘極介電質層”）。根據一些實施例，每個閘極到閘極介電質層307由氮氧化矽層組成，即，是由氮化矽製成的單層。在一些實施例中，每個閘極到閘極介電質層307不包括氧化矽層。在一些實施例中，每個閘極到閘極介電質層307不包括氮氧化矽層。
在一些實施例中，記憶堆疊體303具有多疊層架構（例如，如圖3B中所示的雙疊層架構），其包括基底302上方的下記憶疊層333以及下記憶疊層333上方的上記憶疊層335。如上所述，下記憶疊層333和上記憶疊層335中的每一個可以包括交錯的閘極導電層305和閘極到閘極介電質層307（均包括氮化矽層）。記憶堆疊體303還可以包括位於下記憶疊層333和上記憶疊層335之間的疊層間介電質層337。在一些實施例中，疊層間介電質層337包括與閘極到閘極介電質層307相同的材料（例如，氮化矽），並且因此疊層間介電質層337被認為是下記憶疊層333或上記憶疊層335的一部分。
如圖3B中所示，NAND記憶體串309可以包括垂直延伸穿過下記憶疊層333和上記憶疊層335二者的單通道結構311。通道結構311可以包括垂直連接的兩個通道孔（例如，下通道孔和上通道孔），並且所述通道孔填充有半導體層（例如，作為半導體通道329）和多個介電質層（例如，作為記憶膜327）。在一些實施例中，半導體通道329包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶膜327是複合層，包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層。通道結構311的剩餘空間可以部分或完全填充有覆蓋層323，覆蓋層323包括介電質材料，例如氧化矽。
在一些實施例中，NAND記憶體串309還包括位於通道結構311的下部（例如，在下端處）的半導體插塞317。半導體插塞317可以包括半導體材料，例如單晶矽，其在任何合適的方向上從基底302磊晶生長。半導體插塞317可以用作由NAND記憶體串309的源選閘極控制的通道。在一些實施例中，NAND記憶體串309還包括在通道結構311的上部（例如，在上端處）的通道插塞331。在一些實施例中，通道插塞331可以用作NAND記憶體串309的汲極。
如圖3B中所示，3D記憶體元件301還包括垂直延伸穿過記憶堆疊體303的交錯的閘極導電層305和閘極到閘極介電質層307的縫隙結構342。在一些實施例中，縫隙結構342包括縫隙接觸部346，所述縫隙接觸部346用作3D記憶體元件301的源極接觸部並且電連接到NAND記憶體串309的源極，例如，NAND記憶體串309的陣列的ACS。為了將縫隙接觸部346與閘極導電層305電隔離，縫隙結構342還可以包括沿著縫隙開口的側壁設置的間隔體344以及與縫隙開口的側壁鄰接的回蝕凹部340。
圖4A-4C為本發明一些實施例的用於形成NAND記憶體串的示例性製造製程。圖5A-5D為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。圖7A-7C為本發明一些實施例的用於形成另一NAND記憶體串的示例性製造製程。圖8A-8D為本發明一些實施例的用於形成具有記憶堆疊體的另一3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。圖10為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性方法的流程圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。圖4A-4C、5A-5D、7A-7C和8A-8D中描述的3D記憶體元件的示例包括圖1A和1B中所描述的3D記憶體元件100和101。以下將一起描述圖4A-4C、5A-5D、7A-7C、8A-8D和10。應當理解，方法1000中示出的步驟不是窮舉的，並且可以在任何所示步驟之前，之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與圖10中所示不同的順序執行。
參考圖10，方法1000開始於步驟1002，其中形成垂直延伸穿過介電質堆疊體的NAND記憶體串，所述介電質堆疊體包括基底上方的多個交錯的犧牲層和介電質層。所述基底可以是矽基底。在一些實施例中，每個犧牲層包括多晶矽層，並且每個介電質層包括氮化矽層。在一些實施例中，為了形成NAND記憶體串，形成第一介電質疊層，並且形成垂直延伸穿過所述第一介電質疊層的第一通道結構。在一些實施例中，為了形成NAND記憶體串，在所述第一通道結構上方形成與所述第一通道結構接觸的疊層間插塞。在一些實施例中，為了形成NAND記憶體串，在所述第一介電質疊層上方形成第二介電質疊層，並且在所述疊層間插塞上方形成垂直延伸穿過所述第二介電質疊層的第二通道結構，所述第二通道結構與所述疊層間插塞接觸。
參考圖4A，在矽基底402上方形成包括多對犧牲層406和介電質層408的下介電質疊層404。根據一些實施例，下介電質疊層404包括交錯的犧牲層406和介電質層408。介電質層408和犧牲層406可以交替地沉積在矽基底402上，以形成下介電質疊層404。在一些實施例中，每個介電質層408包括氮化矽層，並且每個犧牲層406包括多晶矽層。也就是說，多個多晶矽層和多個氮化矽層可以交替地沉積在矽基底402上方，以形成下介電質疊層404。根據一些實施例，多晶矽和氮化矽是一對具有高蝕刻選擇性的材料，例如，大於30。應當理解，在其他實施例中，可以使用具有高蝕刻選擇性的其他材料對作為介電質層408和犧牲層406的材料。下介電質疊層404可以透過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合。
如圖4A中所示，下通道孔410是形成為垂直延伸穿過下介電質疊層404的開口。在一些實施例中，穿過下介電質疊層404形成多個開口，使得每個開口變為用於在後來的製程中生長單獨的NAND記憶體串的位置。在一些實施例中，用於形成下通道孔410的製造製程包括濕式蝕刻和/或乾式蝕刻，例如深度離子反應蝕刻（DRIE）。在一些實施例中，下通道孔410進一步延伸穿過矽基底402的頂部。穿過下介電質疊層404的蝕刻製程可以不停止在矽基底402的頂表面處並且可以繼續蝕刻矽基底402的一部分。
如圖4B中所示，可以透過在任意合適的方向上（例如，從底表面和/或側表面）從矽基底402磊晶生長的單晶矽填充下通道孔410的下部（如圖4A中所示）來形成半導體插塞412。用於磊晶生長半導體插塞412的製造製程可以包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任意組合。
如圖4B中所示，在半導體插塞412上方沿著下通道孔410的側壁形成記憶膜414（包括阻擋層、儲存層和穿隧層）和半導體通道416。在一些實施例中，首先在半導體插塞412上方沿著下通道孔410的側壁沉積記憶膜414，然後在記憶膜414上方沉積半導體通道416。隨後可以使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程、或其任意組合）以此順序沉積阻擋層、儲存層和穿隧層，以形成記憶膜414。然後，可以透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程、或其任意組合）在穿隧層上沉積多晶矽來形成半導體通道416。半導體通道416可以使用例如SONO衝壓製程與半導體插塞412接觸。在一些實施例中，半導體通道416沉積在下通道孔410中而不完全填充下通道孔410。如圖4B中所示，使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任意組合）在下通道孔410中形成覆蓋層418，例如氧化矽層，以完全或部分地填充下通道孔410的剩餘空間。
如圖4B中所示，在下通道孔410的上部（如圖4A中所示）中形成通道插塞420。在一些實施例中，透過CMP、濕式蝕刻和/或乾式蝕刻去除並平坦化位於下介電質疊層404的頂表面上的記憶膜414、半導體通道416和覆蓋層418的部分。然後，透過濕式蝕刻和/或乾式蝕刻下通道孔410的上部中的記憶膜414、半導體通道416和覆蓋層418的所述部分，可以在下通道孔410的上部中形成凹部。然後，可以透過一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任意組合）將半導體材料（例如，多晶矽）沉積到凹部中來形成通道插塞420。從而通過下介電質疊層404形成下通道結構422。
如圖4B中所示，在下介電質疊層404上方形成包括多對犧牲層406和介電質層408的上介電質疊層426。上介電質疊層426可以透過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任意組合。在一些實施例中，在形成上介電質疊層426之前，在下介電質疊層404上沉積諸如氮化矽層的疊層間介電質層424，使得在疊層間介電質層424上沉積上介電質疊層426。與下介電質疊層404類似，多個多晶矽層和多個氮化矽層可以交替地沉積在下介電質疊層404上方，以形成上介電質疊層426。從而形成包括下介電質疊層404和上介電質疊層426的介電質堆疊體428。如圖4B中所示，上通道孔430是形成為垂直延伸穿過上介電質疊層426以暴露下通道結構422的通道插塞420的另一開口。上通道孔430可以與下通道結構422對準，以暴露通道插塞420的至少一部分。在一些實施例中，用於形成上通道孔430的製造製程包括濕式蝕刻和/或乾式蝕刻，例如DRIE。
如圖4C中所示，疊層間插塞431可以形成在下通道結構422的通道插塞420上方並與之接觸。在一些實施例中，透過圖案化疊層間介電質層424並且透過一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）在通道插塞420上沉積半導體材料（例如，多晶矽）來形成疊層間插塞431。如圖4C中所示，在疊層間插塞431上方沿著上通道孔430的側壁（如圖4B中所示）形成記憶膜432（包括阻擋層、儲存層和穿隧層）和半導體通道434。在一些實施例中，首先在疊層間插塞431上方沿著上通道孔430的側壁沉積記憶膜432，然後使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程、或其任意組合）在記憶膜432上方沉積半導體通道434。如圖4C中所示，使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍、或其任意組合）在上通道孔430中形成覆蓋層438（例如氧化矽層），以完全或部分地填充上通道孔430的剩餘空間。如圖4C中所示，透過一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍、或其任意組合）將諸如多晶矽的半導體材料沉積到凹部中，在上通道孔430的上部（圖4B中所示）中形成通道插塞436。從而透過上介電質疊層426形成上通道結構440。由此透過介電質堆疊體428形成包括下通道結構422和上通道結構440的NAND記憶體串442。
圖4A-4C示出了用於形成具有DCF結構的NAND記憶體串442的示例性製造製程。可以如圖7A-7C中所示形成具有SCF結構的不同NAND記憶體串。在一些實施例中，為了形成NAND記憶體串，形成第一介電質疊層，在第一介電質疊層上方形成第二介電質疊層，並且形成垂直延伸穿過第一介電質疊層和第二介電質疊層的單通道結構。
參考圖7A，在矽基底702上方形成包括多對犧牲層706和介電質層708的下介電質疊層704。根據一些實施例，下介電質疊層704包括交錯的犧牲層706和介電質層708。在一些實施例中，每個介電質層708包括氮化矽層，並且每個犧牲層706包括多晶矽層。也就是說，多個多晶矽層和多個氮化矽層可以交替地沉積在矽基底702上方，以使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、或其任意組合）形成下介電質疊層704。根據一些實施例，多晶矽和氮化矽是具有高蝕刻選擇性的材料對，例如，大於30。應當理解，在其他實施例中，可以使用具有高蝕刻選擇性的其他材料對作為介電質層708和犧牲層706的材料。如圖7A中所示，下通道孔710是形成為垂直延伸穿過下介電質疊層704的開口。在一些實施例中，用於形成下通道孔710的製造製程包括濕式蝕刻和/或乾式蝕刻，例如DRIE。穿過下介電質疊層704的蝕刻製程可以不停止在矽基底702的頂表面處並且可以繼續蝕刻矽基底702的一部分。
如圖7B中所示，可以透過使用VPE、LPE、MPE或其任意組合利用在任何合適的方向上（例如，從底表面和/或側表面）從矽基底702磊晶生長的單晶矽填充下通道孔710的下部（如圖7A中所示）來形成半導體插塞712。如圖7B中所示，使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD、電鍍、化學鍍或其任意組合）沉積犧牲層714，以部分或完全填充下通道孔710（圖7A中所示）。犧牲層714可以包括將在後續製程中被去除的任何合適的材料。根據一些實施例，為了避免與犧牲層714一起去除犧牲層706和/或介電質層708，犧牲層714和犧牲層706和/或介電質層708包括不同的材料。
如圖7B中所示，在下介電質疊層704上方形成包括多對犧牲層706和介電質層708的上介電質疊層718。上介電質疊層718可以透過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任意組合。在一些實施例中，在形成上介電質疊層718之前，在下介電質疊層704上沉積疊層間介電質層716，例如氮化矽層，使得在疊層間介電質層716上沉積上介電質疊層718。與下介電質疊層704類似，多個多晶矽層和多個氮化矽層可以交替地沉積在下介電質疊層704上方，以形成上介電質疊層718。從而形成包括下介電質疊層704和上介電質疊層718的介電質堆疊體722。如圖7B中所示，上通道孔720是形成為垂直延伸穿過上介電質疊層718以暴露犧牲層714的另一開口。上通道孔720可以與犧牲層714對準，以暴露犧牲層714的至少一部分。在一些實施例中。用於形成上通道孔720的製造製程包括濕式蝕刻和/或乾式蝕刻，例如DRIE。
如圖7C中所示，透過濕式蝕刻和/或乾式蝕刻去除下介電質疊層704中的犧牲層714（如圖7B中所示）。在去除犧牲層714之後，下通道孔710（如圖7A中所示）再次打開並與上通道孔720連接。如圖7C中所示，在半導體插塞712上方沿著下通道孔710和上通道孔720的側壁形成記憶膜724（包括阻擋層、儲存層和穿隧層）和半導體通道726。在一些實施例中，首先在半導體插塞712上方沿著下通道孔710和上通道孔720的側壁沉積記憶膜724，然後在記憶膜724上方沉積半導體通道726。可以透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任意組合）以此順序依次沉積阻擋層、儲存層和穿隧層，以形成記憶膜724。然後，可以透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任意組合）在穿隧層上沉積多晶矽來形成半導體通道726。半導體通道726可以使用例如SONO衝壓製程與半導體插塞712接觸。在一些實施例中，半導體通道726沉積在下通道孔710和上通道孔720中，而不完全填充下通道孔710和上通道孔720。如圖7C中所示，使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任意組合）在下通道孔710和上通道孔720中形成諸如氧化矽層的覆蓋層730，以完全或部分地填充下通道孔710和上通道孔720的剩餘空間。如圖7C中所示，在上通道孔720的上部（如圖7B中所示）中形成通道插塞728。可以透過一種或多種薄膜沉積製程（例如CVD、PVD、ALD、電鍍、化學鍍或其任意組合）將諸如多晶矽的半導體材料沉積到凹部中來形成通道插塞728。從而透過下介電質疊層704和上介電質疊層718形成單通道結構732。從而透過介電質堆疊體722形成包括單通道結構732的NAND記憶體串734。
方法1000進行到步驟1004，如圖10中所示，其中形成垂直延伸穿過介電質堆疊體的交錯的犧牲層和介電質層的縫隙開口。如圖5A中所示，穿過介電質堆疊體428（如圖4C中所示）對犧牲層406和介電質層408（例如，多晶矽和氮化矽）進行濕式蝕刻和/或乾式蝕刻（例如，DRIE）來形成縫隙開口502。
方法1000進行到步驟1006，如圖10中所示，其中透過縫隙開口去除犧牲層形成多個橫向凹部。在一些實施例中，為了形成多個橫向凹部，透過縫隙開口施加濕蝕刻劑。濕蝕刻劑可以包括四甲基氫氧化銨（TMAH）。在一些實施例中，相對於氮化矽層，多晶矽層被選擇性蝕刻，以形成多個橫向凹部。
如圖5A中所示，透過縫隙開口502去除犧牲層406來形成橫向凹部504。在一些實施例中，透過縫隙開口502施加蝕刻溶液來去除犧牲層406（如圖4C中所示），並生成在介電質層408之間交錯的橫向凹部504。在一些實施例中，每個犧牲層406是多晶矽層且每個介電質層408是氮化矽層，並透過濕蝕刻劑（例如TMAH）來蝕刻多晶矽層，因為相對於氮化矽，所述濕蝕刻劑選擇性地蝕刻多晶矽，藉此形成橫向凹部504。蝕刻多晶矽和蝕刻氮化矽之間的選擇性高於蝕刻氮化矽和氧化矽之間的選擇性，因此可以避免一些已知的3D記憶體元件發生的不均勻的介電質層損失。根據一些實施例，由於相對於氮化矽對矽的高的濕式蝕刻選擇性，在去除多晶矽犧牲層期間幾乎不發生氮化矽介電質層損失。
方法1000進行到步驟1008，如圖10中所示，其中透過縫隙開口和橫向凹部氧化介電質層來形成多個閘極到閘極介電質層。在一些實施例中，為了形成多個閘極到閘極介電質層，控制氧擴散濃度，使得每個閘極到閘極介電質層由氮氧化矽層組成。在一些實施例中，為了形成多個閘極到閘極介電質層，控制氧擴散濃度，使得每個閘極到閘極介電質層包括氮氧化矽層和至少一個氧化矽層。每個閘極到閘極介電質層可以包括堆疊在兩個氧化矽層之間的氮氧化矽層。在一些實施例中，氮化矽層被氧化，使得每個閘極到閘極介電質層包括氮氧化矽層和至少一個氧化矽層。根據一些實施例，每個氮化矽層變為氮氧化矽層。根據一些實施例，每個氮化矽層變為氮氧化矽層和至少一個氧化矽層。每個氮化矽層可以變為堆疊在兩個氧化矽層之間的氮氧化矽層。
如圖5B中所示，形成在橫向凹部504之間交錯的多個閘極到閘極介電質層506。每個閘極到閘極介電質層506可以包括透過縫隙開口502和橫向凹部504氧化介電質層408而形成的氮氧化矽層。在一些實施例中，氮化矽層被氧化，使得每個氮化矽層至少變為氮氧化矽層。氧化製程可以是熱氧化和/或濕化學氧化。使用分子氧作為氧化劑的乾式氧化或使用水蒸氣作為氧化劑的濕式氧化可以用於在例如不大於大約850℃的溫度下形成閘極到閘極介電質層506的氮氧化矽層。在一些實施例中，熱氧化在大約500℃與大約850℃之間進行，例如在500℃與850℃之間（例如，500℃、550℃、600℃、650℃、700℃、750℃、800℃、850℃、下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內）。在一些實施例中，熱氧化在大約700℃，例如700℃下進行。縫隙開口502和橫向凹部504可以提供用於將氧氣和/或水蒸氣傳輸到氮化矽介電質層408（如圖5A中所示）的通道。透過控制氧化製程期間的氧擴散濃度（例如，氧濃度梯度），可以由氮化矽介電質層408形成各種類型的閘極到閘極介電質層506的氮氧化矽層。在一個示例中，每個閘極到閘極介電質層506由氮氧化矽層組成，即僅包括單個氮氧化矽層。在另一示例中，每個閘極到閘極介電質層506是具有氮氧化矽層和至少一個氧化矽層的複合層。例如，每個閘極到閘極介電質層506可以包括堆疊在兩個氧化矽層之間的氮氧化矽層。應當理解，可以透過用於形成閘極到閘極介電質層506的相同氧化製程或者在用於形成閘極到閘極介電質層506的氧化製程之前透過另一氧化製程將矽氧化成氧化矽。例如，半導體插塞412的側壁和縫隙開口502的底表面可以被氧化成氧化矽。
方法1000進行到步驟1010，如圖10中所示，其中透過縫隙開口將閘極導電層沉積到橫向凹部中來形成包括多個交錯的閘極導電層和閘極到閘極介電質層的記憶堆疊體。在一些實施例中，每個閘極導電層包括金屬層。可以將多個金屬層沉積到橫向凹部中。在一些實施例中，每個閘極導電層包括摻雜多晶矽層。
如圖5C中所示，多個閘極導電層508透過縫隙開口502沉積到橫向凹部504中（如圖5B中所示）。在一些實施例中，閘極介電質層（未示出）在閘極導電層508之前被沉積到橫向凹部504中，使得閘極導電層508被沉積到閘極介電質層上。可以使用一種或多種薄膜沉積製程沉積閘極導電層508，例如ALD、CVD、PVD、任何其他合適的製程、或其任意組合。閘極導電層508可以包括導電材料。在一些實施例中，每個閘極導電層508包括金屬層，包括但不限於W、Co、Cu、Al或其任意組合。在一些實施例中，每個閘極導電層508包括摻雜多晶矽層。可以利用任何合適的摻雜劑使用離子佈植和/或熱擴散將多晶矽層摻雜到期望的摻雜濃度，以變為可以用作閘極導電層508的材料的導電材料。從而形成包括多個交錯的閘極導電層508和閘極到閘極介電質層506的下記憶疊層510，其替代下介電質疊層404，並形成包括多個交錯的閘極導電層508和閘極到閘極介電質層506的上記憶疊層512，其替代上介電質疊層426。因此，可形成包括下記憶疊層510和上記憶疊層512的記憶堆疊體514，其替代介電質堆疊體428，從而形成垂直延伸穿過記憶堆疊體514的NAND記憶體串442（具有DCF結構），所述記憶堆疊體514包括多個交錯的閘極導電層508和閘極到閘極介電質層506。
如圖5D中所示，在鄰接縫隙開口502的側壁的每個閘極導電層508中形成回蝕凹部516。回蝕凹部516可以透過縫隙開口502使用濕式蝕刻和/或乾式蝕刻製程來回蝕。使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他適當製程、或其任意組合），沿著縫隙開口502的側壁將包括一個或多個介電質層（例如氧化矽和氮化矽）的間隔體518沉積到回蝕凹部516中。然後，在一些實施例中，在間隔體518上方沉積導體層以填充縫隙開口502的剩餘空間，從而形成縫隙接觸部（未示出）。
類似地，如圖8A-8D中所示，可以形成垂直延伸穿過記憶堆疊體814 的NAND記憶體串734（具有SCF結構），所述記憶堆疊體814包括多個交錯的閘極導電層808和閘極到閘極介電質層806。如圖8A中所示，透過縫隙開口802去除犧牲層706來形成橫向凹部804。在一些實施例中，透過縫隙開口802施加蝕刻溶液來去除犧牲層706（如圖7C中所示），並生成在介電質層708之間交錯的橫向凹部804。在一些實施例中，每個犧牲層706是多晶矽層且每個介電質層708是氮化矽層，並透過濕蝕刻劑蝕刻多晶矽層，濕蝕刻劑可例如為TMAH。相對於氮化矽，所述濕蝕刻劑選擇性地蝕刻多晶矽，以形成橫向凹部804。
如圖8B中所示，形成在橫向凹部804之間交錯的多個閘極到閘極介電質層806。每個閘極到閘極介電質層806可以包括透過縫隙開口802和橫向凹部804氧化介電質層708（如圖7C中所示）而形成的氮氧化矽層。在一些實施例中，氮化矽層被氧化，使得每個氮化矽層至少變為氮氧化矽層。氧化製程可以是熱氧化和/或濕化學氧化。使用分子氧作為氧化劑的乾式氧化或使用水蒸氣作為氧化劑的濕式氧化可以用於形成閘極到閘極介電質層806的氮氧化矽層。
如圖8C中所示，透過縫隙開口802將多個閘極導電層808沉積到橫向凹部804（如圖8B中所示）中。在一些實施例中，閘極介電質層（未示出）在閘極導電層808之前被沉積到橫向凹部804中，使得閘極導電層808被沉積到閘極介電質層上。可以使用一種或多種薄膜沉積製程沉積閘極導電層808，例如ALD、CVD、PVD、任何其他合適的製程、或其任意組合。每個閘極導電層808可以包括金屬層或摻雜多晶矽層。從而形成包括多個交錯的閘極導電層808和閘極到閘極介電質層806的下記憶疊層810，其替代下介電質疊層704，並形成包括多個交錯的閘極導電層808和閘極到閘極介電質層806的上記憶疊層812，其替代上介電質疊層718。因此，可形成包括下記憶疊層810和上記憶疊層812的記憶堆疊體814，其替代介電質堆疊體722，從而形成垂直延伸穿過記憶堆疊體814的NAND記憶體串734（具有SCF結構），所述記憶堆疊體814包括多個交錯的閘極導電層808和閘極到閘極介電質層806。
如圖8D中所示，在鄰接縫隙開口802的側壁的每個閘極導電層808中形成回蝕凹部816。回蝕凹部816可以透過縫隙開口802使用濕式蝕刻和/或乾式蝕刻製程來回蝕。使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他適當製程、或其任意組合），沿著縫隙開口802的側壁將包括一個或多個介電質層（例如氧化矽和氮化矽）的間隔體818沉積到回蝕凹部816中。在一些實施例中，然後在間隔體818上方沉積導體層以填充縫隙開口802的剩餘空間，從而形成縫隙接觸部（未示出）。
圖4A-4C為本發明一些實施例的用於形成NAND記憶體串的示例性製造製程。圖6A和6B為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。圖7A-7C為本發明一些實施例的用於形成另一NAND記憶體串的示例性製造製程。圖9A和9B為本發明一些實施例的用於形成具有記憶堆疊體的另一3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。圖11為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性方法的流程圖，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。圖4A-4C、6A、6B、7A-7C、9A和9B中描述的3D記憶體元件的示例包括圖3A和3B中所描述的3D記憶體元件300和301。以下將一起描述圖4A-4C、6A、6B、7A-7C、9A、9B和11。應當理解，方法1100中示出的步驟不是窮舉的，並且可以在任何所示步驟之前，之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與圖11中所示不同的順序執行。
參考圖11，方法1100開始於步驟1102，其中在基底上方形成包括多個交錯的閘極導電層和閘極到閘極介電質層的記憶堆疊體。每個閘極到閘極介電質層包括氮化矽層。在一些實施例中，每個閘極導電層包括摻雜多晶矽層。在一些實施例中，每個閘極導電層包括金屬層。為了形成記憶堆疊體，形成第一記憶疊層，並且在所述第一記憶疊層上方形成第二記憶疊層。在一些實施例中，在基底上方交替地沉積多個摻雜多晶矽層和多個氮化矽層，以形成記憶堆疊體。
方法1100進行到步驟1104，如圖11中所示，其中形成垂直延伸穿過記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層的NAND記憶體串。在一些實施例中，為了形成NAND記憶體串，形成垂直延伸穿過第一記憶疊層的第一通道結構，在第一通道結構上方形成與第一通道結構接觸的疊層間插塞，以及在疊層間插塞上方形成與所述疊層間插塞接觸的第二通道結構，所述第二通道結構垂直延伸穿過第二記憶疊層。在一些實施例中，為了形成NAND記憶體串，形成垂直延伸穿過第一記憶疊層和第二記憶疊層的單通道結構。在一些實施例中，形成垂直延伸穿過摻雜多晶矽層和氮化矽層的通道結構。在一些實施例中，為了形成通道結構，蝕刻垂直延伸穿過摻雜多晶矽層和氮化矽層並進入基底的通道孔，半導體插塞從基底磊晶生長到通道孔的底表面上，並且在半導體插塞上方沿著通道孔的側壁依次沉積記憶膜和半導體通道。
如上面相對於圖4A-4C詳細描述的那樣，形成垂直延伸穿過交錯的閘極導電層406和閘極到閘極介電質層408的NAND記憶體串442（具有DCF結構）。應當理解，儘管上面圖10的膜層406和408分別被描述為犧牲層和介電質層，但是膜層406和408可以分別用作閘極導電層和閘極到閘極介電質層，如圖11中所示。在一些實施例中，每個閘極導電層406包括金屬層。在一些實施例中，每個閘極導電層406包括摻雜多晶矽層。每個閘極到閘極介電質層408可以包括氮化矽層。上面描述了形成垂直延伸穿過包括交錯的閘極導電層406和閘極到閘極介電質層408的記憶堆疊體428的NAND記憶體串442的細節，因此不再重複。與上面參考圖10描述的示例不同，在這一示例中可以不使用氧化製程，使得每個閘極到閘極介電質層408不包括氧化矽層或氮氧化矽層。
類似地，如上面參考圖7A-7C詳細描述的那樣，形成垂直延伸穿過交錯的閘極導電層706和閘極到閘極介電質層708的NAND記憶體串734（具有SCF結構）。應當理解，儘管上面圖10中膜層706和708分別被描述為犧牲層和介電質層，但是相對於圖11的膜層706和708可以分別用作閘極導電層和閘極到閘極介電質層。在一些實施例中，每個閘極導電層706包括金屬層。在一些實施例中，每個閘極導電層706包括摻雜多晶矽層。每個閘極到閘極介電質層708可以包括氮化矽層。上面描述了形成垂直延伸穿過包括交錯的閘極導電層706和閘極到閘極介電質層708的記憶堆疊體722的NAND記憶體串734的細節，因此不再重複。與上面參考圖10描述的示例不同，在這一示例中可以不使用氧化製程，使得每個閘極到閘極介電質層708不包括氧化矽層或氮氧化矽層。
方法1100進行到步驟1106，如圖11中所示，其中形成垂直延伸穿過記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層的縫隙結構。在一些實施例中，為了形成縫隙結構，形成垂直延伸穿過記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層的縫隙開口，在鄰接縫隙開口的側壁的每個閘極導電層中形成回蝕凹部，並且沿著縫隙開口的側壁在回蝕凹部中形成間隔體。
如圖6A中所示，透過閘極導電層406和閘極到閘極介電質層408（例如，分別為多晶矽層和氮化矽層）的濕式蝕刻和/或乾式蝕刻（例如，DRIE）形成穿過記憶堆疊體428的縫隙開口602。如圖6B中所示，在鄰接縫隙開口602的側壁的每個閘極導電層406中形成回蝕凹部604。透過縫隙開口602，可以使用濕式蝕刻和/或乾式蝕刻製程來回蝕回蝕凹部604。使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他適當的製程、或其任意組合），沿著縫隙開口602的側壁，包括一個或多個介電質層（例如氧化矽和氮化矽）的間隔體606被沉積到回蝕凹部604中。然後，在一些實施例中，在間隔體606上沉積導體層以填充縫隙開口602的剩餘空間，從而形成縫隙接觸部（未示出）。
類似地，如圖9A中所示出的，透過閘極導電層706和閘極到閘極介電質層708（例如，分別為多晶矽層和氮化矽層）的濕式蝕刻和/或乾式蝕刻（例如，DRIE）形成穿過記憶堆疊體722的縫隙開口902。如圖9B中所示，在鄰接縫隙開口902的側壁的每個閘極導電層706中形成回蝕凹部904。透過縫隙開口902，可以使用濕式蝕刻和/或乾式蝕刻製程來回蝕回蝕凹部904。使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他適當的製程、或其任意組合），沿著縫隙開口902的側壁，包括一個或多個介電質層（例如氧化矽和氮化矽）的間隔體906被沉積到回蝕凹部904中。然後，在一些實施例中，在間隔體906上沉積導體層以填充縫隙開口902的剩餘空間，從而形成縫隙接觸部（未示出）。
根據本發明的一個方面，一種3D記憶體元件包括基底、記憶堆疊體以及NAND記憶體串。所述記憶堆疊體包括基底上方的複數個交錯的閘極導電層和閘極到閘極介電質層。每個所述閘極到閘極介電質層包括氮氧化矽層。所述NAND記憶體串垂直延伸穿過所述記憶堆疊體的交錯的閘極導電層和閘極到閘極介電質層。
在一些實施例中，每個所述閘極到閘極介電質層由氮氧化矽層組成。在一些實施例中，每個所述閘極到閘極介電質層包括氮氧化矽層和至少一個氧化矽層。每個所述閘極到閘極介電質層可以包括堆疊在兩個氧化矽層之間的氮氧化矽層。
在一些實施例中，所述記憶堆疊體包括所述基底上方的第一記憶疊層以及在所述第一記憶疊層上方的第二記憶疊層。根據一些實施例，所述NAND記憶體串包括垂直延伸穿過所述第一記憶疊層的第一通道結構、垂直延伸穿過所述第二記憶疊層的第二通道結構、以及垂直位於所述第一通道結構與所述第二通道結構之間並且分別與所述第一通道結構和所述第二通道結構接觸的疊層間插塞。在一些實施例中，所述NAND記憶體串包括垂直延伸穿過所述第一記憶疊層和所述第二記憶疊層的單通道結構。
在一些實施例中，每個所述閘極導電層包括金屬層。在一些實施例中，每個所述閘極導電層包括摻雜多晶矽層。
根據本發明的另一方面，公開了一種用於形成3D記憶體元件的方法。形成垂直延伸穿過介電質堆疊體的NAND記憶體串，所述介電質堆疊體包括基底上方的複數個交錯的犧牲層和介電質層。形成垂直延伸穿過所述介電質堆疊體的所述交錯的犧牲層和介電質層的縫隙開口。透過所述縫隙開口去除所述犧牲層來形成複數個橫向凹部。透過所述縫隙開口和所述橫向凹部氧化所述介電質層來形成多個閘極到閘極介電質層。透過所述縫隙開口將閘極導電層沉積到所述橫向凹部中，來形成包括所述複數個交錯的閘極導電層和閘極到閘極介電質層的記憶堆疊體。
在一些實施例中，每個所述犧牲層包括多晶矽層，並且每個所述介電質層包括氮化矽層。
在一些實施例中，為了形成所述複數個閘極到閘極介電質層，控制氧擴散濃度，使得每個所述閘極到閘極介電質層由氮氧化矽層組成。在一些實施例中，為了形成所述複數個閘極到閘極介電質層，控制氧擴散濃度，使得每個所述閘極到閘極介電質層包括氮氧化矽層和至少一個氧化矽層。每個所述閘極到閘極介電質層可以包括堆疊在兩個氧化矽層之間的氮氧化矽層。
在一些實施例中，為了形成所述複數個橫向凹部，透過所述縫隙開口施加濕蝕刻劑。所述濕蝕刻劑可以包括TMAH。
在一些實施例中，每個所述閘極導電層包括金屬層。在一些實施例中，每個所述閘極導電層包括摻雜多晶矽層。
在一些實施例中，為了形成所述NAND記憶體串，形成第一介電質疊層；形成垂直延伸穿過所述第一介電質疊層的第一通道結構；在所述第一通道結構上方形成與所述第一通道結構接觸的疊層間插塞；在所述第一介電質疊層上方形成第二介電質疊層； 在所述疊層間插塞上方形成垂直延伸穿過所述第二介電質疊層的第二通道結構，所述第二通道結構與所述疊層間插塞接觸。
在一些實施例中，為了形成所述NAND記憶體串，形成第一介電質疊層；在所述第一介電質疊層上方形成第二介電質疊層；並且形成垂直延伸穿過所述第一介電質疊層和所述第二介電質疊層的單通道結構。
根據本發明的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底上方交替地沉積複數個多晶矽層和複數個氮化矽層。形成垂直延伸穿過所述多晶矽層和所述氮化矽層的通道結構。相對於所述氮化矽層選擇性地蝕刻所述多晶矽層，以形成複數個橫向凹部。氧化所述氮化矽層，使得每個所述氮化矽層至少變為氮氧化矽層。將複數個金屬層沉積到所述橫向凹部中。
在一些實施例中，每個所述氮化矽層變為氮氧化矽層。在一些實施例中，每個所述氮化矽層變為氮氧化矽層和至少一個氧化矽層。在一些實施例中，每個所述氮化矽層變為堆疊在兩個氧化矽層之間的氮氧化矽層。
對特定實施例的上述說明將完全地展現本發明的一般性質，使得他人在不需要過度實驗和不脫離本發明一般概念的情況下，能夠透過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改和/或調整。因此，根據本文呈現的教導和指導，此類調整和修改旨在處於本文所公開實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，所以本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當執行其指定功能和關係即可。
發明內容和摘要部分可以闡述發明人構思的本發明的一個或多個，但未必所有示範性實施例，因此，發明內容和摘要部分並非意在透過任何方式限制本發明和所附請求項。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下請求項及其等同物進行限定。
100、101、300、301:3D記憶體元件 1000、1100:方法 1002、1004、1006、1008、1010、1102、1104、1106:步驟 102、302:基底 104、103、304、303、514、814:記憶堆疊體 106、202、105、306、305、508、808:閘極導電層 108、204、206、107、308、307、506、806:閘極到閘極介電質層 110、109、310、309、442、734:NAND記憶體串 111、311:單通道結構 112、312、422:下通道結構 114、314、440:上通道結構 116、316、431:疊層間插塞 118、117、318、317、412、712:半導體插塞 120、128、127、320、328、327、414、432、724:記憶膜 122、130、129、322、330、329、416、434、726:半導體通道 124、148、123、324、348、323、418、438、730:覆蓋層 126、132、131、326、332、331、420、436、728:通道插塞 134、133、334、333、510、810:下記憶疊層 136、135、336、335、512、812:上記憶疊層 138、137、338、337、424、716:疊層間介電質層 140、340、516、816、604、904:回蝕凹部 142、342:縫隙結構 144、344、518、818、606、906:間隔體 146、346:縫隙接觸部 208:氮氧化矽層 210:氧化矽層 402、702:矽基底 404、704:下介電質疊層 406、706、714:犧牲層 408、708:介電質層 410、710:下通道孔 426、718:上介電質疊層 428、722:介電質堆疊體 430、720:上通道孔 502、802、602、902:縫隙開口 504、804:橫向凹部 732:通道結構 x、y:方向
併入本文並形成說明書的一部分的圖式示出了本發明內容的實施例，並且圖式與說明書一起進一步用於解釋本發明內容的原理並且使得相關領域技術人員能夠作出和使用本發明內容。 圖1A為本發明一些實施例的具有記憶堆疊體的示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。 圖1B為本發明一些實施例的具有記憶堆疊體的另一示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。 圖2A為本發明一些實施例的示例性氮氧化矽閘極到閘極介電質層的截面圖。 圖2B為本發明一些實施例的另一示例性氮氧化矽閘極到閘極介電質層的截面圖。 圖3A為本發明一些實施例的具有記憶堆疊體的示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。 圖3B為本發明一些實施例的具有記憶堆疊體的另一示例性3D記憶體元件的截面圖，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。 圖4A-4C為本發明一些實施例的用於形成NAND記憶體串的示例性製造製程。 圖5A-5D為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。 圖6A和6B為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。 圖7A-7C為本發明一些實施例的用於形成另一NAND記憶體串的示例性製造製程。 圖8A-8D為本發明一些實施例的用於形成具有記憶堆疊體的另一3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。 圖9A和9B為本發明一些實施例的用於形成具有記憶堆疊體的另一3D記憶體元件的示例性製造製程，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。 圖10為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性方法的流程圖，所述記憶堆疊體具有氮氧化矽閘極到閘極介電質層。 圖11為本發明一些實施例的用於形成具有記憶堆疊體的3D記憶體元件的示例性方法的流程圖，所述記憶堆疊體具有氮化矽閘極到閘極介電質層。 將參考圖式描述本發明的實施例。
100:3D記憶體元件
102:基底
104:記憶堆疊體
106:閘極導電層
108:閘極到閘極介電質層
110:NAND記憶體串
112:下通道結構
114:上通道結構
116:疊層間插塞
118:半導體插塞
120、128:記憶膜
122、130:半導體通道
124、148:覆蓋層
126、132:通道插塞
134:下記憶疊層
136:上記憶疊層
138:疊層間介電質層
140:回蝕凹部
142:縫隙結構
144:間隔體
146:縫隙接觸部
x、y:方向

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 基底； 記憶堆疊體，所述記憶堆疊體包括所述基底上方的複數個交錯的閘極導電層和閘極到閘極介電質層，其中每個所述閘極到閘極介電質層包括氮氧化矽層；以及 NAND記憶體串，所述NAND記憶體串垂直延伸穿過所述記憶堆疊體的所述交錯的閘極導電層和閘極到閘極介電質層。
  2. 根據請求項1所述的3D記憶體元件，其中每個所述閘極到閘極介電質層由氮氧化矽層組成。
  3. 根據請求項1所述的3D記憶體元件，其中每個所述閘極到閘極介電質層包括所述氮氧化矽層和至少一個氧化矽層。
  4. 根據請求項3所述的3D記憶體元件，其中每個閘極到閘極介電質層包括堆疊在兩個氧化矽層之間的所述氮氧化矽層。
  5. 根據請求項1所述的3D記憶體元件，其中所述記憶堆疊體包括所述基底上方的第一記憶疊層以及所述第一記憶疊層上方的第二記憶疊層。
  6. 根據請求項5所述的3D記憶體元件，其中所述NAND記憶體串包括垂直延伸穿過所述第一記憶疊層的第一通道結構、垂直延伸穿過所述第二記憶疊層的第二通道結構、以及垂直位於所述第一通道結構與所述第二通道結構之間並且分別與所述第一通道結構和所述第二通道結構接觸的疊層間插塞。
  7. 根據請求項5所述的3D記憶體元件，其中所述NAND記憶體串包括垂直延伸穿過所述第一記憶疊層和所述第二記憶疊層的單通道結構。
  8. 根據請求項1所述的3D記憶體元件，其中每個所述閘極導電層包括金屬層。
  9. 根據請求項1所述的3D記憶體元件，其中每個所述閘極導電層包括摻雜多晶矽層。
  10. 一種用於形成三維（3D）記憶體元件的方法，包括： 形成垂直延伸穿過介電質堆疊體的NAND記憶體串，所述介電質堆疊體包括基底上方的複數個交錯的犧牲層和介電質層； 形成垂直延伸穿過所述介電質堆疊體的所述交錯的犧牲層和介電質層的縫隙開口； 透過所述縫隙開口去除所述犧牲層來形成複數個橫向凹部； 透過所述縫隙開口和所述橫向凹部氧化所述介電質層來形成複數個閘極到閘極介電質層；以及 透過所述縫隙開口將閘極導電層沉積到所述橫向凹部中，來形成包括複數個交錯的所述閘極導電層和所述閘極到閘極介電質層的記憶堆疊體。
  11. 根據請求項10所述的方法，其中每個所述犧牲層包括多晶矽層，並且每個所述介電質層包括氮化矽層。
  12. 根據請求項11所述的方法，其中形成所述複數個閘極到閘極介電質層包括控制氧擴散濃度，使得每個所述閘極到閘極介電質層由氮氧化矽層組成。
  13. 根據請求項11所述的方法，其中形成所述複數個閘極到閘極介電質層包括控制氧擴散濃度，使得每個所述閘極到閘極介電質層包括氮氧化矽層和至少一個氧化矽層。
  14. 根據請求項11所述的方法，其中形成所述複數個橫向凹部包括透過所述縫隙開口施加濕蝕刻劑。
  15. 根據請求項14所述的方法，其中所述濕蝕刻劑包括四甲基氫氧化銨（TMAH）。
  16. 根據請求項10所述的方法，其中形成所述NAND記憶體串包括： 形成第一介電質疊層； 形成垂直延伸穿過所述第一介電質疊層的第一通道結構； 在所述第一通道結構上方形成與所述第一通道結構接觸的疊層間插塞； 在所述第一介電質疊層上方形成第二介電質疊層；以及 形成垂直延伸穿過所述第二介電質疊層的第二通道結構，所述第二通道結構在所述疊層間插塞上方並且與所述疊層間插塞接觸。
  17. 根據請求項10所述的方法，其中形成所述NAND記憶體串包括： 形成第一介電質疊層； 在所述第一介電質疊層上方形成第二介電質疊層；以及 形成垂直延伸穿過所述第一介電質疊層和所述第二介電質疊層的單通道結構。
  18. 一種用於形成三維（3D）記憶體元件的方法，包括： 在基底上方交替地沉積複數個多晶矽層和複數個氮化矽層； 形成垂直延伸穿過所述多晶矽層和所述氮化矽層的通道結構； 相對於所述氮化矽層選擇性地蝕刻所述多晶矽層，以形成複數個橫向凹部； 氧化所述氮化矽層，使得每個所述氮化矽層至少變為氮氧化矽層；以及 將複數個金屬層沉積到所述橫向凹部中。
  19. 根據請求項18所述的方法，其中每個所述氮化矽層變為所述氮氧化矽層。
  20. 根據請求項18所述的方法，其中每個所述氮化矽層變為所述氮氧化矽層和至少一個氧化矽層。
TW108118541A 2019-03-29 2019-05-29 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法 TWI698005B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2019/080444 2019-03-29
PCT/CN2019/080444 WO2020198943A1 (en) 2019-03-29 2019-03-29 Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same

Publications (2)

Publication Number Publication Date
TWI698005B TWI698005B (zh) 2020-07-01
TW202036858A true TW202036858A (zh) 2020-10-01

Family

ID=67495965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108118541A TWI698005B (zh) 2019-03-29 2019-05-29 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法

Country Status (4)

Country Link
US (2) US11114456B2 (zh)
CN (1) CN110114879B (zh)
TW (1) TWI698005B (zh)
WO (1) WO2020198943A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789843B (zh) * 2021-03-17 2023-01-11 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置的製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379817B (zh) * 2019-06-28 2020-05-19 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
CN110800106B (zh) 2019-09-29 2021-01-29 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
CN111323443B (zh) * 2020-03-04 2023-12-01 武汉新芯集成电路制造有限公司 Sono刻蚀样品制备及检测方法
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN113540111B (zh) * 2020-07-21 2023-05-12 长江存储科技有限责任公司 一种三维存储器件及其制造方法
EP4128351A4 (en) * 2020-07-31 2023-11-15 Yangtze Memory Technologies Co., Ltd. METHOD FOR PRODUCING CONTACT STRUCTURES AND SEMICONDUCTOR COMPONENTS THEREFOR
CN112119497B (zh) * 2020-08-17 2024-01-30 长江存储科技有限责任公司 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
TWI773086B (zh) * 2020-11-17 2022-08-01 大陸商長江存儲科技有限責任公司 用於形成立體（３ｄ）記憶體元件的方法
KR20220100278A (ko) * 2021-01-08 2022-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치 제조방법
CN113506807B (zh) * 2021-04-28 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN116782660A (zh) * 2021-06-21 2023-09-19 长江存储科技有限责任公司 具有划分的漏极选择栅极线的三维存储器器件及其形成方法
CN113745233A (zh) * 2021-09-06 2021-12-03 长江存储科技有限责任公司 三维存储器及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101756227B1 (ko) * 2010-08-13 2017-07-10 삼성전자 주식회사 수직 채널 패턴을 포함하는 반도체 소자
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
CN106298785B (zh) 2015-05-29 2019-07-05 旺宏电子股份有限公司 半导体装置及其制造方法
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
US10096612B2 (en) * 2015-09-14 2018-10-09 Intel Corporation Three dimensional memory device having isolated periphery contacts through an active layer exhume process
KR102451170B1 (ko) 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
US9659955B1 (en) * 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9812463B2 (en) * 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9748265B1 (en) * 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
US9576967B1 (en) 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
US9673216B1 (en) * 2016-07-18 2017-06-06 Sandisk Technologies Llc Method of forming memory cell film
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
JP6929173B2 (ja) * 2017-09-13 2021-09-01 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
CN107658317B (zh) 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107946310B (zh) 2017-11-16 2021-01-01 长江存储科技有限责任公司 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
US10468413B2 (en) 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
WO2020034084A1 (en) * 2018-08-14 2020-02-20 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3d memory and methods of making the same
AU2018443831B2 (en) * 2018-09-27 2022-03-10 Yangtze Memory Technologies Co., Ltd. Semiconductor plug protected by protective dielectric layer in three-dimensional memory device and method for forming the same
CN109496360A (zh) 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789843B (zh) * 2021-03-17 2023-01-11 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置的製造方法

Also Published As

Publication number Publication date
US20200312867A1 (en) 2020-10-01
US11114456B2 (en) 2021-09-07
US20210104544A1 (en) 2021-04-08
TWI698005B (zh) 2020-07-01
CN110114879B (zh) 2021-01-26
CN110114879A (zh) 2019-08-09
WO2020198943A1 (en) 2020-10-08
US11424266B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
TWI725430B (zh) 具有氮化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
TWI698005B (zh) 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
TWI670837B (zh) 具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置
TWI757626B (zh) 三維記憶體元件及其形成方法
TWI689087B (zh) 利用自然氧化層形成具有通道結構的三維記憶體件的方法
TW202013685A (zh) 在三維記憶體元件中由保護性介電層保護的半導體插塞及其形成方法
TWI689079B (zh) 三維記憶元件中的堆疊間插塞及其形成方法
US10224240B1 (en) Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
TWI735878B (zh) 三維記憶體之高介電常數介電層及其製作方法
TWI787541B (zh) 三維記憶體元件的互連結構
TW202015222A (zh) 用於減少三維記憶體件中的半導體插塞中的缺陷的方法
TW201924027A (zh) 三維記憶體元件及其製造方法
TW202038443A (zh) 具有沉積的半導體插塞的立體記憶體元件及其形成方法
JP2013521648A (ja) セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置
US12114498B2 (en) Three-dimensional memory devices
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
TWI746071B (zh) 3d記憶體裝置
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法
WO2021208195A1 (en) Methods for forming three-dimensional memory devices
JP2024531916A (ja) ３次元メモリのための選択ゲート構造及び製造方法
TW202139431A (zh) 三維存放裝置及其形成方法
JP2024512700A (ja) ３ｄ ｎａｎｄのための選択ゲート分離