CN113506807B - 一种三维存储器及其制备方法 - Google Patents
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Abstract
本申请实施例提供一种三维存储器及其制备方法，其中，所述方法包括：提供基底结构，所述基底结构包括存储叠层以及贯穿所述存储叠层的沟道孔；刻蚀所述存储叠层，形成栅极沟槽；在所述沟道孔中的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器。
Description
技术领域
本申请涉及半导体技术领域，涉及但不限于一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维存储器件应运而生。
在三维存储器的制作过程中，在完成沟道孔(Channel Hole，CH)的制作后，需要湿法刻蚀去除三维存储器存储叠层中的氮化硅(SiN)，以形成控制栅极。然而，在湿法刻蚀过程中，三维存储器中沟道孔位置的栅氧介质层(Block OX)会存在损失，从而使得沟道孔位置的栅氧介质层较薄，容易漏电，影响三维存储器的性能。
发明内容
有鉴于此，本申请实施例提供一种三维存储器及其制备方法。
第一方面，本申请实施例提供一种三维存储器的制备方法，所述方法包括：
提供基底结构，所述基底结构包括存储叠层以及贯穿所述存储叠层的沟道孔；
刻蚀所述存储叠层，形成栅极沟槽；
在所述沟道孔中的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器。
在一些实施例中，所述基底结构还包括贯穿所述存储叠层的栅线缝隙；所述沟道孔包括多个第一沟道孔和多个第二沟道孔；
其中，每一所述第一沟道孔与所述栅线缝隙之间的距离小于预设距离，每一所述第二沟道孔与所述栅线缝隙之间的距离大于或等于所述预设距离；
对应地，所述在所述沟道孔中的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器，包括：
在所述第一沟道孔的所述栅极沟槽中沉积形成具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积形成具有第二厚度的所述保护层，其中，所述第一厚度大于所述第二厚度。
在一些实施例中，所述在所述第一沟道孔的所述栅极沟槽中沉积具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积具有第二厚度的所述保护层，以形成所述三维存储器，包括：
在所述第一沟道孔的所述栅极沟槽中沉积具有所述第一厚度的第一材料层，且在所述第二沟道孔的所述栅极沟槽中沉积具有所述第二厚度的第二材料层；
将所述第一材料层和所述第二材料层分别氧化为具有所述第一厚度的保护层和具有所述第二厚度的保护层，以形成所述三维存储器。
在一些实施例中，所述第一材料层和所述第二材料的材料相同或不同；
所述第一材料层和所述第二材料层的材料包括氮化硅或者氮氧化硅。
在一些实施例中，所述提供基底结构，包括：
提供半导体衬底；
在所述半导体衬底上形成由牺牲层和介质层交替堆叠的存储叠层；
刻蚀所述存储叠层，形成所述沟道孔，其中，所述沟道孔包括所述第一沟道孔和所述第二沟道孔；
刻蚀相邻的两个第一沟道孔之间的存储叠层，形成所述栅线缝隙。
在一些实施例中，所述刻蚀所述存储叠层，形成栅极沟槽，包括；
刻蚀去除所述存储叠层中的牺牲层，形成所述栅极沟槽。
在一些实施例中，在形成所述栅线缝隙之前，所述方法还包括：
在所述沟道孔中形成存储层和沟道层，其中，所述存储层包括依次堆叠的阻挡层、电荷俘获层和隧穿层；
所述保护层与所述阻挡层由相同的材料组成。
在一些实施例中，在形成所述保护层之后，所述方法还包括：
在所述栅极沟槽中依次沉积HK介质层、金属阻挡层和栅线材料，形成金属栅极。
在一些实施例中，在形成所述金属栅极之后，所述方法还包括：
在所述栅线缝隙中填充导电材料，形成所述三维存储器的共源极阵列。
第二方面，本申请实施例提供一种三维存储器，所述三维存储器通过上述三维存储器的制备方法制备，包括：
半导体衬底；
位于所述半导体衬底上的金属栅极叠层，其中，所述金属栅极叠层包括交替堆叠的金属栅极和介质层；
贯穿所述金属栅极叠层的共源极阵列和沟道孔；
保护层，所述保护层位于所述沟道孔的栅极沟槽中。
在一些实施例中，所述三维存储器还包括：源极；
所述源极位于所述共源极阵列底部的衬底中，所述共源极阵列用于实现所述源极与外部电路的电连接。
本申请实施例提供的三维存储器及其制备方法，提供基底结构，基底结构包括存储叠层以及贯穿存储叠层的多个沟道孔；刻蚀存储叠层，形成栅极沟槽；在沟道孔的栅极沟槽中沉积形成保护层，以形成三维存储器。由于在沟道孔的栅极沟槽中形成了保护层，如此，能够减小栅极氧化层的损失，减小沟道孔处的漏电，进而提高形成的三维存储器的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中3D NAND存储器的存储单元的结构示意图；
图1B为相关技术中短轴方向上Outer CH和Inner CH的电场分布图；
图1C为相关技术中不同Block OX凹进量对应的栅极区域捕获电荷的分布情况；
图2为本申请实施例提供的三维存储器的形成方法的一种可选的流程示意图；
图3A为本申请实施例提供的在存储叠层中形成沟道孔的结构示意图；
图3B为本申请实施例提供的在沟道孔中形成存储层和沟道层的结构示意图；
图3C为本申请实施例提供的形成栅线缝隙的结构示意图；
图3D为本申请实施例提供的CH与GSL在存储叠层中的分布结构图；
图3E为本申请实施例提供的形成栅极沟槽的结构示意图；
图3F为本申请实施例提供的形成第一材料层的结构示意图；
图3G为本申请实施例提供的形成第一厚度的保护层的结构示意图；
图3H为本申请实施例提供的形成金属栅极的结构示意图；
图3I为本申请实施例提供的三维存储器的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
随着市场对存储密度要求的不断提高，平面NAND闪存关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量，降低成本，提出了三维(ThreeDimensional，3D)NAND存储器。
图1A为相关技术中3D NAND存储器的存储单元的结构示意图，如图1A所示，相关技术中，在3D NAND存储器的形成过程中，首先，在多晶硅衬底100上沉积多层堆叠结构，例如，所述堆叠结构可以是由栅极绝缘层(SiO2)101和SiN(图中未示出)的堆叠结构；其次，在完成沟道孔102结构后，在所述存储叠层中形成栅线缝隙103；再次，湿法去除堆叠结构中的SiN；最后，采用原子层沉积工艺(Atomic Layer Deposition，ALD)在所述栅线缝隙中沉积高K(High K，HK)介质层Al2O3 104、金属阻挡层TiN(图中未示出)和金属栅极W 105，形成三维存储单元结构。
相关技术中，在完成CH的制作后，需要湿法刻蚀去除3D NAND存储器存储叠层中的SiN，以形成控制栅极。然而，在湿法刻蚀过程中，三维存储器中沟道孔位置的Block OX会存在损失，从而使得沟道孔位置的Block OX较薄，容易漏电，影响三维存储器的性能。进一步地，三维存储器中靠近共源极阵列(Array Common Source，ACS)的沟道孔(Outer CH)接触的酸的量比远离ACS的沟道孔(Inner CH)接触的酸的量会多一些，导致Outer CH位置的Block OX的损失比Inner CH位置更多，从而使得Outer CH和Inner CH的Block OX的厚度有差异，Outer CH的Block OX较薄。
如图1B所示，为相关技术中短轴方向上Outer CH和Inner CH的电场分布图，可以看出，Outer CH的Block OX上承受的电场略强于Outer CH，在去除叠层中的SiN时，OuterCH比Inner CH的Block OX损失多一些，因此，Outer CH更易漏电。如图1C所示，为相关技术中不同Block OX凹进量对应的栅极区域捕获电荷的分布情况，可以看出，栅极区域的电荷随着Block OX凹进量的增加而减少，而空闲区域的电荷量随着Block OX凹进量的增加而增加。因此，在OX凹进量的减小时，栅极区域的电荷增多，这将有利于改善3D NAND存储器的编程效率和3D NAND存储器的可靠性。
基于相关技术中的存在的上述问题，本申请实施例提供一种三维存储器及其形成方法，能够减小Block OX的损失，进而改善三维存储器的器件的可靠性。
图2为本申请实施例提供的三维存储器的形成方法的一种可选的流程示意图，本申请实施例中，以所述三维存储器件为三维NAND存储器为例进行说明，如图2所示，所述三维存储器的形成方法包括以下步骤：
步骤S201、提供基底结构；所述基底结构包括存储叠层以及贯穿所述存储叠层沟道孔。
步骤S202、刻蚀所述存储叠层，形成栅极沟槽。
步骤S203、在所述沟道孔的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器。
本申请实施例提供的三维存储器及其制备方法，提供基底结构，基底结构包括存储叠层以及贯穿存储叠层的多个沟道孔；刻蚀存储叠层，形成栅极沟槽；在沟道孔的栅极沟槽中沉积形成保护层，以形成三维存储器。由于在沟道孔的栅极沟槽中形成了保护层，如此，能够减小栅极氧化层的损失，减小沟道孔处的漏电，进而提高形成的三维存储器的性能。
下面，结合图3A至图3I中三维存储器的制备过程中的器件结构剖面示意图，对本申请实施例提供的三维存储器的制备方法作进一步详细的说明。
图3A为本申请实施例提供的在存储叠层中形成沟道孔的结构示意图，首先，请参考图3A，在一些实施例中，在步骤S201之前，所述方法还包括以下步骤：
步骤S2011、提供半导体衬底。
这里，所述半导体衬底20的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。由于Si衬底价格低廉，且易于掺杂，因此，本实施例中可以选择Si作为半导体衬底20。
步骤S2012、在所述半导体衬底上形成由牺牲层和介质层交替堆叠的存储叠层。
所述存储叠层21由若干个牺牲层21-1和介质层21-2交替堆叠形成。所述牺牲层可以是氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的任意一种；所述介质层可以是硅氧化物、硅氮化物层、硅氮氧化物和其它HK介质层中的任意一种。
在一些实施例中，所述牺牲层与所述介质层具有的不同的刻蚀速率，在相同的刻蚀条件下，所述牺牲层的刻蚀速率大于所述介质层的刻蚀速率。本申请实施例中，所述牺牲层可以为SiN，所述介质层可以为SiO2。
本申请实施例中，所述存储叠层21可以利用化学气相沉积(Chemical VaporDeposition，CVD)工艺、等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)或者ALD工艺形成。
步骤S2013、刻蚀所述存储叠层，形成沟道孔。
这里，可以通过干法刻蚀工艺刻蚀所述存储叠层，以暴露出所述半导体衬底20位置，形成沟道孔。例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。
本申请实施例中，在形成所述沟道孔之后，所述方法还包括：在所述沟道孔CH的底部、所述半导体衬底20上，形成外延层(Selective Epitaxial Growth，SEG)。所述外延层可以通过选择性外延生长单晶硅而形成，并且所述外延层可以作为下选择管沟道。请继续参见图3A，在沟道孔22的底部形成了外延层221。
在一些实施例中，在形成所述外延层之后，所述方法还包括：在所述沟道孔中形成存储层和沟道层，其中，所述存储层包括依次堆叠的阻挡层、电荷俘获层和隧穿层。
这里，所述存储层可以为ONO叠层、AONO叠层、SONO叠层或者其它合适的叠层结构。所述阻挡层的材料包括HK材料(如Al2O3)和/或氧化物材料，例如，所述阻挡层可以由SiO2材料形成，也可以由HK材料和SiO2材料共同组成。所述电荷俘获层的材料可以为氮化物，例如，SiN材料。所述隧穿层的材料可以为氧化物材料，例如，SiO2材料。本申请实施例中，所述阻挡层、所述电荷俘获层和所述隧穿层共同起到控制存储器件电荷存储功能的作用。所述沟道层用于为所述存储器件提供载流子移动的通道；在形成所述存储层之后，在所述沟道孔中空余部分填充沟道材料，所述沟道材料包括氧化物材料或者多晶硅材料。
请参见图3B，图3B为本申请实施例提供的在沟道孔中形成存储层和沟道层的结构示意图，其中，图3B中右上角的图为图3B中沟道孔的局部放大图，如图3B所示，可以看出在沟道孔22中依次沉积形成了阻挡层222、电荷俘获层223、隧穿层224和沟道层225。其中，阻挡层222、电荷俘获层223和隧穿层224共同构成了所述存储层。本申请实施例中，上述阻挡层、电荷俘获层、隧穿层和存储层可以采用CVD、PECVD或者ALD的工艺沉积形成。
在一些实施例中，在CH中依次沉积形成阻挡层、电荷俘获层、隧穿层和沟道层之后，通过刻蚀将CH和SEG连通，然后再沉积多晶硅层，并沉积SiO2，完成沟道孔工艺。
在一些实施例中，所述基底结构还包括贯穿所述存储叠层的栅线缝隙；所述沟道孔包括多个第一沟道孔和多个第二沟道孔；请继续参见图3B，所述沟道孔22包括第一沟道孔22-1和第二沟道孔22-2。所述三维存储器的形成方法还包括以下步骤：
步骤S2014、刻蚀相邻的两个第一沟道孔之间的存储叠层，形成所述栅线缝隙。
这里，可以采用光刻胶在相邻的两个第一沟道孔之间的存储叠层上形成掩膜层，经过曝光和显影步骤，暴露出部分叠层结构；采用干法刻蚀工艺，对暴露出的所述部分叠层结构进行刻蚀处理，直至暴露出所述衬底20的上表面为止，从而形成栅线缝隙(Gate LineSlit，GSL)。
图3C为本申请实施例提供的形成栅线缝隙的结构示意图，如图3C所示，在每向相邻的两个第一沟道孔22-1之间刻蚀形成了栅线缝隙23。
请继续参见图3C，在一些实施例中，在形成所述栅极缝隙后，所述三维存储器的制备方法还包括：在所述栅线缝隙23底部的所述半导体衬底中，形成有半导体掺杂区域24。所述半导体掺杂区域24可以通过将掺杂物原子穿过所述栅线缝隙23注入到所述半导体衬底20内形成。在其它实施例中，也可以通过选择性外延生长离子掺杂半导体材料来形成所述半导体掺杂区域24。本申请实施例中，所述掺杂区域24可以作为三维存储器器件的源极区域。所述半导体掺杂区域24可以为N型半导体掺杂区域或者P型半导体掺杂区域。
在一些实施例中，每一所述第一沟道孔22-1与所述栅线缝隙23之间的距离小于预设距离，每一所述第二沟道孔22-2与所述栅线缝隙23之间的距离大于或等于所述预设距离。这里，对预设距离的具体大小不进行限定。
本申请实施例中，由于所述存储叠层中形成有若干个沟道孔CH，每一栅线缝隙GSL对应多个沟道孔，各沟道孔与栅线缝隙之间的距离有近有远，这里，定义靠近GSL的CH为第一沟道孔，远离GSL的CH为第二沟道孔。
如图3D所示，为本申请实施例提供的CH与GSL在存储叠层中的分布结构图，可以看出，所述栅线缝隙23对应多个沟道孔22-1和多个沟道孔22-2，图3D中虚线示出的CH为第一沟道孔22-1，图3D中除了第一沟道孔22-1以外的其它沟道孔均为第二沟道孔22-2。
接下来，请参考图3E，执行步骤S302、刻蚀所述存储叠层，形成栅极沟槽。在一些实施例中，所述刻蚀所述存储叠层，形成栅极沟槽，包括：刻蚀去除所述存储叠层中的牺牲层，形成所述栅极沟槽。
图3E为本申请实施例提供的形成栅极沟槽的结构示意图，如图3E所示，牺牲层21-1被去除后，形成了栅极沟槽A，且在牺牲层21-1被去除后，半导体衬底20以及外延层221的暴露表面经过氧化，形成了第一绝缘材料层25。
这里，可以通过湿法刻蚀工艺去除所述牺牲层。
接下来，请参考图3F和3G执行步骤S303、在所述沟道孔中的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器。
在一些实施例中，所述在所述沟道孔中的所述栅极沟槽中沉积形成保护层，以形成所述三维存储器包括以下步骤：
步骤S3031、在所述第一沟道孔的所述栅极沟槽中沉积形成具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积形成具有第二厚度的所述保护层，以形成所述三维存储器；其中，所述第一厚度大于所述第二厚度。
本申请实施例中，可以通过CVD或者ALD的工艺在所述栅极沟槽中沉积形成所述保护层。这里，所述保护层的材料可以为任意一种氧化物材料，例如，SiO2材料。
在一些实施例中，所述保护层的材料与所述阻挡层的可以由相同的材料组成，也可以由不同的材料组成。
本申请实施例中，由于在刻蚀形成栅极沟槽时，第一沟道孔的Block OX接触的酸的量会多一点，因此，第一沟道孔的Block OX的损失量会大于第二沟道孔，因此，在第一沟道孔和第二沟道孔中间会形成台阶结构。因此，在沉积所述保护层时，第一沟道孔和第二沟道孔中的保护层的厚度会不同，第一沟道孔的栅极沟槽中沉积形成的保护层的厚度大于所述第二沟道孔的栅极沟槽中保护层的厚度。
这里，在沉积所述保护层时，可以使得所述保护层的台阶覆盖率为95％左右。例如，所述第一保护层的厚度为1微米，所述第二保护层的厚度为0.95微米。
在一些实施例中，所述在所述第一沟道孔的所述栅极沟槽中沉积具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积具有第二厚度的所述保护层，以形成所述三维存储器，包括以下步骤：
步骤S10、在所述第一沟道孔的所述栅极沟槽中沉积具有所述第一厚度的第一材料层，且在所述第二沟道孔的所述栅极沟槽中沉积具有所述第二厚度的第二材料层。
这里，所述第一材料层的第一材料可以为氮化硅或者氮氧化硅，所述第二材料层的材料可以为氮化硅或者氮氧化硅，所述第一材料层与所述第二材料层相同或不同。
图3F为本申请实施例提供的形成第一材料层的结构示意图，如图3F所示，在第一沟道孔22-1中的栅极沟槽A中沉积形成了具有第一厚度的第一材料层26。
本申请实施例中，在形成第一材料层的同时，在第二沟道孔中的栅极沟槽A中也形成了具有第二厚度的第二材料层。图3F中未示出第二沟道孔以及第二材料层，但是，应当理解，第二材料层在第二沟道孔中的形成位置，与第一材料层在第一沟道孔中的位置相同，形成过程也相同。第二材料层与第一材料层的区域仅仅在于厚度不同，第一材料层的第一厚度大于第二材料层的第二厚度。本申请实施例中，所述第一材料层和所述第二材料层均为SiN层。
步骤S11、将所述第一材料层和所述第二材料层分别氧化为具有所述第一厚度的保护层和具有所述第二厚度的保护层，以形成所述三维存储器。
这里，可以采用远程等离子体氧化(Remote Plasma Oxidation，RPO)工艺或原位氧化工艺(In-Situ Steam Generation，ISSG)同时对所述第一材料层和所述第二材料层进行氧化，分别将所述第一材料层和所述第二材料层氧化为具有第一厚度的保护层和具有第二厚度的保护层。
图3G为本申请实施例提供的形成第一厚度的保护层的结构示意图，如图3G所示，对第一材料层26进行氧化得到具有第一厚度的保护层27。
可以理解，本申请实施例中，在形成具有第一厚度的保护层27的同时，第二材料层也进行了氧化，同时形成了具有第二厚度的保护层。图3G中未示出第二沟道孔以及具有第二厚度的保护层，但是，应当理解，具有第二厚度的保护层在第二沟道孔中的形成位置，与具有第一厚度的保护层在第一沟道孔中的位置相同，形成过程也相同。不同沟道孔中保护层的区别仅仅在于厚度不同。
在一些实施例中，在形成所述保护层之后，所述三维存储器的制备方法还包括：在所述栅极沟槽中依次沉积HK介质层、金属阻挡层和栅线材料，形成金属栅极。
这里，所述HK介质层可以为Al2O3，所述金属阻挡层可以为TiN，所述栅线材包括钨(W)、钴(Co)、铜(Cu)和铝(Al)中的任意一种。
请参见图3H，图3H为本申请实施例提供的形成金属栅极的结构示意图，如图3H所示，在形成保护层之后的栅极沟槽A中依次沉积形成了HK介质层、金属阻挡层和栅线材料，形成了金属栅极28。这里，图3H中仅仅示出了金属栅极28。
在一些实施例中，在形成所述金属栅极之后，所述方法还包括：在所述栅线缝隙中填充导电材料，形成所述三维存储器的共源极阵列。
这里，所述导电材料可以由本领域中常用的电极材料形成，例如，钨、镍或者钨镍合金等。本申请实施例中，可以通过PVD、CVD、电镀、无电式电镀等方式中的一种或其组合来形成所述导电材料。
图3I为本申请实施例提供的三维存储器的结构示意图，如图3I所示，在所述栅线缝隙中填充导电材料，形成了共源极阵列29。本申请实施例中，在形成所述共源极阵列29之前，还需要在所述栅线缝隙中形成第二绝缘层30，以隔离所述金属栅极28和所述共源极阵列29。
在一些实施例中，ACS与存储器件的掺杂区域24(即源极)接触，从而将所述源极与外部电路之间形成导电连接。
通过上述过程，即完成了本申请实施例提供的三维存储器件的制备方法。
本申请实施例提供的三维存储器及其制备方法，提供基底结构，基底结构包括存储叠层以及贯穿存储叠层的栅线缝隙、多个第一沟道孔和多个第二沟道孔；刻蚀存储叠层，形成栅极沟槽；在第一沟道孔的栅极沟槽中沉积形成具有第一厚度的保护层，且在第二沟道孔的所述栅极沟槽中沉积形成具有第二厚度的保护层，形成三维存储器，由于在靠近栅线缝隙的第一沟道孔中形成了具有第一厚度的保护层，在远离栅线缝隙的第二沟道孔中形成了具有第二厚度的保护层，且第二厚度大于第一厚度，如此，可以平衡第一沟道孔和第二沟道孔处的栅氧介质层厚度差异，减小第一沟道孔处的漏电，提高形成的三维存储器的性能。
在一些实施例中，在形成沟道孔以及在湿法刻蚀得到金属栅极沟槽后，先采用ALD工艺，沉积一层较薄的SiN(对应上述实施例中的第一材料层或第二材料层)，然后再采用RPO工艺或ISSG工艺将SiN氧化成氧化物，之后再沉积HK介质、金属阻挡层和金属栅极材料，形成金属栅极。
本申请实施例中，SiN在Outer CH(对应上述实施例中的第一沟道孔)沉积较厚，inner CH(对应上述实施例中的第二沟道孔)沉积较薄，从而平衡Outer CH和inner CHBlock OX厚度差异，提高Block OX的厚度均匀性，减小Outer CH的漏电。另外，在湿法刻蚀得到金属栅极沟槽时会使得Block OX损失一部分，在形成栅极沟槽后先沉积一薄层SiN能够减小OX凹进的程度，从而实现改善三维存储器件的编程效率和可靠性。
除此之外，本申请实施例还提供一种三维存储器件，请继续参见图3I，所述三维存储器包括：
半导体衬底20，所述半导体衬底20位于所述三维存储器的底部。
金属栅极叠层，所述金属栅极叠层由交替堆叠的金属栅极28和介质层21-2交替堆叠而成。
贯穿所述金属栅极叠层的共源极阵列29和多个沟道孔，如图3I中的第一沟道孔22-1。
保护层27，所述的保护层27位于所述第一沟道孔22-1的栅极沟槽中。
这里，所述栅极沟槽是形成所述金属栅极之前，位于相邻介质层之间的沟槽。所述栅极沟槽的形成过程，请参考上述实施例进行理解。
在一些实施例中，所述三维存储器还包括：源极(即半导体掺杂区域24)。所述源极位于所述共源极阵列29底部的衬底中，所述共源极阵列29用于实现所述源极与外部电路的电连接。
在一些实施例中，所述三维存储器还包括：位于所述金属栅极和所述共源极阵列之间的第二绝缘层30，所述第二绝缘层30用于隔离所述金属栅极28和所述共源极阵列29。
本申请实施例提供的三维存储器通过上述实施例提供的三维存储器的形成方法形成，对于本申请实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
本申请实施例提供的三维存储器，由于在沟道孔的栅极沟槽中形成了保护层，如此，能够减小栅极氧化层的损失，减小沟道孔处的漏电，进而提高形成的三维存储器的性能。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种三维存储器的制备方法，其特征在于，所述方法包括：
提供基底结构，所述基底结构包括存储叠层以及贯穿所述存储叠层的沟道孔；
在所述沟道孔中形成存储层和沟道层，其中，所述存储层包括隧穿层；
刻蚀所述存储叠层，形成栅极沟槽；
在所述栅极沟槽中沉积形成保护层；
在形成所述保护层之后，在所述栅极沟槽中依次沉积HK介质层、金属阻挡层和栅线材料，形成金属栅极，以形成所述三维存储器。
2.根据权利要求1所述的方法，其特征在于，所述基底结构还包括贯穿所述存储叠层的栅线缝隙；所述沟道孔包括多个第一沟道孔和多个第二沟道孔；
其中，每一所述第一沟道孔与所述栅线缝隙之间的距离小于预设距离，每一所述第二沟道孔与所述栅线缝隙之间的距离大于或等于所述预设距离；
对应地，所述在所述栅极沟槽中沉积形成保护层，包括：
在所述第一沟道孔的所述栅极沟槽中沉积形成具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积形成具有第二厚度的所述保护层，其中，所述第一厚度大于所述第二厚度。
3.根据权利要求2所述的方法，其特征在于，所述在所述第一沟道孔的所述栅极沟槽中沉积具有第一厚度的保护层，且在所述第二沟道孔的所述栅极沟槽中沉积具有第二厚度的所述保护层，以形成所述三维存储器，包括：
在所述第一沟道孔的所述栅极沟槽中沉积具有所述第一厚度的第一材料层，且在所述第二沟道孔的所述栅极沟槽中沉积具有所述第二厚度的第二材料层；
将所述第一材料层和所述第二材料层分别氧化为具有所述第一厚度的保护层和具有所述第二厚度的保护层，以形成所述三维存储器。
4.根据权利要求3所述的方法，其特征在于，所述第一材料层和所述第二材料层的材料相同或不同；
所述第一材料层和所述第二材料层的材料包括氮化硅或者氮氧化硅。
5.根据权利要求2所述的方法，其特征在于，所述提供基底结构，包括：
提供半导体衬底；
在所述半导体衬底上形成由牺牲层和介质层交替堆叠的存储叠层；
刻蚀所述存储叠层，形成所述沟道孔，其中，所述沟道孔包括所述第一沟道孔和所述第二沟道孔；
刻蚀相邻的两个第一沟道孔之间的存储叠层，形成所述栅线缝隙。
6.根据权利要求5所述的方法，其特征在于，所述刻蚀所述存储叠层，形成栅极沟槽，包括；
刻蚀去除所述存储叠层中的牺牲层，形成所述栅极沟槽。
7.根据权利要求5所述的方法，其特征在于，：
所述存储层还包括阻挡层和电荷俘获层；
所述保护层与所述阻挡层由相同的材料组成。
8.根据权利要求2所述的方法，其特征在于，在形成所述金属栅极之后，所述方法还包括：
在所述栅线缝隙中填充导电材料，形成所述三维存储器的共源极阵列。
9.一种三维存储器，其特征在于，包括：
金属栅极叠层，所述金属栅极叠层包括交替堆叠的金属栅极和介质层；
贯穿所述金属栅极叠层的共源极阵列和沟道孔；
所述金属栅极包括HK介质层、金属阻挡层和栅线材料；
所述沟道孔包括存储层和沟道层，其中，所述存储层包括隧穿层；
所述金属栅极与所述存储层之间还包括：保护层；
所述保护层还位于所述金属栅极和所述介质层之间。
10.根据权利要求9所述的三维存储器，其特征在于：
所述存储层还包括阻挡层和电荷俘获层；
所述保护层为任意一种氧化物材料。
11.根据权利要求9所述的三维存储器，其特征在于，所述三维存储器还包括：源极；
所述源极位于所述共源极阵列底部的衬底中，所述共源极阵列用于实现所述源极与外部电路的电连接。
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