TW202139431A - 三維存放裝置及其形成方法 - Google Patents

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Abstract

一種3D存放裝置及其形成方法的實施例。在一個示例中，一種3D存放裝置包括：一基底；一存儲疊層位於基底上方，其中存儲疊層包括交錯的導電層和介電質層；以及一溝道結構垂直延伸穿過該存儲疊層。溝道結構包括：沿著溝道結構的一側壁連續設置的一高介電常數（高k）介電質層；沿著溝道結構的側壁，在高k介電質層上方的一存儲膜；以及沿著溝道結構的側壁，在存儲膜上方的一半導體溝道。

Description

三維存放裝置及其形成方法
本發明係關於一種存放裝置及其製造方法，且特別係關於一種三維（3D）存放裝置及其製造方法。
經由改進製程技術、電路設計、程式設計演算法和製造製程，將平面存儲單元縮放到更小的尺寸。然而，隨著存儲單元的特徵尺寸接近物理極限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面存儲單元的存儲密度接近物理上限。
3D記憶體架構可以解決平面存儲單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的信號的週邊元件。
本文揭露了3D存放裝置及其形成方法的實施例。
在一個示例中，一種3D存放裝置包括：一基底；一存儲疊層位於基底上方，其中存儲疊層包括交錯的導電層和介電質層；以及一溝道結構垂直延伸穿過該存儲疊層。溝道結構包括：沿著溝道結構的一側壁連續設置的一高介電常數（高k）介電質層；沿著溝道結構的側壁，在高k介電質層上方的一存儲膜；以及沿著溝道結構的側壁，在存儲膜上方的一半導體溝道。
在一個示例中，各導電層包括一閘極電極和一粘合層，其中粘合層垂直位於閘極電極和至少一個介電質層之間。
在一個示例中，高k介電質層不在閘極電極和至少一個介電質層之間延伸。
在一個示例中，粘合層與至少一個介電質層接觸。
在一個示例中，高k介電質層包括氧化鋁。
在一個示例中，存儲膜包括一阻擋層、一存儲層和一穿隧層。
在一個示例中，存儲疊層包括一下存儲平臺和一上存儲平臺，及溝道結構包括垂直延伸穿過下存儲平臺的一下溝道結構和垂直穿過上存儲平臺延伸的一上溝道結構。
在另一示例中，揭露了一種用於形成三維（3D）存放裝置的方法。形成垂直延伸穿過一第一介電質平臺的第一開口，其中第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層。沿著第一開口的側壁形成高介電常數（高k）介電質層和不含多晶矽的溝道犧牲層。形成垂直延伸穿過一第二介電質平臺的第二開口，以暴露第一開口中的溝道犧牲層，其中第二介電質平臺包括在第一介電質平臺上的第二多個交錯的犧牲層和介電質層。去除第一開口中的溝道犧牲層。沿著第一開口和第二開口的側壁，在高k介電質層上方形成存儲膜和半導體溝道。
在另一示例中，高k介電質層包括氧化鋁，並且溝道犧牲層包括氧化矽。
在另一示例中，還包括在形成高k介電質層和溝道犧牲層之前，在第一開口的底部形成半導體插塞。
在另一示例中，還包括在形成存儲膜和半導體溝道之後，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。
在另一示例中，為了進行用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層的方法，去除犧牲層，以在第一介電質平臺和第二介電質平臺中的介電質層之間留下多個橫向凹槽。
在另一示例中，在橫向凹槽中的介電質層上方沉積多個粘合層；以及在橫向凹槽中的粘合層上方沉積多個閘極電極。
在另一示例中，高k介電質層不在粘合層和相鄰的介電質層中的每個之間延伸。
在另一示例中，沿著第一開口的側壁形成高介電常數（高k）介電質層和不含多晶矽的溝道犧牲層的方法包括：沿著第一開口的側壁沉積高k介電質層。
在另一示例中，在第一開口中的高k介電質層上方沉積溝道犧牲層；以及將高k介電質層和溝道犧牲層的頂面平坦化以與第一介電質平臺的一頂面齊平。
在另一示例中，還包括：在去除溝道犧牲層之前，沿著第二開口的側壁形成另一高k介電質層，使得存儲膜分別在第一開口和第二開口中的高k介電質層和另一高k介電質層上方形成。
在另一示例中，為了形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。
在又一示例中，揭露了一種用於形成3D存放裝置的方法。形成垂直延伸穿過一第一介電質平臺的第一開口，其中第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層；沿著第一開口的側壁形成溝道犧牲層，其中溝道犧牲層包括不同於多晶矽的材料；形成垂直穿過一第二介電質平臺延伸的第二開口，以暴露第一開口中的溝道犧牲層，其中第二介電質平臺包括在第一介電質平臺上的第二多個交錯的犧牲層和介電質層；去除第一開口中的溝道犧牲層；以及沿著第一開口和第二開口的側壁形成存儲膜和半導體溝道。
在又一示例中，溝道犧牲層中的材料包括陶瓷。在一些實施例中，溝道犧牲層中的材料包括多晶矽中的摻雜劑。
在又一示例中，還包括在形成溝道犧牲層之前，在第一開口的底部形成半導體插塞。
在又一示例中，還包括在形成存儲膜和半導體溝道之後，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。
在又一示例中，為了形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如是如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也可以包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即直接在某物上）的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向（旋轉90度或處於其它方向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如是層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如是互連層可以包括一個或更多導體和接觸層（其中可形成互連線和/或過孔接觸部）和一個或更多介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或​​製程步驟的特性或參數的期望值或目標值、連同高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的些微變化而引起。如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內（例如，該值的±10%、±20%、或±30%）變化。
如本文所使用的，術語“三維（3D）NAND記憶體串”是指在橫向方向的基底上串聯連接的垂直方向的記憶體單元電晶體串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”表示相對垂直於基底的橫向表面。
在採用先進技術（例如具有96級或更高級別）製造3D NAND存放裝置時，通常使用雙平臺架構，這需要去除填充下平臺中的下溝道孔的多晶矽溝道犧牲層，在下平臺上可以形成上溝道孔和上平臺。
例如，圖1A繪示本發明較佳實施例中在用於形成3D存放裝置的製造階段的中間結構的剖面示意圖。圖1B繪示本發明較佳實施例中從圖1A的中間結構製造的3D存放裝置的剖面示意圖。可以理解的是，圖1B繪示出了一完整3D存放裝置101的代表性部分，其對應於例如圖1A中的一中間結構100的一區域A。如圖1A所示，中間結構100包括雙平臺介電質疊層，該雙平臺介電質疊層具有一下介電質平臺104A和一上介電質平臺104B。下介電質平臺104A和上介電質平臺104B中的每一個均包括多對，每對均包括形成在一基底102上方的一介電質層128（圖1B中所示）和犧牲層（在本文中稱為“介電質層對”）。注意，在圖1A和圖1B中包括軸x和軸y，以進一步繪示出3D存放裝置101（及其中間結構100）中的部件的空間關係。3D存放裝置101的基底102包括沿x方向（即，橫向方向）橫向延伸的兩個側面（例如，頂面和底面）。如本文所使用的，當基底在y方向上位於3D存放裝置的最低平面中時，在y方向（即垂直方向）上相對於3D存放裝置的基底（例如，基底102）確定一個部件（例如，層或元件）是在3D存放裝置（例如，3D存放裝置101）的另一部件（例如，層或元件）的“上”、“上方”還是“下方”。在本發明內容全文中應用了用於描述空間關係的相同概念。
一旦所有制造製程完成，就經由閘極替換製程用一存儲疊層106（圖1B所示）替換介電質疊層（包括下介電質平臺104A和上介電質平臺104B），該閘極替換製程用導電層130（如圖1B所示）替換每個犧牲層。分別穿過下介電質平臺104A和上介電質平臺104B形成填充有溝道犧牲層114的下溝道孔和上溝道孔110，其中形成溝道結構108（圖1B所示）。如圖1A所示，中間結構100還包括在下溝道孔的下端（在底部中）的半導體插塞112。
溝道犧牲層114填充有多晶矽，可以在形成上溝道孔110之後將其去除以重新打開下溝道孔。然而，填充有多晶矽的溝道犧牲層114在將多晶矽沉積到下溝道孔中並退火之後會引入局部應力，這可能導致明顯的晶圓彎曲（例如，大於200μm）。結果，由於大的晶圓彎曲，諸如上介電質平臺104B的形成和上溝道孔110的蝕刻的後續處理可能失敗，而影響生產率。
如圖1B所示，3D存放裝置101包括形成在上溝道孔110和在去除其中的溝道犧牲層114之後重新打開的下溝道孔中的溝道結構108。溝道結構108包括存儲膜116（，其中存儲膜116具有阻擋層120、存儲層122和穿隧層124）、半導體溝道118和覆蓋層126。溝道結構108垂直延伸穿過包括交錯的介電質層128和導電層130的存儲疊層106。每個導電層130包括一閘極電極136和一粘合層134，其中閘極電極136例如包括鎢（W），而粘合層134例如包括氮化鈦（TiN）。
存儲疊層106還包括圍繞導電層130的高介電常數（高k）介電質層132，其中高k介電質層132是經由在閘極替換製程期間在橫向凹槽中沉積高k介電質而形成的（經由去除下介電質平臺104A和上介電質平臺104B中的犧牲層而形成的）。如圖1B所示，高k介電質層132的離散部分橫向設置在導電層130（具有閘極電極136）和用作存儲單元的閘極介電質的存儲膜116之間，而高k介電質層132的其他部分垂直設置在導電層130和介電質層128之間。但是，高k介電質層132的垂直位於導電層130和介電質層128之間的部分不用作閘極介電質，而是佔據閘極電極136的空間。由於高k介電質層132，每個閘極電極136在垂直方向上的尺寸減小，每個閘極電極136的電阻增大，因而影響了3D存放裝置101的電性品質。
根據本發明內容的各種實施例提供了一種用於形成多平臺3D存放裝置的改進的方法，該多平臺3D存放裝置具有減小的由填充在下溝道孔中的犧牲層引起的局部應力以減小晶圓彎曲。在一些實施例中，溝道犧牲層包括除多晶矽以外的材料，例如氧化矽，其具有比多晶矽低的局部應力。在一些實施例中，隨後在下溝道孔中形成非多晶矽的高k介電質層和溝道犧牲層以減小局部應力。經由沿著溝道孔的側壁形成高k介電質層，而不是在閘極替換期間在介電質層之間的橫向凹槽中，可以增大在閘極替換製程之後在橫向凹槽中形成的每個閘極電極的垂直尺寸，進而減小3D存放裝置的最終產品中每個閘極電極的電阻。因此，可以提高3D存放裝置的產率和電性品質。
圖2繪示本發明較佳實施例中3D存放裝置的剖面示意圖。可以理解，圖2繪示出了與圖1B中的對應3D存放裝置101相對應的完整3D存放裝置的代表性部分。3D存放裝置200可以包括一基底（未繪示出），該基底可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣（SOI）、鍺覆絕緣（GOI）或任何其他合適的材料上。在一些實施例中，基底是薄化的基底（例如，半導體層），其經由研磨、蝕刻、化學機械研磨（ chemical mechanical polishing, CMP）或其任何組合來薄化。
3D存放裝置200可以是單片3D存放裝置的一部分。術語“單片”是指3D存放裝置的部件（例如，週邊元件和記憶體陣列元件）形成在單個基底上。對於單片3D存放裝置，由於週邊元件處理和記憶體陣列元件處理的捲繞，製造遇到了額外的限制。例如，記憶體陣列元件（例如，NAND記憶體串）的製造受到與已經形成或將要形成在同一基底上的週邊元件相關聯的熱積存(Thermal Budget)的約束。
可替代地，3D存放裝置200可以是非單片3D存放裝置的一部分，其中部件（例如，週邊元件和記憶體陣列元件）可以分別在不同的基底上形成，然後例如以面對面的方式接合。在一些實施例中，記憶體陣列元件基底保留為接合的非單片3D存放裝置的基底，並且將週邊元件（例如，包括用於促進3D存放裝置200的操作的任何合適的數位、類比和/或混合信號週邊電路，諸如頁緩衝器、解碼器和鎖存器（未繪示出））翻轉並且面向下朝向記憶體陣列元件（例如，NAND記憶體串）以用於混合接合。應理解，在一些實施例中，將記憶體陣列元件的基底翻轉並面向下朝向週邊元件（未繪示出）以用於混合接合，因而在接合的非單片3D存放裝置中，記憶體陣列元件位於週邊元件上方。記憶體陣列元件基底可以是薄化的基底（它不是接合的非單片3D存放裝置的基底），並且非單片3D存放裝置的後段制程（BEOL）互連可以形成在薄化的記憶體陣列元件基底的背面上。
在一些實施例中，3D存放裝置200是NAND快閃記憶體設備，其中以在基底上方垂直延伸的NAND記憶體串的陣列的形式提供存儲單元。3D存放裝置200可以包括多對，每對包括導電層206和介電質層208（在本文中稱為“導電/介電質層對”）。堆疊的導電/介電質層對在本文中也稱為一存儲疊層204。存儲疊層204中的導電/介電質層對的數量（例如32、64、96、128、160、192、256等）可以確定3D存放裝置200中的存儲單元的數量。存儲疊層204可以包括多個交錯的導電層206和介電質層208。存儲疊層204中的導電層206和介電質層208可以在垂直方向上交替堆疊。
介電質層208可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。每個導電層206可以包括一閘極電極214和一粘合層212。閘極電極214可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或它們的任何組合。粘合層212可以包括有助於閘極電極214的沉積（例如，將閘極電極214粘附在介電質層208的表面上方）的導電材料，包括但不限於鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鈦/氮化鈦（Ti/TN）或鉭/氮化鉭（Ta/TaN）。在一些實施例中，閘極電極214包括鎢（W），粘合層212包括氮化鈦（TiN），並且介電質層208包括氧化矽。在一些實施例中，導電層206包括在同一平面中的多個NAND存儲單元的多個閘極電極214，並且可以作為在存儲疊層204的邊緣處終止的字線在x方向上橫向延伸（例如，以階梯結構）。
與圖1B中的粘合層134垂直地位於閘極電極136和高k介電質層132之間的3D存放裝置101不同，根據一些實施例，圖2中的粘合層212垂直地位於閘極電極214和介電質層208中的至少一個之間。即，在一些實施例中，與經由高k介電質層來與介電質層208分開（例如，圖1B中的將介電質層128與粘合層134分開的高k介電質層132）相反，3D存放裝置200中的粘合層212與介電質層208接觸。如以下詳細描述的，可以在不先沉積高k介電質層的情況下將粘合層134沉積到介電質層208之間的橫向凹槽中。
3D存放裝置200的每個NAND記憶體串可以包括垂直穿過存儲疊層204延伸的一溝道結構210。溝道結構210可以包括填充有半導體材料的溝道孔（例如，作為一半導體溝道224）以及介電材料（例如，作為一存儲膜205）。在一些實施例中，半導體溝道224包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，存儲膜205是包括一穿隧層222、一存儲層220（也稱為“電荷陷阱層”）和一阻擋層218的複合層。溝道結構210的剩餘空間可以部分或完全用包括介電材料（例如氧化矽）的一覆蓋層226填充。溝道結構210可以具有圓柱形狀（例如，柱形）。根據一些實施例，覆蓋層226、半導體溝道224、穿隧層222、存儲層220和阻擋層218依次從柱的中心朝向柱的外表面徑向排列。穿隧層222可以包括氧化矽、氮氧化矽或其任何組合。存儲層220可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層218可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個實施例中，存儲膜205可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，3D存放裝置200的溝道結構210還包括一高k介電質層216，其沿著溝道結構210（例如，其中形成溝道結構210的溝道孔）的側壁連續設置。根據一些實施例，存儲膜205沿著溝道結構210的側壁設置在高k介電質層216上方，並且半導體溝道224沿著溝道結構210的側壁設置在存儲膜205上方。高k介電質層216可以包括高k介電質，包括但不限於氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鋯（ZnO2 ）、氧化鉭（Ta2 O5 ）、氧化鈦（TiO2 ）或其任何組合。應該理解，高k介電質層216可以是包括一層或多層高k介電質的複合層。高k介電質層216可以用作在x方向上橫向位於閘極電極214和半導體溝道224之間的閘極介電質。
與圖1B中的具有在閘極電極136和介電質層128之間橫向延伸的部分的3D存放裝置101的高k介電質層132不同，根據一些實施例，圖2中的高k介電質層216在y方向上連續延伸，但不在閘極電極214和介電質層208之間橫向延伸。因為每個導電層206（包括閘極電極214和粘合層212）可以在沒有中間高k介電質層（例如，圖1B中的高k介電質層132）的情況下與介電質層208接觸，所以與圖1B中的每個閘極電極136相比，每個閘極電極214在y方向上的尺寸可以增大。因此，可以減小每個閘極電極214的電阻，進而改善3D存放裝置200的電性品質。此外，經由用直的高k介電質層216代替蛇形高k介電質層132，也可以節省製造過程中使用的高k介電材料的量。
在一些實施例中，存儲疊層204具有雙平臺架構，其包括下存儲平臺和下存儲平臺上的上存儲平臺（未繪示出）。下存儲平臺和上存儲平臺的每一個中的導電/介電質層對的數量可以相同或不同。溝道結構210可以包括垂直穿過下部存儲平臺延伸的下溝道結構，以及垂直穿過上存儲平臺延伸的上溝道結構（未繪示出）。
圖3A-3I繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。圖4A-4B繪示本發明較佳實施例中用於形成3D存放裝置的方法的流程圖。圖5繪示本發明較佳實施例中用於形成3D存放裝置的另一方法的流程圖。圖3A-3I、圖4A、圖4B和圖5中繪示出的3D存放裝置的示例包括圖2中所示的3D存放裝置200。將一起描述圖3A-3I、圖4A、圖4B和圖5。應當理解，一方法400和一方法500中所示的操作不是詳盡無遺漏的，其他操作也可以在任何所示操作之前、之後或之間執行。此外，一些操作可以同時執行，或者以與圖4A、圖4B和圖5所示不同的次序執行。
請參考圖4A，方法400在一操作402處開始，其中形成垂直延伸穿過基底上方的第一介電質平臺的第一開口。第一介電質平臺可以包括第一多個交錯的犧牲層和介電質層。基底可以是一矽基底。請參考圖3A，在一矽基底302上方形成包括多對的第一介電質層306和第二介電質層（稱為“犧牲層”）308（在本文中統稱為“介電質層對”）的一下介電質平臺304A。在一些實施例中，經由在形成下介電質平臺304A之前在矽基底302上沉積諸如氧化矽或熱氧化物的介電材料，在下介電質平臺304A和矽基底302之間形成絕緣層（未繪示出）。根據一些實施例，下介電質平臺304A包括交錯的犧牲層308和介電質層306。介電質層306和犧牲層308可以可替代地沉積在矽基底302上，以形成下介電質平臺304A。在一些實施例中，每個介電質層306包括氧化矽層，並且每個犧牲層308包括氮化矽層，但本發明不以此為限。下介電質平臺304A可以經由一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其任意組合。
如圖3A所示，下溝道孔310是垂直穿過下介電質平臺304A延伸而形成的開口。在一些實施例中，穿過下介電質平臺304A形成多個開口，使得每個開口成為在後續製程中形成溝道結構的位置。在一些實施例中，用於形成下溝道孔310的製造製程包括濕式蝕刻和/或乾式蝕刻，例如深離子反應蝕刻（Deep reactive-ion etching, DRIE）。在一些實施例中，下溝道孔310進一步延伸穿過矽基底302的一頂部部分。穿過下介電質平臺304A的蝕刻過程可以不在矽基底302的頂面處停止，並且可以繼續蝕刻矽基底302的一部分。在一些實施例中，在穿過下介電質平臺304A蝕刻之後，使用單獨的蝕刻製程來蝕刻矽基底302的一部分。
方法400進行到一操作404，如圖4A中所示，其中隨後沿著第一開口的側壁形成高k介電質層和不含多晶矽的溝道犧牲層。請參考圖4B，在一些實施例中，在隨後形成高k介電質層和溝道犧牲層之前，在一操作403處，在第一開口的底部先形成半導體插塞。在一些實施例中，為了隨後形成高k介電質層和溝道犧牲層，在一步驟405處，沿著第一開口的側壁沉積高k介電質層，在一步驟407處，在第一開口中的高k介電質層上方沉積溝道犧牲層，以及在一操作409處，將高k介電質層和溝道犧牲層的頂面平坦化以與第一介電質平臺的一頂面齊平。在一些實施例中，高k介電質層包括氧化鋁，溝道犧牲層包括氧化矽。
如圖3A所示，可以經由用從矽基底302沿任何合適的方向（例如，從底面和/或側面）磊晶生長的單晶矽填充下溝道孔310的下部部分來形成矽插塞311。磊晶生長矽插塞311的製造製程可以包括但不限於氣相磊晶（VPE）製程、液相磊晶（LPE）製程、分子束磊晶（MPE）製程或其任何組合。
與圖1A所示的用於形成溝道犧牲層114包括多晶矽的3D存放裝置101的製造製程不同，如圖3B所示，首先沿著下溝道孔310的側壁形成高k介電質層312。在一些實施例中，高k介電質層312也形成在下溝道孔310的底部，例如，在矽插塞311上。高k介電質層312可以經由使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程，或其任何組合）將諸如氧化鋁的高k介電質層沉積到下溝道孔310中來形成。在一些實施例中，為了形成不完全填充下溝道孔310的順應薄膜，因而使用原子層沉積（ALD）製程在下溝道孔310中沉積高k介電質層312。
如圖3C所示，沿著下溝道孔310的側壁（圖3B所示），在高k介電質層312上方沉積溝道犧牲層316。在一些實施例中，溝道犧牲層316完全填充下溝道孔310。在一些實施例中，溝道犧牲層316部分地填充下溝道孔310，其間留有間隙（未繪示出），只要下溝道孔310的頂部部分被溝道犧牲層316密封即可。與圖1A中可以引入局部應力的包括多晶矽的溝道犧牲層114不同，圖3C中的溝道犧牲層316可以不含多晶矽，以減小局部應力。溝道犧牲層316可以包括除多晶矽以外的任何合適的犧牲材料，其比多晶矽引入的局部應力要小，並且可以在隨後的過程中被選擇性地去除，例如氧化矽、氮化矽或陶瓷。在一些實施例中，經由使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程，或其任何組合）在高k介電質層312上方沉積一層氧化矽以完全或部分填充下溝道孔310，來形成溝道犧牲層316。
如圖3C所示，使用化學機械研磨（ chemical mechanical polishing, CMP）、研磨和/或蝕刻將高k介電質層312的頂面和溝道犧牲層316的頂面平坦化以與下介電質平臺304A的頂面齊平。在一些實施例中，在形成溝道犧牲層316之後進行諸如快速熱退火（RTA）之類的退火製程。與多晶矽溝道犧牲層相比，由於用於形成溝道犧牲層316的材料不同，因此即使在退火之後，也可以減小由溝道犧牲層316造成的局部應力。結果，可以減小由於局部應力引起的晶圓彎曲或將晶圓彎曲減到最小。
方法400進行到一操作406，如圖4A所示，其中，形成垂直延伸穿過第一介電質平臺上的第二介電質平臺的第二開口，以暴露第一開口中的溝道犧牲層。第二介電質平臺可以包括第二多個交錯的犧牲層和介電質層。請參考圖3D，在下介電質平臺304A上形成包括多個介電質層對的一上介電質平臺304B。上介電質平臺304B可以經由一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其任何組合。
如圖3D所示，上溝道孔318是垂直延伸穿過上介電質平臺304B，以暴露溝道犧牲層316而形成的開口。上溝道孔318可以與下溝道孔310對準（如圖3F所示），以便至少暴露出部分的溝道犧牲層316。在去除溝道犧牲層316之後，可以連接上溝道孔318和下溝道孔310。在一些實施例中，用於形成上溝道孔318的製造製程包括濕式蝕刻和/或乾式蝕刻，例如深離子反應蝕刻（Deep reactive-ion etching, DRIE）。在一些實施例中，上溝道孔318延伸到溝道犧牲層316的一部分中。穿過上介電質平臺304B的蝕刻製程可以不在溝道犧牲層316的頂面處停止並且繼續蝕刻溝道犧牲層316的一部分。在一些實施例中，在蝕刻上介電質平臺304B之後，使用單獨的蝕刻製程來蝕刻溝道犧牲層316的一部分。
方法400進行到一操作408，如圖4A所示，其中去除第一開口中的溝道犧牲層。參考圖4B，在一些實施例中，在去除溝道犧牲層之前，在一操作411處沿著第二開口的側壁形成另一高k介電質層。如圖3E所示，首先沿著上溝道孔318的側壁形成另一個高k介電質層320。可以經由使用諸如但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其任何組合的一種或多種薄膜沉積製程與高k介電質層312相同的高k介電材料層（諸如氧化鋁）沉積到上溝道孔318中來形成高k介電質層320。在一些實施例中，為了形成沒有完全填充上溝道孔318的順應覆蓋的共形薄膜，使用原子層沉積（ALD）製程將高k介電質層320沉積在上溝道孔318中。
如圖3F所示，經由濕式蝕刻和/或乾式蝕刻在下溝道孔312中去除溝道犧牲層316（圖3E所示）。在一些實施例中，溝道犧牲層316包括氧化矽，其可以經由氫氟酸（HF）蝕刻劑蝕刻。在去除溝道犧牲層316時，橫向位於溝道犧牲層316（包括例如氧化矽）和介電質層306（包括氧化矽）之間的高k介電質層312可以防止氫氟酸（HF）蝕刻劑蝕刻介電質層306。如圖3F所示，在去除溝道犧牲層316後，下溝道孔310再次打開並與上溝道孔318連接。
方法400進行到一操作410，如圖4A所示，其中隨後沿著第一開口和第二開口的側壁在高k介電質層上方形成存儲膜和半導體溝道。在一些實施例中，存儲膜分別在第一開口和第二開口中的高k介電質層和另一高k介電質層上方形成。在一些實施例中，為了隨後形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。
如圖3G所示，其對應於圖3F中的區域B，沿著下溝道孔310（如圖3F所示）的側壁在高k介電質層312上方形成存儲膜322（包括阻擋層324、存儲層326和穿隧層328）和半導體溝道330。可以理解，儘管未在圖3G中繪示出，但也可以類似地沿著上溝道孔318的側壁在高k介電質層320上方形成存儲膜322（包括阻擋層324、存儲層326和穿隧層328）和半導體溝道330。在一些實施例中，首先沿著下溝道孔310和上溝道孔318的側壁沉積存儲膜322，然後在存儲膜322上方沉積半導體溝道330。隨後，可以使用一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、任何其他合適的製程或其任何組合）依次沉積阻擋層324、存儲層326和穿隧層328，以形成存儲膜322。隨後，可以經由一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、任何其他合適的製程或其任何組合）在穿隧層328上方沉積例如多晶矽來形成半導體溝道330。在一些實施例中，隨後沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層（“SONO”結構）以形成存儲膜322和半導體溝道330。在一些實施例中，使用一個或多個薄膜沉積製程（例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、電鍍、化學鍍或其任何組合），在下溝道孔310和上溝道孔318中形成覆蓋層332（諸如氧化矽層）（圖3F中所示），以完全或部分填充下溝道孔310和上溝道孔318的剩餘空間。根據一些實施例，由此形成包括高k介電質層312、存儲膜322、半導體溝道330和覆蓋層332的溝道結構325。
參考圖4B，在一些實施例中，在隨後形成存儲膜和半導體溝道之後，在一操作413處，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。在一些實施例中，為了進行替換，去除犧牲層，以在第一介電質平臺和第二介電質平臺中的介電質層之間留下多個橫向凹槽，在橫向凹槽中的介電質層上方沉積多個粘合層，並且在橫向凹槽中的粘合層上方沉積多個閘極電極。在一些實施例中，高k介電質層不在每個粘合層和其相鄰的介電質層之間。
在一些實施例中，形成垂直延伸穿過下介電質平臺304A和上介電質平臺304B的狹縫開口（例如，閘極線狹縫（GLS），未繪示出）。如圖3H所示，經由穿過狹縫開口施加蝕刻劑，以在介電質層306之間垂直地形成多個橫向凹槽329，而在介電質層306上方選擇性地蝕刻下介電質平臺304A和上介電質平臺304B中的犧牲層308（在圖3F中繪示出）。例如，可以使用磷酸（H3 PO4 ）蝕刻劑選擇性地蝕刻包括氮化矽的犧牲層308，而不蝕刻包括氧化矽的介電質層306。
如圖3I所示，使用一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其任何組合），在橫向凹槽329（圖3H中所示）中的介電質層306上方沉積粘合層334。例如，可以使用原子層沉積（ALD）穿過狹縫開口在橫向凹槽329中的介電質層306上方沉積氮化鈦（TiN）的順應的共形薄層，以形成粘合層334。粘合層334可以直接形成在介電質層306上，因此高k介電質層312不在粘合層334和相鄰的介電質層306之間延伸。
如圖3I所示，使用一個或多個薄膜沉積製程（例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、電鍍、化學鍍或其任何組合），在橫向凹槽329（圖3H所示）中的粘合層334上方沉積閘極電極333。在一些實施例中，將每個閘極電極333沉積到相應的橫向凹槽329的剩餘空間中，以完全填充橫向凹槽329，以便減小閘極電極333的電阻。例如，可以穿過狹縫開口在橫向凹槽329中的粘合層334上方沉積鎢（W）層，以形成閘極電極333。由此形成各自包括閘極電極333和粘合層334的導電層331，以替換犧牲層308（圖3A所示）。因此，可以經由用導電層331替換下介電質平臺304A和上介電質平臺304B中的犧牲層308來形成雙平臺存儲疊層336，其中存儲疊層336可以包括交錯排列的導電層331和介電質層306。
應當理解，在一些實施例中，在形成溝道犧牲層之前，可以不必沿著下溝道孔的側壁連續地形成高k介電質層，以減小由多晶矽溝道犧牲層引起的局部應力和晶圓彎曲。請參考圖5，方法500在一操作502處開始，其中形成垂直延伸穿過基底上方的第一介電質平臺的第一開口。
方法500進行到一操作504，如圖5所示，其中沿著第一開口的側壁形成包括除多晶矽以外的材料的溝道犧牲層。在一些實施例中，溝道犧牲層中的材料包括陶瓷。在一些實施例中，溝道犧牲層中的材料包括多晶矽中的摻雜劑。即，可以摻雜多晶矽，以降低其在下介電質疊層中的局部應力。因此，可以使用離子摻雜和/或熱擴散將可以減小局部應力的任何合適摻雜劑添加到多晶矽中以形成溝道犧牲層。在一些實施例中，在形成溝道犧牲層之前，在第一開口的底部形成半導體插塞。
方法500進行到一操作506，如圖5所示，其中形成垂直延伸穿過第一介電質平臺上的第二介電質平臺的第二開口，以暴露第一開口中的溝道犧牲層。方法500進行到一操作508，如圖5所示，其中去除第一開口中的溝道犧牲層。方法500進行到一操作510，如圖5所示，其中隨後沿著第一開口和第二開口的側壁形成存儲膜和半導體溝道。在一些實施例中，為了隨後形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。在一些實施例中，在隨後形成存儲膜和半導體溝道之後，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。操作502、操作506、操作508和操作510的細節基本上類似於它們的對應操作，即圖4中的操作402、操作406、操作408和操作410，因此，為了便於描述不再重複。
根據本發明內容的一個方面，一種3D存放裝置包括：一基底；一存儲疊層位於基底上方，其中存儲疊層包括交錯的導電層和介電質層；以及一溝道結構垂直延伸穿過該存儲疊層。溝道結構包括：沿著溝道結構的一側壁連續設置的一高介電常數（高k）介電質層；沿著溝道結構的側壁，在高k介電質層上方的一存儲膜；以及沿著溝道結構的側壁，在存儲膜上方的一半導體溝道。
在一些實施例中，各導電層包括一閘極電極和一粘合層，其中粘合層垂直位於閘極電極和至少一個介電質層之間。
在一些實施例中，高k介電質層不在閘極電極和至少一個介電質層之間延伸。
在一些實施例中，粘合層與至少一個介電質層接觸。
在一些實施例中，高k介電質層包括氧化鋁。
在一些實施例中，存儲膜包括一阻擋層、一存儲層和一穿隧層。
在一些實施例中，存儲疊層包括一下存儲平臺和一上存儲平臺，及溝道結構包括垂直延伸穿過下存儲平臺的一下溝道結構和垂直穿過上存儲平臺延伸的一上溝道結構。
根據本發明內容的另一方面，揭露了一種用於形成三維（3D）存放裝置的方法。形成垂直延伸穿過一第一介電質平臺的第一開口，其中第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層。沿著第一開口的側壁形成高介電常數（高k）介電質層和不含多晶矽的溝道犧牲層。形成垂直延伸穿過一第二介電質平臺的第二開口，以暴露第一開口中的溝道犧牲層，其中第二介電質平臺包括在第一介電質平臺上的第二多個交錯的犧牲層和介電質層。去除第一開口中的溝道犧牲層。沿著第一開口和第二開口的側壁，在高k介電質層上方形成存儲膜和半導體溝道。
在一些實施例中，高k介電質層包括氧化鋁，並且溝道犧牲層包括氧化矽。
在一些實施例中，在形成高k介電質層和溝道犧牲層之前，在第一開口的底部形成半導體插塞。
在一些實施例中，在形成存儲膜和半導體溝道之後，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。
在一些實施例中，為了進行用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層的方法，去除犧牲層，以在第一介電質平臺和第二介電質平臺中的介電質層之間留下多個橫向凹槽；在橫向凹槽中的介電質層上方沉積多個粘合層；以及在橫向凹槽中的粘合層上方沉積多個閘極電極。
在一些實施例中，高k介電質層不在粘合層和相鄰的介電質層中的每個之間延伸。
在一些實施例中，沿著第一開口的側壁形成高介電常數（高k）介電質層和不含多晶矽的溝道犧牲層的方法包括：沿著第一開口的側壁沉積高k介電質層；在第一開口中的高k介電質層上方沉積溝道犧牲層；以及將高k介電質層和溝道犧牲層的頂面平坦化以與第一介電質平臺的一頂面齊平。
在一些實施例中，在去除溝道犧牲層之前，沿著第二開口的側壁形成另一高k介電質層，使得存儲膜分別在第一開口和第二開口中的高k介電質層和另一高k介電質層上方形成。
在一些實施例中，為了形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。
根據本發明內容的又一方面，揭露了一種用於形成3D存放裝置的方法。形成垂直延伸穿過一第一介電質平臺的第一開口，其中第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層；沿著第一開口的側壁形成溝道犧牲層，其中溝道犧牲層包括不同於多晶矽的材料；形成垂直穿過一第二介電質平臺延伸的第二開口，以暴露第一開口中的溝道犧牲層，其中第二介電質平臺包括在第一介電質平臺上的第二多個交錯的犧牲層和介電質層；去除第一開口中的溝道犧牲層；以及沿著第一開口和第二開口的側壁形成存儲膜和半導體溝道。
在一些實施例中，溝道犧牲層中的材料包括陶瓷。在一些實施例中，溝道犧牲層中的材料包括多晶矽中的摻雜劑。
在一些實施例中，在形成溝道犧牲層之前，在第一開口的底部形成半導體插塞。
在一些實施例中，在形成存儲膜和半導體溝道之後，用多個導電層替換第一介電質平臺和第二介電質平臺中的犧牲層。
在一些實施例中，為了形成存儲膜和半導體溝道，隨後沿著第一開口和第二開口的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人（一個或多個）預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:中間結構 101、200:3D存放裝置 102:基底 104A、304A:下介電質平臺 104B、304B:上介電質平臺 106、204、336:存儲疊層 108、210、325:溝道結構 110、310:下溝道孔 112:半導體插塞 114、316:溝道犧牲層 116、205、322:存儲膜 118、224、330:半導體溝道 120、218、324:阻擋層 122、220、326:存儲層 124、222、328:穿隧層 126、226、332:覆蓋層 128、208:介電質層 130、206、331:導電層 132、216、312、320:高介電常數（高k）介電質層 134、212、334:粘合層 136、214、333:閘極電極 302:矽基底 306:第一介電質層 308:第二介電質層 311:矽插塞 318:上溝道孔 329:橫向凹槽 400、500:方法 402、403、404、406、408、409、410、411、413、502、504、506、508、510:操作 405、407:步驟 A、B:區域 x、y:軸
圖1A繪示本發明較佳實施例中在用於形成3D存放裝置的製造階段的中間結構的剖面示意圖。 圖1B繪示本發明較佳實施例中從圖1A的中間結構製造的3D存放裝置的剖面示意圖。 圖2繪示本發明較佳實施例中3D存放裝置的剖面示意圖。 圖3A繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3B繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3C繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3D繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3E繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3F繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3G繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3H繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖3I繪示本發明較佳實施例中用於形成3D存放裝置的製造過程的剖面示意圖。 圖4A繪示本發明較佳實施例中用於形成3D存放裝置的方法的流程圖。 圖4B繪示本發明較佳實施例中用於形成3D存放裝置的方法的流程圖。 圖5繪示本發明較佳實施例中用於形成3D存放裝置的另一方法的流程圖。
306:第一介電質層
312:高介電常數(高k)介電質層
322:存儲膜
324:阻擋層
325:溝道結構
326:存儲層
328:穿隧層
330:半導體溝道
331:導電層
332:覆蓋層
333:閘極電極
334:粘合層
336:存儲疊層
x、y:軸

Claims (20)

  1. 一種三維（3D）存放裝置，包括： 一基底； 一存儲疊層位於該基底上方，其中該存儲疊層包括交錯的導電層和介電質層；以及 一溝道結構，垂直延伸穿過該存儲疊層，並且該溝道結構包括： 沿著該溝道結構的一側壁連續設置的一高介電常數（高k）介電質層； 沿著該溝道結構的該側壁，在該高k介電質層上方的一存儲膜；以及 沿著該溝道結構的該側壁，在該存儲膜上方的一半導體溝道。
  2. 如申請專利範圍第1項所述之三維（3D）存放裝置，其中各該些導電層包括一閘極電極和一粘合層，其中該粘合層垂直位於該閘極電極和至少一個該些介電質層之間。
  3. 如申請專利範圍第2項所述之三維（3D）存放裝置，其中該高k介電質層不在該些閘極電極和至少一個該些介電質層之間延伸。
  4. 如申請專利範圍第2項所述之三維（3D）存放裝置，其中該些粘合層與至少一個該介電質層接觸。
  5. 如申請專利範圍第1項所述之三維（3D）存放裝置，其中該高k介電質層包括氧化鋁。
  6. 如申請專利範圍第1項所述之三維（3D）存放裝置，其中該存儲膜包括一阻擋層、一存儲層和一穿隧層。
  7. 如申請專利範圍第1項所述之三維（3D）存放裝置，其中該存儲疊層包括一下存儲平臺和一上存儲平臺；以及 該溝道結構包括垂直延伸穿過該下存儲平臺的一下溝道結構和垂直穿過該上存儲平臺延伸的一上溝道結構。
  8. 一種用於形成三維（3D）存放裝置的方法，包括： 形成垂直延伸穿過一第一介電質平臺的第一開口，其中該第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層； 沿著該些第一開口的側壁形成高介電常數（高k）介電質層和不含多晶矽的溝道犧牲層； 形成垂直延伸穿過一第二介電質平臺的第二開口，以暴露該些第一開口中的該些溝道犧牲層，其中該第二介電質平臺包括在該第一介電質平臺上的第二多個交錯的犧牲層和介電質層； 去除該些第一開口中的該些溝道犧牲層；以及 沿著該些第一開口和該些第二開口的側壁，在該些高k介電質層上方形成存儲膜和半導體溝道。
  9. 如申請專利範圍第8項所述之用於形成三維（3D）存放裝置的方法，其中該些高k介電質層包括氧化鋁，並且該些溝道犧牲層包括氧化矽。
  10. 如申請專利範圍第8項所述之用於形成三維（3D）存放裝置的方法，更包括： 在形成該些高k介電質層和該些溝道犧牲層之前，在該些第一開口的底部形成半導體插塞。
  11. 如申請專利範圍第8項所述之用於形成三維（3D）存放裝置的方法，更包括： 在形成該些存儲膜和該些半導體溝道之後，用多個導電層替換該第一介電質平臺和該第二介電質平臺中的該些犧牲層。
  12. 如申請專利範圍第11項所述之用於形成三維（3D）存放裝置的方法，其中用多個導電層替換該第一介電質平臺和該第二介電質平臺中的該些犧牲層的方法包括： 去除該些犧牲層，以在該第一介電質平臺和該第二介電質平臺中的該些介電質層之間留下多個橫向凹槽； 在該些橫向凹槽中的該些介電質層上方沉積多個粘合層；以及 在該些橫向凹槽中的該些粘合層上方沉積多個閘極電極。
  13. 如申請專利範圍第12項所述之用於形成三維（3D）存放裝置的方法，其中該些高k介電質層不在該些粘合層和相鄰的該些介電質層之間延伸。
  14. 如申請專利範圍第8項所述之用於形成三維（3D）存放裝置的方法，其中沿著該些第一開口的該些側壁形成該些高介電常數（高k）介電質層和不含多晶矽的該些溝道犧牲層的方法包括： 沿著該些第一開口的該些側壁沉積該些高k介電質層； 在該些第一開口中的該些高k介電質層上方沉積該些溝道犧牲層；以及 將該些高k介電質層和該些溝道犧牲層的頂面平坦化以與該第一介電質平臺的一頂面齊平。
  15. 如申請專利範圍第8項所述之用於形成三維（3D）存放裝置的方法，更包括： 在去除該些溝道犧牲層之前，沿著該些第二開口的該些側壁形成另一高k介電質層，使得該些存儲膜分別在該些第一開口和該些第二開口中的該些高k介電質層和該些另一高k介電質層上方形成。
  16. 一種用於形成三維（3D）存放裝置的方法，包括： 形成垂直延伸穿過一第一介電質平臺的第一開口，其中該第一介電質平臺包括在一基底上方的第一多個交錯排列的犧牲層和介電質層； 沿著該些第一開口的側壁形成溝道犧牲層，其中該些溝道犧牲層包括不同於多晶矽的材料； 形成垂直穿過一第二介電質平臺延伸的第二開口，以暴露該些第一開口中的該些溝道犧牲層，其中該第二介電質平臺包括在該第一介電質平臺上的第二多個交錯的犧牲層和介電質層； 去除該些第一開口中的該些溝道犧牲層；以及 沿著該些第一開口和該些第二開口的側壁形成存儲膜和半導體溝道。
  17. 如申請專利範圍第16項所述之用於形成三維（3D）存放裝置的方法，其中該些溝道犧牲層中的材料包括陶瓷。
  18. 如申請專利範圍第16項所述之用於形成三維（3D）存放裝置的方法，其中該些溝道犧牲層中的材料包括多晶矽中的摻雜劑。
  19. 如申請專利範圍第16項所述之用於形成三維（3D）存放裝置的方法，更包括： 在形成該些溝道犧牲層之前，在該些第一開口的底部形成半導體插塞。
  20. 如申請專利範圍第16項所述之用於形成三維（3D）存放裝置的方法，更包括： 在形成該些存儲膜和該些半導體溝道之後，用多個導電層替換該第一介電質平臺和該第二介電質平臺中的該些犧牲層。
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