JP7118172B2 - マルチスタック3次元メモリデバイスおよびその作製方法 - Google Patents
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Description
101 犠牲材料層
102 絶縁材料層
103 第1の誘電体スタック
104 誘電体層
105 第2のドープ領域
106 第1のドープ領域
107 基板
108 トランジスタ
109 隔離層
110 コア領域
120 周辺領域
200 メモリ構造
201 犠牲材料層
202 絶縁材料層
203 2スタック誘電体スタック
204 チャネルエピタキシャル部分
205 第1のサブチャネルホール
206 第2の誘電体スタック
207 犠牲充填構造
210 コア領域
220 周辺領域
300 メモリ構造
301 犠牲層
302 絶縁層
303 階段構造
309 ピラーホール
310 コア領域
311 誘電体充填構造
312 絶縁キャップ層
320 周辺領域
400 メモリ構造
409 支持ピラー
410 絶縁キャップ層
411 ダミー電荷トラップ膜
412 ダミー半導体チャネル膜
413 ダミー誘電体コア
414 ダミードレイン領域
415 半導体チャネル
416 電荷トラップ膜
417 半導体チャネル膜
418 誘電体コア
419 ドレイン領域
500 メモリ構造
501 半導体チャネル
502 電荷トラップ膜
503 半導体チャネル膜
504 誘電体コア
505 ドレイン領域
509 ピラーホール
510 絶縁キャップ層
600 メモリ構造
601 半導体チャネル
601-1、601-2 半導体サブチャネル
602 電荷トラップ膜
603 階段構造
604 半導体チャネル膜
605 誘電体コア
606 接続層
607 電荷トラップ膜
608 半導体チャネル膜
609 誘電体コア
610 絶縁キャップ層
612 ドレイン領域
613 支持ピラー
618 ジョイント絶縁層
700 メモリ構造
701 犠牲材料層
702 絶縁材料層
703 第1の誘電体スタック
704 ゲート誘電体層
705 第2のドープ領域
706 第1のドープ領域
707 基板
800 メモリ構造
801 第1のサブチャネルホール
802 チャネル形成層
803 第1の誘電体スタック
804 接続層
805 半導体サブチャネル
806 チャネルエピタキシャル領域
810 ジョイント絶縁材料層
900 メモリ構造
901 犠牲材料層
902 絶縁材料層
903 誘電体スタック
906 第2の誘電体スタック
910 絶縁キャップ材料層
1000 メモリ構造
1001 半導体チャネル
1002 第2のサブチャネルホール
1003 誘電体スタック
1004 チャネル形成層
1005 ドレイン領域
1006 第2の誘電体スタック
1007 第2の半導体サブチャネル
1010 絶縁キャップ材料層
1100 メモリ構造
1103 第1の階段構造
1104 階段構造
1106 第2の階段構造
1110 絶縁キャップ層
1111 ジョイント絶縁層
1120 コアアレイ領域
1121 第1の階段領域
1122 第2の階段領域
1200 メモリ構造
1201 誘電体充填構造
1300 方法
Claims (40)
- 基板と、
前記基板の上に積み重ねられた複数の階段構造を含むマルチスタック階段構造であって、前記複数の階段構造の各々は複数の導体層を含み、前記複数の導体層の各々は2つの絶縁層の間に配置される、マルチスタック階段構造と、
前記マルチスタック階段構造を囲む充填構造と、
前記マルチスタック階段構造を貫通する半導体チャネルであって、非整列側壁表面を備える、半導体チャネルと、
前記マルチスタック階段構造および前記充填構造のうちの少なくとも一方を貫通する支持ピラーであって、整列側壁表面を備える、支持ピラーと
を備えるメモリデバイス。 - 前記マルチスタック階段構造は、前記基板の上にある第1の階段構造と、前記第1の階段構造の上にある第2の階段構造とを備える、請求項1に記載のメモリデバイス。
- 前記支持ピラーは、前記第2の階段構造の頂面から前記第1の階段構造の底面まで延在する、請求項2に記載のメモリデバイス。
- 前記支持ピラーおよび前記半導体チャネルは同じ充填層を備える、請求項1から3のいずれか一項に記載のメモリデバイス。
- 前記支持ピラーおよび前記半導体チャネルは、各々、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを充填される、請求項4に記載のメモリデバイス。
- 前記支持ピラーおよび前記半導体チャネルは、異なる充填層を充填される、請求項1から3のいずれか一項に記載のメモリデバイス。
- 前記支持ピラーは、絶縁材料および前記絶縁材料で囲まれているピラー支持材料のうちの少なくとも1つで充填され、
前記半導体チャネルは、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つで充填される、請求項6に記載のメモリデバイス。 - 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも1つを含む、請求項7に記載のメモリデバイス。
- 前記第1の階段構造と前記第2の階段構造との間のジョイント絶縁層と、前記第2の階段構造の上にある絶縁キャップ層とをさらに備える、請求項2に記載のメモリデバイス。
- 前記半導体チャネルの上にドレイン領域をさらに備える、請求項2から9のいずれか一項に記載のメモリデバイス。
- 2つの隣接する階段構造の間の前記半導体チャネル内に接続層をさらに備え、前記接続層は、ドープされた半導体材料を含み、前記接続層によって分離された前記半導体チャネルの部分は、各々、半導体サブチャネルを形成する、請求項10に記載のメモリデバイス。
- メモリデバイスを形成するための方法であって、
基板の上に積み上げられた複数の誘電体スタックを形成してマルチスタック階段構造を作成するステップであって、前記複数の誘電体スタックの各々は、前記基板の頂面に垂直な方向に沿って配置構成されている複数の誘電体対を備える、ステップと、
前記マルチスタック階段構造を囲む充填構造を形成するステップと、
前記マルチスタック階段構造を貫通する半導体チャネルを形成するステップであって、前記半導体チャネルは非整列側壁表面を備える、ステップと、
前記マルチスタック階段構造および前記充填構造のうちの少なくとも一方を貫通する支持ピラーを形成するステップであって、前記支持ピラーは整列側壁表面を備える、ステップと
を含む、方法。 - 前記支持ピラーを形成するステップは、
前記充填構造および前記マルチスタック階段構造のうちの少なくとも一方の上にフォトレジスト層を形成するステップと、
前記フォトレジスト層をパターン形成して前記充填構造の一部分を露出する開口部を有するパターン形成されたフォトレジスト層を形成するステップであって、前記開口部の配置は前記支持ピラーの配置に対応する、ステップと、
前記パターン形成されたフォトレジスト層をエッチングマスクとして使用して、前記充填構造および前記マルチスタック階段構造のうちの少なくとも一方をエッチングしてピラーホールを形成するステップであって、前記ピラーホールの底部が前記基板に接触する、ステップと、
前記ピラーホールに第1の材料を充填するステップと
を含む、請求項12に記載の方法。 - 前記半導体チャネルを形成するステップは、
前記複数の誘電体スタックのうちの第1の誘電体スタック内に第1のサブチャネルホールを形成するステップと、
前記第1のサブチャネルホールに犠牲充填材料を充填して犠牲充填構造を形成するステップと、
前記第1の誘電体スタックの上に第2の誘電体スタックを形成するステップと、
前記第2の誘電体スタック内に第2のサブチャネルホールを形成するステップであって、
前記第2のサブチャネルホールは、前記基板の前記頂面に垂直な前記方向に沿って前記犠牲充填構造と整列し、
前記第2のサブチャネルホールは前記第1のサブチャネルホールに隣接し、前記複数の誘電体スタックを貫通して前記基板内に貫入するチャネルホールを形成する、ステップと、
前記第1のサブチャネルホール内の前記犠牲充填構造を除去するステップと、
前記チャネルホールに第2の材料を充填するステップと
を含む、請求項13に記載の方法。 - 前記第1の材料は、前記第2の材料と同じであり、同じ作製動作によって形成され、
前記同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを前記チャネルホールおよび前記ピラーホール内に堆積するステップを含む、請求項14に記載の方法。 - 前記ピラーホールは、前記第2のサブチャネルホールの形成の前に形成される、請求項15に記載の方法。
- 前記ピラーホールは、前記第2のサブチャネルホールの前記形成の前に、および前記犠牲充填構造の形成の後に形成される、請求項16に記載の方法。
- 前記ピラーホールは、前記第1のサブチャネルホールの形成および前記第2のサブチャネルホールの形成後に形成される、請求項15に記載の方法。
- 前記第1の材料は、前記第2の材料と異なり、前記第2の材料と異なる堆積動作によって形成される、請求項14に記載の方法。
- 前記第1の材料は、絶縁材料および前記絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、前記第2の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを含む、請求項19に記載の方法。
- 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも1つを含む、請求項20に記載の方法。
- 前記複数の誘電体スタックは、第1の誘電体スタック及び第2の誘電体スタックを含み、
前記半導体チャネルを形成するステップは、
前記第1の誘電体スタック内に第1の半導体サブチャネルを形成するステップと、
前記第1の半導体サブチャネルの上に接続層を形成するステップであって、前記接続層は、ドープされた半導体材料を含む、ステップと、
前記第2の誘電体スタックと前記第2の誘電体スタック内の第2の半導体サブチャネルとを形成するステップであって、前記第2の半導体サブチャネルは、前記第1の半導体サブチャネルと整列し、隣接し、前記複数の誘電体スタックを貫通し、前記基板内に貫入する半導体チャネルを形成する、ステップとを含む、請求項13に記載の方法。 - 前記第1の半導体サブチャネルを形成するステップは、
前記複数の誘電体スタックのうちの前記第1の誘電体スタック内に第1のサブチャネルホールを形成するステップと、
前記第1のサブチャネルホール内に第2の材料を堆積するステップとを含み、
前記第2の半導体サブチャネルを形成するステップは、
前記複数の誘電体スタックのうちの前記第1の誘電体スタックの上に前記第2の誘電体スタックを、前記第2の誘電体スタック内に第2のサブチャネルホールを形成するステップと、
前記第2のサブチャネルホール内に前記第2の材料を堆積するステップであって、前記第2のサブチャネルホールは、前記基板の前記頂面に垂直な前記方向に沿って前記第1のサブチャネルホールと整列し、隣接する、ステップと
を含む、請求項22に記載の方法。 - 前記第1の材料は、前記第2の材料と同じであり、同じ作製動作によって形成され、
前記同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを前記第1のサブチャネルホールおよび前記第2のサブチャネルホールならびに前記ピラーホール内に堆積するステップを含む、請求項23に記載の方法。 - 前記ピラーホールは、前記第2のサブチャネルホールの形成の前に形成される、請求項24に記載の方法。
- 前記ピラーホールは、前記第1の半導体サブチャネルの前記形成の後および前記第2のサブチャネルホールの前記形成の前に形成される、請求項25に記載の方法。
- 前記ピラーホールは、前記第1の半導体サブチャネルおよび前記第2のサブチャネルホールの形成の後に形成される、請求項24に記載の方法。
- 前記第1の材料は、前記第2の材料と異なり、前記第2の材料と異なる堆積動作によって形成される、請求項23に記載の方法。
- 前記第1の材料は、絶縁材料および前記絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、前記第2の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを含む、請求項28に記載の方法。
- 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも1つを含む、請求項29に記載の方法。
- 前記ピラーホールは、前記マルチスタック階段構造および前記第1のサブチャネルホールの形成の後に形成される、請求項14から21および23から30のいずれか一項に記載の方法。
- メモリデバイスを形成するための方法であって、
複数の誘電体スタックを基板の上に次々に堆積して多誘電体スタック構造を形成するステップであって、前記複数の誘電体スタックの各々は、前記基板の頂面に垂直な方向に沿って交互に配置構成されている複数の第1の材料層および第2の材料層を含む、ステップと、
前記複数の誘電体スタックのうちの第1の誘電体スタック内に第1の半導体サブチャネルを形成するステップと、
前記複数の誘電体スタックのうちの第2の誘電体スタックを前記第1の誘電体スタックの上に形成するステップと、
前記第2の誘電体スタック内に第2の半導体サブチャネルを形成するステップであって、前記第2の半導体サブチャネルは、前記基板の前記頂面に垂直な前記方向に沿って前記第1の半導体サブチャネルと整列する、ステップと、
前記多誘電体スタック構造をパターン形成してマルチスタック階段構造を形成するステップと
を含む、方法。 - 前記多誘電体スタック構造をパターン形成するステップは、単一の階段形成パターン形成プロセスを含む、請求項32に記載の方法。
- 前記階段形成パターン形成プロセスは、
前記多誘電体スタック構造の上にフォトレジスト層を形成するステップと、
前記基板の頂面に平行な第1の方向に沿って前記フォトレジスト層をトリミングするステップと、
前記トリミングされたフォトレジスト層をエッチングマスクとして使用して、前記多誘電体スタック構造をエッチングし、階段を形成するステップとを含む、請求項33に記載の方法。 - 前記第1の半導体サブチャネルおよび前記第2の半導体サブチャネルを形成するステップは、
前記第1の誘電体スタック内に第1のサブチャネルホールを、前記第2の誘電体スタック内に第2のサブチャネルホールを形成するステップと、
前記第1のサブチャネルホールおよび前記第2のサブチャネルホールに各々チャネル形成層を充填するステップとを含む、請求項32に記載の方法。 - 前記チャネル形成層は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも1つを含む、請求項35に記載の方法。
- 前記第1の誘電体スタックと前記第2の誘電体スタックとの間にジョイント絶縁材料層を形成するステップと、
前記ジョイント絶縁材料層内に開口部を形成して前記第1の半導体サブチャネルを露出するステップと、
リセスエッチングを実行して、前記第1の半導体サブチャネルの前記チャネル形成層の頂部を除去し、リセス領域を形成するステップと、
前記リセス領域内に接続層を形成するステップと、
前記ジョイント絶縁材料層をパターン形成してジョイント絶縁層を形成するステップと
を含む、請求項35または36に記載の方法。 - 前記接続層を形成するステップは、ドープされた半導体材料を堆積するステップを含む、請求項37に記載の方法。
- 前記ドープされた半導体材料はドープされたシリコンを含む、請求項38に記載の方法。
- 前記第2の半導体サブチャネルの上にドレイン領域を形成するステップをさらに含む、請求項32から39のいずれか一項に記載の方法。
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