JP2021136279A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2021136279A
JP2021136279A JP2020029725A JP2020029725A JP2021136279A JP 2021136279 A JP2021136279 A JP 2021136279A JP 2020029725 A JP2020029725 A JP 2020029725A JP 2020029725 A JP2020029725 A JP 2020029725A JP 2021136279 A JP2021136279 A JP 2021136279A
Authority
JP
Japan
Prior art keywords
contact
slit
storage device
plan
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020029725A
Other languages
English (en)
Inventor
豪 小池
Go Oike
豪 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020029725A priority Critical patent/JP2021136279A/ja
Priority to TW109118786A priority patent/TWI747312B/zh
Priority to CN202010567604.XA priority patent/CN113380808B/zh
Priority to US17/009,005 priority patent/US11778820B2/en
Publication of JP2021136279A publication Critical patent/JP2021136279A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】集積性の高い半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、導電層と絶縁層とが第１方向に交互に積層された積層体と、前記積層体内において前記第１方向に延び、半導体ボディと、前記複数の導電層のうちの少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む複数の柱状体と、前記積層体の上方を、前記第１方向と交差する第２方向に延びる複数のビットラインと、前記積層体と前記ビットラインとの間にある層間絶縁層と、前記層間絶縁層を貫通するコンタクトと、を備え、前記コンタクトは、一つの前記柱状体に接続される第１コンタクトと、複数の前記柱状体に接続される第２コンタクトと、を有する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許第１０２７６２３７号明細書
本発明が解決しようとする課題は、集積性の高い半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、積層体と複数の柱状体と複数のビットラインと層間絶縁層と複数のコンタクトとをもつ。積層体は、導電層と絶縁層とが第１方向に交互に積層されている。柱状体は、積層体内において第１方向に延びる。柱状体は、半導体ボディと電荷蓄積膜とをもつ。電荷蓄積膜は、複数の導電層のうちの少なくとも一つと半導体ボディとの間に設けられている。複数のビットラインはそれぞれ、積層体の上方を第１方向と交差する第２方向に延びる。層間絶縁層は、積層体と複数のビットラインとの間にある。複数のコンタクトは、それぞれ層間絶縁層を貫通する。複数のコンタクトは、一つの柱状体に接続される第１コンタクトと、複数の前記柱状体に接続される第２コンタクトと、を有する。
第１実施形態にかかる半導体記憶装置の回路構成を示すブロック図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの回路図。 第１実施形態にかかるセルアレイ領域の平面図。 第１実施形態にかかるセルアレイ領域の断面図。 第１実施形態にかかる柱状体の近傍を拡大した断面図。 第１実施形態にかかる柱状体の近傍を拡大し、導電層に沿って切断した断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置のセルアレイ領域の製造方法の一例を説明するための断面図。 第１変形例にかかるセルアレイ領域の平面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
また先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板Ｓｕｂの表面と略平行な方向である。Ｘ方向は、後述するスリットが延びている方向である。Ｙ方向は、Ｘ方向と交差する（例えば略直交する）方向である。Ｚ方向は、Ｘ方向及びＹ方向と交差（例えば略直交する）し、基板Ｓｕｂから離れる方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、Ｚ方向は「第１方向」の一例であり、Ｙ方向は「第２方向」の一例である。
（第１実施形態）
図１は、半導体メモリ１のシステム構成を示すブロック図である。半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。
以上で説明した半導体メモリ１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０〜ＳＴＲ３を含む。
各ストリングＳＴＲ０〜ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０〜ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数（例えば１８つ）のメモリセルトランジスタＭＴ０〜ＭＴ１７、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
複数のメモリセルトランジスタＭＴ０〜ＭＴ１７は、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０〜ＷＬ１７のいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０〜ＭＴ１７と、いずれかのビットラインＢＬ０〜ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０〜ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴ１７に接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０〜ＳＧＤ３に接続されている。第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０〜ＳＧＤ３のいずれかに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０〜ＭＴ１７と、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
次に、メモリセルアレイ１０の構造について説明する。メモリセルアレイ１０は、セルアレイ領域と周辺領域とを有する。セルアレイ領域には、ＮＡＮＤストリングスＮＳが集積される。周辺領域には、セルアレイ領域を制御する周辺回路が配置される。周辺領域は、セルアレイ領域のＸ方向又はＹ方向に隣接していてもよいし、セルアレイ領域に対してＺ方向に積層されていてもよい。
図３は、メモリセルアレイ１０のセルアレイ領域の特徴部分の平面図である。図４は、メモリセルアレイ１０のセルアレイ領域の断面図である。図３は、積層体２０の一面を平面視した図であり、積層体２０のＺ方向上方に位置するビットラインＢＬを点線で示す。図４は、図３のＡ−Ａ線に沿ってセルアレイ領域を切断した断面図である。
セルアレイ領域は、基板ＳｕｂとソースラインＳＬと積層体２０と複数の柱状体３０と層間絶縁層４０，４１と第１コンタクトＣ１と第２コンタクトＣ２とビアＶ１と複数のビットラインＢＬとを有する。
基板Ｓｕｂは、例えば、シリコン基板である。基板Ｓｕｂ上には、例えば、メモリセルアレイ１０のセルアレイ領域及び周辺領域が形成される。ソースラインＳＬは、基板Ｓｕｂ上に配置される。ソースラインＳＬは、導電体又は半導体からなる。ソースラインＳＬは、例えば、ｐ型の半導体である。ソースラインＳＬは、Ｘ方向及びＹ方向に広がる。
積層体２０は、Ｚ方向に複数の導電層２１と複数の絶縁層２２とを有する。導電層２１と絶縁層２２とは交互に積層されている。複数の導電層２１は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁層２２は、それぞれＸ方向及びＹ方向に広がる。導電層２１は、例えば金属又は半導体である。導電層２１は、例えば、タングステン、不純物がドープされたポリシリコンである。導電層２１の数は、任意である。
導電層２１は、例えば、機能的に３つに分けられる。導電層２１Ａは、複数の導電層２１のうち最もソースラインＳＬの近くにある。導電層２１Ａは、複数層でもよい。導電層２１Ａは、例えば、第２選択トランジスタＳ２に繋がる選択ゲートラインＳＧＳとして機能する。導電層２１Ｂは、複数の導電層２１のうち導電層２１Ａの次にソースラインＳＬの近くにある。導電層２１Ｂは、それぞれワードラインＷＬに接続される。導電層２１Ｂは、メモリセルトランジスタＭＴのゲート電極として機能する。導電層２１Ｃは、複数の導電層２１のうち導電層２１Ａ,２１Ｂを除いたものである。導電層２１Ｃは、例えば、積層体２０の上から数層の導電層である。導電層２１Ｃは、例えば、第１選択トランジスタＳ１に繋がる選択ゲートラインＳＧＤとして機能する。
絶縁層２２は、導電層２１とソースラインＳＬの間及びＺ方向に隣あう導電層２１の間にある。絶縁層２２は、例えばシリコン酸化物を含む。絶縁層２２は、隣接する導電層２１の間を絶縁する。絶縁層２２の数は、導電層２１の数によって決まる。
積層体２０は、Ｚ方向からの平面視で、複数のスリットを有する。スリットは、積層体２０をＹ方向に区分する。スリットは、Ｘ方向に延びる。スリットは、第１スリットＳＴと第２スリットＳＨＥとがある。第１スリットＳＴは深いスリットであり、第２スリットＳＨＥは浅いスリットである。Ｚ方向からの平面視で隣接する２つの第１スリットＳＴで区切られる領域をフィンガＦと称し、Ｚ方向からの平面視で隣接する第１スリットＳＴと第２スリットＳＨＥ、又は、隣接する２つの第２スリットＳＨＥで区切られる領域をストリングＳＴＲと称する。ストリングＳＴＲのうち隣接する第１スリットＳＴと第２スリットＳＨＥで区切られる領域を第１ストリングＳＴＲa、隣接する２つの第２スリットＳＨＥで区切られる領域をストリングＳＴＲｂと称する。一つのフィンガＦ内に含まれるストリングＳＴＲの数は問わないが、ストリングＳＴＲの数は、例えば、奇数である。
第１スリットＳＴは、積層体２０の第１面２０ａから第２面２０ｂに至る。第１面２０ａは積層体２０のビットラインＢＬ側の面であり、第２面２０ｂは積層体２０の基板Ｓｕｂ側の面である。第１スリットＳＴは、例えば、積層体２０を貫通する。第１スリットＳＴ内には、内側から順に、例えば、導電体ＳＴ１と被覆層ＳＴ２とがある。導電体ＳＴ１は、ソースラインＳＬに繋がる配線である。導電体ＳＴ１は、例えば、タングステンである。被覆層ＳＴ２は、絶縁体である。被覆層ＳＴ２は、例えば、導電体ＳＴ１と導電層２１Ａ,２１Ｂ,２１Ｃとの短絡を防ぐ。
第２スリットＳＨＥは、積層体２０の第１面２０ａから積層体２０のＺ方向の途中まで至る。第２スリットＳＨＥは、少なくとも導電層２１ＣをＹ方向に分断する。第２スリットＳＨＥ内には、絶縁体ＳＨＥ１と第２コンタクトＣ２がある。第２コンタクトＣ２は、絶縁体ＳＨＥ１の上にある。絶縁体ＳＨＥ１は、導電層２１ＣをＹ方向に電気的に分断する。絶縁体ＳＨＥ１は、例えばシリコン酸化物を含む。
柱状体３０は、積層体２０内に複数ある。柱状体３０は、それぞれＺ方向に延びる。柱状体３０は、例えば、それぞれ積層体２０をＺ方向に貫通する。複数の柱状体３０は、例えば、Ｚ方向からの平面視でＹ方向にジグザグ状に配列している。それぞれのストリングＳＴＲにおいてＹ方向にジグザグに並ぶ柱状体３０の数は、例えば、同じである。図３に示すストリングＳＴＲはそれぞれ、４つの柱状体３０がＹ方向にジグザグに並んでいる。柱状体３０は、Ｚ方向からの平面視で、例えば、円又は楕円である。第２スリットＳＨＥとＹ方向に隣接する柱状体３０は、例えば、第２スリットＳＨＥに接する。第２スリットＳＨＥとＹ方向に隣接する柱状体３０は、Ｚ方向からの平面視で、例えば、円又は楕円の一部を切り欠いた形状である。第２スリットＳＨＥの幅が十分狭い場合や、柱状体３０の加工ばらつきによっては、柱状体３０と第２スリットＳＨＥとが接しない場合もある。
図５は、第１実施形態にかかる柱状体３０の近傍を拡大した断面図である。図６は、第１実施形態にかかる柱状体３０の近傍を導電層２１に沿って切断した断面図である。図５は、柱状体３０をＹＺ面で切断した断面であり、図６は、柱状体３０をＸＹ面で切断した断面である。柱状体３０は、積層体２０内に形成されたメモリホールＭＨ内にある。
柱状体３０はそれぞれ、コア３１、半導体ボディ３２、メモリ膜３３を有する。メモリホールＭＨ内には、内側から順に、コア３１、半導体ボディ３２、メモリ膜３３がある。
コア３１は、Ｚ方向に延び、柱状である。コア３１は、例えば、シリコン酸化物を含む。コア３１は、半導体ボディ３２の内側にある。
半導体ボディ３２は、Ｚ方向に延びる。半導体ボディ３２は、底を有する筒状である。半導体ボディ３２は、コア３１の外側面を被覆する。半導体ボディ３２は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ３２は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ膜３３は、Ｚ方向に延びる。メモリ膜３３は、半導体ボディ３２の外側面を被覆する。メモリ膜３３は、メモリホールＭＨの内面と半導体ボディ３２の外側面との間にある。メモリ膜３３は、例えば、トンネル絶縁膜３４、電荷蓄積膜３５及びカバー絶縁膜３６含む。トンネル絶縁膜３４、電荷蓄積膜３５、カバー絶縁膜３６の順に、半導体ボディ３２の近くにある。
トンネル絶縁膜３４は、電荷蓄積膜３５と半導体ボディ３２との間に位置する。トンネル絶縁膜３４は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３４は、半導体ボディ３２と電荷蓄積膜３５との間の電位障壁である。
電荷蓄積膜３５は、それぞれの導電層２１及び絶縁層２２とトンネル絶縁膜３４との間に位置する。電荷蓄積膜３５は、例えばシリコン窒化物を含む。電荷蓄積膜３５と複数の導電層２１のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜３５が複数の導電層２１と交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれの導電層２１と半導体ボディ３２との間にあり、周りを絶縁材料で囲まれている。
カバー絶縁膜３６は、例えば、それぞれの絶縁層２２と電荷蓄積膜３５との間に位置する。カバー絶縁膜３６は、例えばシリコン酸化物を含む。カバー絶縁膜３６は、加工時に電荷蓄積膜３５をエッチングから保護する。カバー絶縁膜３６は、なくてもよいし、導電層２１と電荷蓄積膜３５との間に一部残して、ブロック絶縁膜として用いてもよい。
また図５及び図６に示すように、それぞれの導電層２１と絶縁層２２との間、及び、それぞれの導電層２１とメモリ膜３３との間には、ブロック絶縁膜２１ａ、バリア膜２１ｂを有してもよい。ブロック絶縁膜２１ａは、バックトンネリングを抑制する。バックトンネリングは、導電層２１からメモリ膜３３への電荷が戻る現象である。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの間の密着性を向上させる。ブロック絶縁膜２１ａは、例えば、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜２１ｂは、例えば導電層２１がタングステンの場合、一例として窒化チタン、窒化チタンとチタンとの積層構造膜である。
層間絶縁層４０，４１は、積層体２０の最上層の絶縁層２２上にある。層間絶縁層４０,４１は、積層体２０とビットラインＢＬとの間を絶縁する。層間絶縁層４０,４１は、例えば、シリコン酸化物を含む。
第１コンタクトＣ１及び第２コンタクトＣ２は、柱状体３０とビットラインＢＬとを電気的に繋ぐコンタクトプラグである。第１コンタクトＣ１及び第２コンタクトＣ２は、層間絶縁層４０内にある。第１コンタクトＣ１及び第２コンタクトＣ２は、層間絶縁層４０をＺ方向に貫通する。第２コンタクトＣ２は、積層体２０の第１面２０ａから積層体２０の内部に向かって突出する。第１コンタクトＣ１及び第２コンタクトＣ２は、層間絶縁層４０に形成された開口内に充填された導電体である。第１コンタクトＣ１及び第２コンタクトＣ２は、例えば、タングステンである。
第１コンタクトＣ１は、一つの柱状体３０に接続される。第２コンタクトＣ２は、複数の柱状体３０に接続される。第２コンタクトＣ２は、例えば、２つの柱状体３０に接続される。
Ｚ方向からの平面視で、第１コンタクトＣ１と第２コンタクトＣ２の形状は異なる。Ｚ方向からの平面視で、第１コンタクトＣ１は、例えば、略円形であり、第２コンタクトＣ２は、例えば、楕円又は長方形である。第１コンタクトＣ１の周囲長は、例えば、第２コンタクトＣ２の周囲長より短い。第２コンタクトＣ２は、例えば、Ｚ方向からの平面視で異方性を有し、長軸と短軸とを有する。第２コンタクトＣ２の長軸は、例えば、Ｙ方向に対して傾斜している。図３のＡ−Ａ線は、第２コンタクトＣ２の長軸方向と一致する。例えば、同一のフィンガＦ内において、Ｙ方向に対する第２コンタクトＣ２の長軸の傾斜方向は同じであり、Ｙ方向に対する第２コンタクトＣ２の長軸の傾斜角は等しくてもよい。
第２コンタクトＣ２は、例えば、第２スリットＳＨＥを挟む複数の柱状体３０に亘っている。第２コンタクトＣ２は、例えば、第２スリットＳＨＥを挟む２つの柱状体３０に接する。第１ストリングＳＴＲａ及び第２ストリングＳＴＲｂにおいて、第２スリットＳＨＥとＹ方向に隣接する柱状体３０は第２コンタクトＣ２に接続され、その他の柱状体３０は第１コンタクトＣ１に接続される。例えば、第１ストリングＳＴＲａにおける第１コンタクトＣ１の数は、第２ストリングＳＴＲｂにおける第１コンタクトＣ１の数より多い。
ビアＶ１は、層間絶縁層４１内にある。ビアＶ１は、層間絶縁層４１をＺ方向に貫通する。ビアＶ１は、層間絶縁層４１に形成された開口内に充填された導電体である。ビアＶ１は、例えば、タングステンである。
ビアＶ１は、第１コンタクトＣ１又は第２コンタクトＣ２とビットラインＢＬとを電気的に繋ぐ。ビアＶ１は、一つの第１コンタクトＣ１又は第２コンタクトＣ２と一つのビットラインＢＬとを電気的に繋ぐ。ビアＶ１は、第１コンタクトＣ１及び第２コンタクトＣ２のそれぞれに一つ接続される。
Ｚ方向からの平面視で、ビアＶ１は第１コンタクトＣ１及び第２コンタクトＣ２より小さく、第１コンタクトＣ１又は第２コンタクトＣ２に内包される。ビアＶ１の幾何中心はそれぞれ、例えば、第１コンタクトＣ１の幾何中心又は第２コンタクトＣ２の幾何中心からずれている。
第２コンタクトＣ２に接続されるビアＶ１は、第２コンタクトＣ２の第１領域Ａ１又は第２領域Ａ２に接続される。第１領域Ａ１は、第２コンタクトＣ２の幾何中心を通り短軸方向に延びる中心線を挟む一方の領域であり、第２領域Ａ２は他方の領域である。例えば、Ｙ方向に隣接する２つの第２コンタクトＣ２において、一方の第２コンタクトＣ２は第１領域Ａ１にビアＶ１が接続され、他方の第２コンタクトＣ２は第２領域Ａ２にビアＶ１が接続される。
ビットラインＢＬは、層間絶縁層４１上に複数ある。ビットラインＢＬは、それぞれＹ方向に延びる。ビットラインＢＬは、第１コンタクトＣ１又は第２コンタクトＣ２とビアＶ１を介して、柱状体３０と電気的に接続される。それぞれのビットラインＢＬは、ストリングＳＴＲ中の一つの柱状体３０と電気的に接続される。
ここで各ストリングＳＴＲにおいて、Ｙ方向にジグザグに並ぶ柱状体３０をそれぞれ、第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄと称する。各ストリングＳＴＲにおいて、第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄの順にＹ方向に並ぶ。また第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄのいずれかと電気的に接続されたビットラインＢＬをそれぞれ第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３、第４ビットラインＢＬ４と称する。第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３、第４ビットラインＢＬ４の順に−Ｘ方向に並ぶ。
あるストリングＳＴＲ（例えば、第１ストリングＳＴＲａ）において、第１柱状体３０Ａは第１ビットラインＢＬ１と電気的に接続され、第２柱状体３０Ｂは第３ビットラインＢＬ３と電気的に接続され、第３柱状体３０Ｃは第２ビットラインＢＬ２と電気的に接続され、第４柱状体３０Ｄは第４ビットラインＢＬ４と電気的に接続されている。
一方で、このストリングＳＴＲ（例えば、第１ストリングＳＴＲａ）と隣接するストリング（例えば、第２ストリングＳＴＲｂ）において、第１柱状体３０Ａは第４ビットラインＢＬ４と電気的に接続され、第２柱状体３０Ｂは第３ビットラインＢＬ３と電気的に接続され、第３柱状体３０Ｃは第２ビットラインＢＬ２と電気的に接続され、第４柱状体３０Ｄは第１ビットラインＢＬ１と電気的に接続されている。
すなわち、第１柱状体３０Ａ及び第４柱状体３０Ｄに接続されるビットラインＢＬは、隣接するストリングＳＴＲで異なる。これは、第２コンタクトＣ２が第２スリットＳＨＥを挟む二つの柱状体３０に亘って接続されているためである。
次いで、第１実施形態にかかる半導体メモリ１のセルアレイ領域の部分の製造方法について説明する。以下の図７〜図１２は、セルアレイ領域の製造方法の一例を説明するための断面図である。
まず図７に示すように、基板Ｓｕｂ上に、ソースラインＳＬを積層する。次いで、ソースラインＳＬ上に、絶縁層２２と犠牲膜５１とを交互に積層する。絶縁層２２は、上述のものであり、例えばシリコン酸化物を含む。犠牲膜５１は、例えばシリコン窒化物を含む。次いで、積層体にメモリホールＭＨを形成する。メモリホールＭＨは、積層体の上面からソースラインＳＬまで至る。メモリホールＭＨは、エッチングにより作製する。例えば、積層体の上面からソースラインＳＬまで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）である。
次いで、図８に示すように、メモリホールＭＨ内にメモリ膜３３、半導体ボディ３２、コア３１を順に形成する。メモリホールＭＨは、メモリ膜３３、半導体ボディ３２及びコア３１で埋められる。メモリホールＭＨ内に柱状体３０が形成される。次いで、積層体上に層間絶縁層４０を積層後に、第１スリットＳＴを形成する。第１スリットＳＴは、積層体の上面からソースラインＳＬまで延びる。第１スリットＳＴは、異方性エッチングにより形成する。
次いで、第１スリットＳＴを介して犠牲膜５１を等方性エッチングする。犠牲膜５１は、等方性エッチングにより除去される。等方性エッチングは、絶縁層２２に対して犠牲膜５１をより早くエッチングできるエッチャントを用いて行う。等方性エッチングは、例えば、シリコン酸化物に対してシリコン窒化物をより早くエッチングできるエッチャントを用いて行う。犠牲膜５１が除去された部分は導電材料で埋められ、導電層２１が形成される。そして、図９に示すように、第１スリットＳＴ内に被覆層ＳＴ２、導電体ＳＴ１を順に成膜する。
次いで、図１０に示すように、積層体２０内に、第２スリットＳＨＥを形成する。第2スリットＳＨＥは、積層体２０の上面から積層体２０の途中まで延びる。第２スリットＳＨＥは、異方性エッチングにより形成する。
次いで、図１１に示すように、第２スリットＳＨＥを絶縁体ＳＨＥ２で埋める。絶縁体ＳＨＥ２は、例えば、シリコン酸化物を含む。
次いで、図１２に示すように、層間絶縁層４０にホールＨ１,Ｈ２を形成する。ホールＨ１は、層間絶縁層４０を貫通し、柱状体３０に至る。ホールＨ２は、層間絶縁層４０を貫通し、積層体２０の途中まで至る。絶縁体ＳＨＥ２は、異方性エッチングにより一部が除去され、絶縁体ＳＨＥ１となる。
次いで、ホールＨ１,Ｈ２を導電材料で埋めて、第１コンタクトＣ１,第２コンタクトＣ２が形成される。層間絶縁層４０、第１コンタクトＣ１及び第２コンタクトＣ２の上には、層間絶縁層４１を積層する。層間絶縁層４１に開口を形成し、開口を導電材料で埋め、ビアＶ１が形成される。最後に、ビアＶ１と重なる位置にビットラインＢＬを形成する。
以上の工程により、図４に示すセルアレイ領域が作製される。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
第１実施形態にかかる半導体メモリ１によれば、メモリセルトランジスタＭＴの集積性が高まる。第１実施形態にかかる半導体メモリ１は、いずれの柱状体３０もダミーではなく、記録領域として機能させることができる。つまり、記憶領域として機能する柱状体３０が密に配列し、第１実施形態にかかる半導体メモリ１は集積性に優れる。また第２コンタクトＣ２が異なるストリングＳＴＲの２つの柱状体３０に接続されることで、ビアＶ１の数が減る。それぞれの柱状体３０に一つずつコンタクトを形成する場合、第２スリットＳＨＥを挟む二つの柱状体３０においてビアＶ１の間隔が近接しやすい。ビアＶ１の間隔が近接する部分におけるビアＶ１の数を減らすことで、製造誤差によりビアＶ１同士が短絡する恐れを低減できる。
（第１変形例）
次に、実施形態の第１変形例について説明する。
図１３は、第１実施形態の第１変形例にかかるセルアレイ領域の特徴部分の平面図である。第１変形例にかかるセルアレイ領域は、一つのフィンガＦ内におけるストリングＳＴＲの数が偶数である点が、図３に示す構造と異なる。以下に説明する以外の構成は、第１実施形態のメモリセルアレイ１０と同様である。
第１変形例にかかるフィンガＦは、偶数のストリングＳＴＲを有する。図１３に示すフィンガＦは、２つのストリングＳＴＲからなる。ストリングＳＴＲが偶数の場合、いずれかのストリングＳＴＲのＹ方向の幅は、他のストリングＳＴＲのＹ方向の幅と異なる。図１３に示す例では、一方のストリングＳＴＲ（以下、第３ストリングＳＴＲｃと称する）のＹ方向の幅は、他方のストリングＳＴＲ（以下、第４ストリングＳＴＲｄと称する）のＹ方向の幅より短い。
上述のように、それぞれのビットラインＢＬは、ストリングＳＴＲ中の異なる柱状体３０と電気的に接続される。第３ストリングＳＴＲｃにおいて、第１柱状体３０Ａは第１ビットラインＢＬ１と電気的に接続され、第２柱状体３０Ｂは第３ビットラインＢＬ３と電気的に接続され、第３柱状体３０Ｃは第２ビットラインＢＬ２と電気的に接続され、第４柱状体３０Ｄは第４ビットラインＢＬ４と電気的に接続されている。
第２コンタクトＣ２は、第４ストリングＳＴＲｄの第４柱状体３０Ｄと、第３ストリングＳＴＲｃの第１柱状体と、に亘って接続されている。したがって、第４ストリングＳＴＲｄの第４柱状体３０Ｄは第１ビットラインＢＬ１と電気的に接続される。同じストリングＳＴＲ内における柱状体３０は、異なるビットラインＢＬに接続される。そのため、第４ストリングＳＴＲｄにおいて、第４柱状体３０Ｄは第１ビットラインＢＬ１と電気的に接続され、第３柱状体３０Ｃは第２ビットラインＢＬ２と電気的に接続され、第２柱状体３０Ｂは第３ビットラインＢＬ３と電気的に接続され、第１柱状体３０Ａは、第４ビットラインＢＬ４と電気的に接続される。
第１柱状体３０Ａの直上には、第４ビットラインＢＬ４がない。第１柱状体３０Ａと第４ビットラインＢＬ４とを電気的に繋ぐために、第４ストリングＳＴＲｄの第１柱状体３０Ａに繋がる第１コンタクトＣ１はＸ方向及びＹ方向に延びる。以下、第１コンタクトＣ１のうちＺ方向からの平面視形状が他の第１コンタクトＣ１と異なるものを第１コンタクトＣ１’と称する。第１コンタクトＣ１’は、Ｚ方向に第１柱状体３０Ａ及びビアＶ１と重なる。第１コンタクトＣ１’と第１スリットＳＴ内の導電体ＳＴ１との短絡を防ぐために、第１コンタクトＣ１’と第１スリットＳＴとは一定距離以上離す。その結果、第３ストリングＳＴＲｃのＹ方向の幅と第４ストリングＳＴＲｄのＹ方向の幅とが異なる。
第１コンタクトＣ１’を形成するためのスペースの確保が必要になるが、このような構成によっても、第１実施形態と同様に、メモリセルトランジスタＭＴの集積性が高まる。
（付記）
以下、いくつかの半導体記憶装置について付記する。
［１］．導電層と絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内において前記第１方向に延び、半導体ボディと、前記複数の導電層のうちの少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む複数の柱状体と、
前記積層体の上方を、前記第１方向と交差する第２方向に延びる複数のビットラインと、
前記積層体と前記複数のビットラインとの間にある層間絶縁層と、
前記層間絶縁層を貫通する複数のコンタクトと、を備え、
前記複数のコンタクトは、一つの前記柱状体に接続される第１コンタクトと、複数の前記柱状体に接続される第２コンタクトと、
を有する、半導体記憶装置。
［２］．［１］にかかる半導体記憶装置において、
前記第１コンタクトの平面視形状と前記第２コンタクトの平面視形状とは、異なり、
前記第２コンタクトの平面視形状は異方性を有してもよい。
［３］．［２］にかかる半導体記憶装置において、
前記第１コンタクトの平面視形状は円形であり、前記第２コンタクトの平面視形状は、楕円又は長方形でもよい。
［４］．［２］にかかる半導体記憶装置において、
前記第１コンタクトの周囲長は、前記第２コンタクトの周囲長より短くてもよい。
［５］．［２］にかかる半導体記憶装置において、
前記第２コンタクトの長軸は、前記第２方向に対して傾斜していてもよい。
［６］．［１］にかかる半導体記憶装置において、
前記積層体は、前記第１方向からの平面視で、前記積層体を前記第２方向に区分する複数のスリットを有し、
前記複数のスリットは、前記積層体の前記ビットライン側の第１面から前記第１面と反対の第２面に至る第１スリットと、前記第１面から前記積層体の途中まで至る第２スリットと、があり、
前記第２コンタクトは、前記第２スリットを挟む複数の前記柱状体に亘っていてもよい。
［７］．［６］にかかる半導体記憶装置の前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガにおいて、
前記第２コンタクトの長軸の前記第２方向に対する傾斜角が等しくてもよい。
［８］．［６］にかかる半導体記憶装置において、
前記第２コンタクトに接続される前記柱状体は、前記第２スリットに接していてもよい。
［９］．［６］にかかる半導体記憶装置において、
前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガは、前記第２スリットによって複数のストリングに区分され、前記複数のストリングの数が奇数でもよい。
［１０］．［６］にかかる半導体記憶装置において、
前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガは、前記第２スリットによって複数のストリングに区分され、
前記複数のストリングは、前記第１方向からの平面視で、前記第１スリットと前記第２スリットとに挟まれる第１ストリングと、隣接する２つの前記第２スリットとに挟まれる第２ストリングと、を有し、
前記第１ストリングは、前記第２ストリングより前記第１コンタクトの数が多くてもよい。
［１１］．［１］にかかる半導体記憶装置は、
前記第２コンタクトと前記ビットラインとをつなぐビアをさらに有し、
前記第１方向からの平面視で、前記ビアは前記第２コンタクトより小さく、
前記ビアの幾何中心は、前記第２コンタクトの幾何中心からずれていてもよい。
［１２］．［１１］にかかる半導体記憶装置において、
前記第２コンタクトは、前記第１方向からの平面視で異方性を有し、
前記第２コンタクトは、前記第２コンタクトの幾何中心を通り短軸方向に延びる中心線を挟む第１領域と第２領域に区分され、
前記第２方向に隣接する２つの前記第２コンタクトにおいて、一方の前記第２コンタクトは前記第１領域に前記ビアが接続され、他方の前記第２コンタクトは前記第２領域に前記ビアが接続されていてもよい。
［１３］．［１］にかかる半導体記憶装置において、
前記第２コンタクトは、前記積層体の前記ビットライン側の第１面から前記積層体の内部に向かって突出してもよい。
［１４］．［１］にかかる半導体記憶装置において、
前記第２コンタクトは、２つの前記柱状体に接続されもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、１０…メモリセルアレイ、２０…積層体、２０ａ…第１面、２０ｂ…第２面、２１,２１Ａ,２１Ｂ,２１Ｃ…導電層、２２…絶縁層、３０…柱状体、３２…半導体ボディ、３５…電荷蓄積膜、４０,４１…層間絶縁層、Ａ１…第１領域、Ａ２…第２領域、ＢＬ…ビットライン、Ｆ…フィンガ、ＳＴ…第１スリット、ＳＨＥ…第２スリット、ＳＴＲ…ストリング、ＳＴＲａ…第１ストリング、ＳＴＲｂ…第２ストリング、Ｖ１…ビア

Claims (10)

  1. 導電層と絶縁層とが第１方向に交互に積層された積層体と、
    前記積層体内において前記第１方向に延び、半導体ボディと、複数の前記導電層のうちの少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む複数の柱状体と、
    前記積層体の上方を、前記第１方向と交差する第２方向に延びる複数のビットラインと、
    前記積層体と前記複数のビットラインとの間にある層間絶縁層と、
    前記層間絶縁層を貫通する複数のコンタクトと、を備え、
    前記複数のコンタクトは、一つの前記柱状体に接続される第１コンタクトと、複数の前記柱状体に接続される第２コンタクトと、
    を有する、半導体記憶装置。
  2. 前記第１コンタクトの平面視形状と前記第２コンタクトの平面視形状とは、異なり、
    前記第２コンタクトの平面視形状は異方性を有する、請求項１に記載の半導体記憶装置。
  3. 前記積層体は、前記第１方向からの平面視で、前記積層体を前記第２方向に区分する複数のスリットを有し、
    前記複数のスリットは、前記積層体の前記ビットライン側の第１面から前記第１面と反対の第２面に至る第１スリットと、前記第１面から前記積層体の途中まで至る第２スリットと、があり、
    前記第２コンタクトは、前記第２スリットを挟む複数の前記柱状体に亘っている、請求項１又は２に記載の半導体記憶装置。
  4. 前記第２コンタクトの平面視形状は異方性を有し、
    前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガにおいて、前記第２コンタクトの長軸の前記第２方向に対する傾斜角が等しい、請求項３に記載の半導体記憶装置。
  5. 前記第２コンタクトに接続される前記柱状体は、前記第２スリットに接している、請求項３又は４に記載の半導体記憶装置。
  6. 前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガは、前記第２スリットによって複数のストリングに区分され、
    前記複数のストリングの数が奇数である、請求項３〜５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１方向からの平面視で隣接する前記第１スリットに挟まれるフィンガは、前記第２スリットによって複数のストリングに区分され、
    前記複数のストリングは、前記第１方向からの平面視で、前記第１スリットと前記第２スリットとに挟まれる第１ストリングと、隣接する２つの前記第２スリットとに挟まれる第２ストリングと、を有し、
    前記第１ストリングは、前記第２ストリングより前記第１コンタクトの数が多い、請求項３〜６のいずれか一項に記載の半導体記憶装置。
  8. 前記第２コンタクトと前記ビットラインとをつなぐビアをさらに有し、
    前記第２コンタクトは、前記第１方向からの平面視で異方性を有し、
    前記第２コンタクトは、前記第２コンタクトの幾何中心を通り短軸方向に延びる中心線を挟む第１領域と第２領域に区分され、
    前記第２方向に隣接する２つの前記第２コンタクトにおいて、一方の前記第２コンタクトは前記第１領域に前記ビアが接続され、他方の前記第２コンタクトは前記第２領域に前記ビアが接続されている、請求項１〜７のいずれか一項に記載の半導体記憶装置。
  9. 前記第２コンタクトは、前記積層体の前記ビットライン側の第１面から前記積層体の内部に向かって突出する、請求項１〜８のいずれか一項に記載の半導体記憶装置。
  10. 前記第２コンタクトは、２つの前記柱状体に接続される、請求項１〜９のいずれか一項に記載の半導体記憶装置。
JP2020029725A 2020-02-25 2020-02-25 半導体記憶装置 Pending JP2021136279A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020029725A JP2021136279A (ja) 2020-02-25 2020-02-25 半導体記憶装置
TW109118786A TWI747312B (zh) 2020-02-25 2020-06-04 半導體記憶裝置
CN202010567604.XA CN113380808B (zh) 2020-02-25 2020-06-19 半导体存储装置
US17/009,005 US11778820B2 (en) 2020-02-25 2020-09-01 Semiconductor storage device and manufacturing method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020029725A JP2021136279A (ja) 2020-02-25 2020-02-25 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2021136279A true JP2021136279A (ja) 2021-09-13

Family

ID=77366440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020029725A Pending JP2021136279A (ja) 2020-02-25 2020-02-25 半導体記憶装置

Country Status (4)

Country Link
US (1) US11778820B2 (ja)
JP (1) JP2021136279A (ja)
CN (1) CN113380808B (ja)
TW (1) TWI747312B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023043399A (ja) 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611010B2 (en) * 1999-12-03 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device
KR101543331B1 (ko) * 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR102393976B1 (ko) * 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US10128264B2 (en) * 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
US10090319B2 (en) * 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US10546871B2 (en) * 2016-03-23 2020-01-28 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9871054B2 (en) * 2016-04-15 2018-01-16 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
CN109786390B (zh) * 2017-11-13 2022-12-20 萨摩亚商费洛储存科技股份有限公司 三维储存元件及其制造方法
JP2019169510A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体メモリ
JP2019169539A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
TW202133397A (zh) 2021-09-01
TWI747312B (zh) 2021-11-21
US20210265387A1 (en) 2021-08-26
CN113380808B (zh) 2024-02-13
US11778820B2 (en) 2023-10-03
CN113380808A (zh) 2021-09-10

Similar Documents

Publication Publication Date Title
TWI718588B (zh) 半導體記憶裝置及其製造方法
TW202036856A (zh) 半導體記憶體裝置
JP2020107673A (ja) 半導体記憶装置
TWI777227B (zh) 半導體記憶裝置
CN112242401B (zh) 半导体存储装置
CN111599821B (zh) 半导体存储装置及其制造方法
CN112530970B (zh) 半导体存储装置
CN112951836A (zh) 半导体存储装置
CN113345901A (zh) 半导体存储装置
CN110931496B (zh) 半导体存储装置
TWI778483B (zh) 半導體記憶裝置
JP2021136279A (ja) 半導体記憶装置
CN111276487A (zh) 半导体存储装置
JP2020126888A (ja) 半導体記憶装置
CN217955859U (zh) 半导体存储装置
TWI820599B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US11869838B2 (en) Semiconductor storage device
CN220606443U (zh) 存储器件
CN112310093B (zh) 半导体存储装置
CN116828854A (zh) 半导体存储装置及其制造方法
JP2023038689A (ja) 半導体記憶装置
TW202412275A (zh) 記憶體裝置
JP2023043646A (ja) メモリデバイス
TW202232728A (zh) 半導體記憶裝置
TW202407983A (zh) 記憶裝置