CN116828854A - 半导体存储装置及其制造方法 - Google Patents

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semiconductor memory
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memory cell
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满野阳介
铃木拓也
北本克征
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Kioxia Corp
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Abstract

本发明的实施方式涉及半导体存储装置及其制造方法。实施方式的半导体存储装置(1)包括设置在基板(11)上的处理电路(12)、与处理电路(12)相连接的多个贴合电极(P2)以及与多个贴合电极(P2)相连接的多个贴合电极(P1)。另外，也包括与多个贴合电极(P1)相连接的存储单元阵列(110)。存储单元阵列(110)包括块(BLK)，块(BLK)包括串单元(SU)。各串单元(SU)包括多个存储单元(MT)和将隔着绝缘层(20b)层叠多个电极层(20a)而形成的层叠体(20)贯通的多个柱状部(CL)。半导体存储装置(1)具有缝隙(STD)，该缝隙(STD)按各串单元(SU)将与多个存储单元(MT)的一部分电连接的源极线(SL)和与存储单元(MT)的其它一部分电连接的源极线(SL)绝缘。

Description

半导体存储装置及其制造方法
本申请享受以日本特许申请2022-44447号(申请日：2022年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及其制造方法。
背景技术
半导体存储装置被要求更快的访问性能。
发明内容
实施方式提供具有更快的访问性能的半导体存储装置及其制造方法。
实施方式的半导体存储装置具有：基板；电路，其设置在所述基板上；多个第1电极，其设置在所述基板的上方，经由多个第1接触部与所述电路相连接；多个第2电极，其与所述多个第1电极相连接；存储单元阵列，其经由多个第2接触部与所述多个第2电极相连接，所述存储单元阵列包括块，所述块包括多个单元，各所述单元包括多个存储单元晶体管和将层叠体贯通的多个第1柱状部，所述层叠体由多个电极层隔着绝缘层层叠而形成；第1源极区域，其设置在所述存储单元阵列的上方，与所述多个存储单元晶体管的一部分电连接；第2源极区域，其设置在所述存储单元阵列的上方，与所述多个存储单元晶体管的其它一部分电连接；以及第1缝隙，其按各所述单元将所述第1源极区域与所述第2源极区域绝缘。
附图说明
图1是用于对第1实施方式的存储系统的结构进行说明的框图。
图2是表示第1实施方式的三维构造的存储单元阵列的块的结构例的图。
图3是表示第1实施方式的半导体存储装置的结构例的示意性的分解立体图。
图4是第1实施方式的半导体存储装置的剖视图。
图5是第1实施方式的存储单元部分中的柱状部的示意剖视图。
图6是用于对第1实施方式的作为上层布线的布线与各串单元的源极线的连接位置进行说明的图。
图7是第1实施方式的沿着Y方向的半导体存储装置的局部剖视图。
图8～图14是表示第1实施方式涉及的存储芯片的制造方法的一个例子的剖视图。
图15、图16是表示第1实施方式涉及的控制芯片的制造方法的一个例子的剖视图。
图17是第1实施方式的变形例涉及的半导体存储装置的示意剖视图。
图18是用于对第1实施方式的变形例涉及的上层区域和下层区域的沿着XY平面的缝隙的截面形状进行说明的图。
图19是表示第1实施方式的变形例涉及的层叠体的下层区域的示意图。
图20是表示第1实施方式的变形例涉及的在下层区域的上方形成了上层区域的存储孔的状态的存储芯片的示意图。
图21是表示第1实施方式的变形例涉及的形成了多个柱状部的状态的存储芯片的示意图。
图22是表示第1实施方式的变形例涉及的在上层区域形成了板状缝隙的开口部的状态的存储芯片的示意剖视图。
图23是表示第1实施方式的变形例涉及的将牺牲膜置换为了导电性材料的状态的存储芯片的示意剖视图。
图24是用于对第1实施方式的变形例涉及的沿着XZ平面的缝隙的截面形状进行说明的示意图。
图25是第1实施方式的变形例涉及的在缝隙埋入了绝缘材料的状态的存储芯片的示意剖视图。
图26是第1实施方式的变形例涉及的在存储芯片的表面上形成了贴合电极的状态的存储芯片的示意剖视图。
图27是第1实施方式的变形例涉及的使存储芯片和控制芯片相贴合了的状态的半导体存储装置的示意剖视图。
图28是第1实施方式的变形例涉及的使除去了存储芯片的基板部分后的存储芯片与控制芯片相贴合了的状态的半导体存储装置的示意剖视图。
图29是第1实施方式的变形例涉及的形成了两个缝隙的、使存储芯片与控制芯片相贴合了的状态的半导体存储装置的示意剖视图。
图30是第1实施方式的变形例涉及的从形成了两个缝隙的存储芯片的背面侧观察到的存储芯片的俯视图。
图31是第2实施方式的半导体存储装置的剖视图。
图32是表示第2实施方式的三维构造的存储单元阵列的一个块的结构例的图。
图33是第2实施方式的沿着Y方向的半导体存储装置的局部剖视图。
图34是第3实施方式的实施方式的半导体存储装置的剖视图。
图35是表示第3实施方式的三维构造的存储单元阵列的一个块的结构例的图。
图36是第3实施方式的沿着Y方向的半导体存储装置的局部剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
(存储系统的结构)
图1是用于对本实施方式的存储系统100的结构进行说明的框图。存储系统100具备半导体存储装置1和存储控制器10。
存储控制器10通过NAND总线与半导体存储装置1连接。NAND总线是进行遵循了NAND接口的信号收发的总线。并且，存储控制器10对半导体存储装置1进行控制。
在存储控制器10与半导体存储装置1之间使用NAND总线进行收发的信号包括芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙信号RBn以及输入输出信号I/O。
存储控制器10与未图示的主机设备连接。存储控制器10对从主机设备接收到的请求进行响应，对半导体存储装置1进行访问。
半导体存储装置1为NAND型闪速存储器。半导体存储装置1具备存储单元阵列110和外围电路。外围电路包括行译码器120、驱动器130、列译码器140、地址寄存器150、命令寄存器160以及定序器170。
存储单元阵列110具备多个存储单元。各存储单元能够以非易失的方式存储1位(bit)或者多位的数据。存储单元阵列110包括多个块BLK。存储单元阵列110为三维构造的NAND存储单元阵列。
各块BLK包括与行以及列相关联的多个非易失性的存储单元。在图1中图示了4个块BLK0～BLK3。存储单元阵列110能够以非易失的方式存储从存储控制器10提供的数据。
定序器170基于保持于命令寄存器160的命令CMD，对半导体存储装置1整体的动作进行控制。
图2是表示上述的三维构造的存储单元阵列110的块BLK的结构例的图。图2示出多个块BLK中的一个块BLK。存储单元阵列110的其它块也具有与图2同样的结构。
如图所示，一个块BLK例如包括4个串单元SU0～SU3。另外，1个串单元SU包括多个NAND串NS。多个NAND串NS各自包括在此为8个的存储单元MT(MT0～MT7)和选择晶体管ST1、ST2。此外，NAND串NS所包含的存储单元MT的个数在此为8个，但不限于8个，例如也可以为32个、48个、64个、96个。选择晶体管ST1、ST2在电路上作为一个晶体管来进行了表示，但在构造上也可以与存储单元晶体管相同。在此，为了提高截止(cut off)特性，分别使用多个选择晶体管来作为选择晶体管ST1、ST2。
存储单元MT配置在选择晶体管ST1、ST2之间，各自串联连接。一端侧的存储单元MT7与选择晶体管ST1连接，另一端侧的存储单元MT0与选择晶体管ST2连接。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。各选择栅极线SGD0～SGD3的电压能够相互独立地通过定序器170进行控制。
另一方面，串单元SU0～SU3各自的选择晶体管ST2的栅极分别与选择栅极线SGS0～SGS3连接。各选择栅极线SGS0～SGS3的电压能够相互独立地通过定序器170进行控制。各选择晶体管ST2为用于对块BLK内的多个串单元SU进行选择的选择栅极。对多个选择晶体管ST2的栅极能够供给互不相同的多个电压。
串单元SU0～SU3各自的选择晶体管ST2的源极分别与源极线SL0～SL3连接。各源极线SL0～SL3的电压能够相互独立地通过定序器170进行控制。
另外，位于同一块BLK内的存储单元MT0～MT7的栅极分别共同连接于字线WL0～WL7。换言之，在块BLK内，位于同一行的存储单元MTi的栅极与同一字线WLi连接。
即，在同一块BLK内，字线WL0～WL7在多个串单元SU0～SU3之间被共同地进行了连接，与此相对，选择栅极线SGD0～SGD3、SGS0～SGS3在同一块BLK内按串单元SU0～SU3而相独立。
各NAND串NS与所对应的位线BL连接。因此，各存储单元MT经由NAND串NS所包含的选择晶体管ST1、根据情况还经由其它存储单元MT与位线BL连接。
位于同一块BLK内的存储单元MT的数据被一并地擦除。另一方面，数据的读出以及写入被以存储单元组MG为单位来进行。
此外，各存储单元MT既可以是能够保持1位数据的SLC(Single Level Cell，单层单元)，或者也可以是能够保持2位、3位等的多值位的数据的存储单元。
(半导体存储装置的整体结构)
图3是表示本实施方式涉及的半导体存储装置1的结构例的示意性的分解立体图。本实施方式涉及的半导体存储装置1具备包括存储单元阵列的存储芯片2和包括外围电路的控制芯片3。存储芯片2包括存储单元阵列110。控制芯片3包括上述的外围电路的至少一部分。
在图3中，在存储芯片2的上表面设置有多个接合焊盘电极PX。另外，在存储芯片2的下表面设置有多个贴合电极P1。另外，在控制芯片3的上表面设置有多个贴合电极P2。
以下，关于存储芯片2，将设置多个贴合电极P1的面称为表面，将设置多个接合焊盘电极PX的面称为背面。另外，关于控制芯片3，将设置多个贴合电极P2的面称为表面，将表面的相反侧的面称为背面。在图示的例子中，控制芯片3的表面被设置在比控制芯片3的背面靠上方的位置，存储芯片2的背面被设置在比存储芯片2的表面靠上方的位置。
半导体存储装置1配置为存储芯片2的表面与控制芯片3的表面相对向来进行了贴合。多个贴合电极P1分别与多个贴合电极P2对应地设置，被配置在能够与多个贴合电极P2贴合的位置。贴合电极P1和贴合电极P2作为用于将存储芯片2和控制芯片3贴合、且使之电导通的电极发挥功能。接合焊盘电极PX作为用于将半导体存储装置1电连接于未图示的基板等的电极发挥功能。
此外，在图3中，存储芯片2的角部a1、a2、a3、a4分别与控制芯片3的角部b1、b2、b3、b4对应。
图4为本实施方式的半导体存储装置1的剖视图。
以下，将后述的层叠体20的层叠方向作为Z方向。将与Z方向交叉、例如正交的一个方向作为Y方向。将与Z方向和Y方向分别正交的一个方向作为X方向。
如图4所示，存储芯片2和控制芯片3在贴合面B进行了贴合。存储芯片2所包含的存储单元阵列和控制芯片3所包含的外围电路经由在贴合面B进行了接合的贴合电极P1和贴合电极P2以及与贴合电极P1和贴合电极P2相连接的布线而相互电连接。图4示出了在控制芯片3的上表面上搭载了存储芯片2的状态。
控制芯片3具备基板11、处理电路12、过孔13、布线14、贴合电极P2以及层间绝缘膜15。
基板11例如为硅基板等的半导体基板。处理电路12具备设置在基板11上的晶体管。处理电路12也可以在晶体管以外还具备设置在基板11上的电阻元件、电容元件等的元件。
过孔13将处理电路12与布线14之间以及布线14与贴合电极P2之间电连接。布线14和贴合电极P2在层间绝缘膜15内构成多层布线构造。贴合电极P2被埋入层间绝缘膜15内。贴合电极P2的表面的至少一部分以与层间绝缘膜15的表面大致共面的方式露出。布线14和贴合电极P2与处理电路12等电连接。对过孔13、布线14以及贴合电极P2例如使用铜、钨等的低电阻金属。层间绝缘膜15覆盖并保护处理电路12、过孔13以及布线14。对层间绝缘膜15例如使用硅氧化膜等的绝缘膜。
存储芯片2具备层叠体20、柱状部CL、缝隙ST、源极层BSL、层间绝缘膜21、接触部22、绝缘膜23、布线24以及绝缘膜25。
层叠体20设置在处理电路12的上方，相对于基板11位于Z方向。层叠体20具备沿着Z方向交替地层叠的多个电极膜20a和多个绝缘膜20b。对电极膜20a例如使用钨等的导电性金属。对绝缘膜20b例如使用硅氧化物等的绝缘膜。绝缘膜20b将电极膜20a彼此绝缘。即，多个电极膜20a在相互绝缘状态下进行了层叠。电极膜20a和绝缘膜20b各自的层叠数是任意的。绝缘膜20b例如也可以是多孔(porous)绝缘膜或者气隙。
此外，在图4中，2s是为了对各电极膜20a连接接触部而设置的电极膜20a的台阶部分。另外，存储芯片2具有源极接触部SC。源极接触部SC的一端与源极层BSL电连接，另一端与贴合电极P1电连接。
层叠体20的Z方向上的上端和下端中的一个或者多个电极膜20a分别作为源极侧选择栅极SGS和漏极侧选择栅极SGD发挥功能。源极侧选择栅极SGS与漏极侧选择栅极SGD之间的电极膜20a的至少一部分作为字线WL发挥功能。字线WL为存储单元MT的栅电极。漏极侧选择栅极SGD为漏极侧选择晶体管的栅电极。源极侧选择栅极SGS为源极侧选择晶体管的栅电极。源极侧选择栅极SGS设置于层叠体20的上部区域。漏极侧选择栅极SGD设置于层叠体20的下部区域。下部区域是指层叠体20的靠近控制芯片3一侧的区域，上部区域是指层叠体20的距控制芯片3远的一侧(靠近接触部22和绝缘膜25的一侧)的区域。
如上所述，半导体存储装置1具有串联连接在源极侧选择晶体管ST2与漏极侧选择晶体管ST1之间的多个存储单元MT。NAND串NS具有串联连接了源极侧选择晶体管ST2、存储单元MT以及漏极侧选择晶体管ST1的构造。NAND串NS例如经由过孔26与位线BL连接。位线BL是设置在层叠体20的下方、分别在X方向上延伸且在Y方向上排列设置的多条布线27。
多个柱状部CL设置在层叠体20内。柱状部CL在层叠体20内以沿着层叠体20的层叠方向(Z方向)将该层叠体20贯通的方式延伸，从与位线BL连接的过孔26设置到源极层BSL。此外，在本实施方式中，柱状部CL为高纵横比，因此，在Z方向上分为两段来形成。但是，柱状部CL也可以是一段。源极侧选择晶体管ST2和漏极侧选择晶体管包括柱状部CL的一部分。
图5是存储单元MT部分中的柱状部CL的示意剖视图。多个柱状部CL分别设置在设置于层叠体20内的后述的存储孔MH内。多个柱状部CL分别包括半导体主体MB、存储膜MM以及芯层MC。柱状部CL包括设置于其中心部的芯层MC、设置于该芯层MC的周围的半导体主体(半导体部件)MB以及设置于该半导体主体MB的周围的存储膜(电荷蓄积部件)MM。半导体主体MB与源极层BSL电连接。存储膜MM设置在半导体主体MB与电极膜20a之间，具有电荷俘获部。X-Y平面中的存储孔MH的形状例如为圆或者椭圆。
返回图4，在层叠体20的上侧隔着层间绝缘膜21而设置有源极层BSL。源极层BSL具有第1面F1和第1面F1的相反侧的第2面F2。源极层BSL具有两层，第1层BSL1例如使用掺杂多晶硅等的导电性材料。第2层BSL2例如使用钨的导电性材料。在源极层BSL的第1面F1侧设置有层叠体20，在第2面F2侧设置有接触部22、绝缘膜23、布线24以及绝缘膜25。
另外，在层叠体20内设置有多个缝隙ST。缝隙ST在X方向上延伸，并且，在层叠体20的层叠方向(Z方向)上将该层叠体20贯通。在缝隙ST内填充有硅氧化物等的绝缘材料，绝缘材料构成为板状。层叠体20由缝隙ST按各块BLK而进行了分割。缝隙ST将层叠体20的电极膜20a在电上进行了分割。多个缝隙ST形成为相邻的两个缝隙ST夹着一个块BLK。
在相邻的两个缝隙ST间设置有多个串单元SU。如图4所示，在此，4个串单元SU0～SU3设置在相邻的两个缝隙ST之间。
在相邻的两个串单元SU之间，沿着X方向形成有不作为串单元SU发挥功能的多个虚设的柱状部CL(以下称为虚设柱状部CL)。
缝隙SHE设置于各虚设柱状部CL的下部区域。缝隙SHE从层叠体20的下表面形成到层叠体20的漏极侧选择栅极SGD。缝隙SHE例如使用光刻技术和RIE(Reactive IonEtching，反应离子刻蚀)法来形成。在缝隙SHE内填充有硅氧化物等的绝缘材料，绝缘材料构成为板状。各缝隙SHE具有如下功能：将在X方向上延伸、且相邻的两个串单元之间的漏极侧选择栅极SGD分离。
进一步，缝隙STA设置为沿着X方向延伸、且将缝隙ST的上方的源极层BSL和缝隙ST的上部区域贯通。在缝隙STA内填充有硅氧化物等的绝缘材料，绝缘材料构成为板状。缝隙STA沿着Z方向对源极层BSL进行分割。在从与XY平面正交的方向观察了半导体存储装置1时，缝隙STA沿着缝隙ST设置。
进一步，缝隙STB设置为在X方向上延伸、且将源极层BSL以及设置了缝隙SHE的各虚设柱状部CL中的源极侧选择栅极SGS部分贯通。在缝隙STB内填充有硅氧化物等的绝缘材料，绝缘材料形成为板状。即，缝隙STB设置在存储单元阵列110的上方，形成为对构成多个源极侧选择栅极SGS的层叠体20的上部区域进行分割。在从与XY平面正交的方向观察了半导体存储装置1时，缝隙STB沿着缝隙SHE设置。
如上所述，缝隙ST在X方向上延伸，在以块BLK为单位将存储单元阵列110的层叠体20在电上分离，并填充有绝缘材料。缝隙STA在X方向上延伸，以块BLK为单位将源极层BSL的区域分离，并填充有绝缘材料。缝隙STB在X方向上延伸，在各块BLK内，按各串单元SU将源极层BSL的区域和层叠体20中的源极侧选择栅极SGS的区域分离，并填充有绝缘材料。
图4表示从X方向观察半导体装置1的截面，在图4中按各串单元SU仅示出了一个柱状部CL和过孔26。在各串单元SU中，多个柱状部CL和多个过孔26沿着X方向配置。
此外，在从上表面观察半导体存储装置1时的XY平面中，一个串单元SU的多个柱状部CL和多个过孔26也可以并不是沿着一条线上进行配置，而是交错状地配置。例如在一个串单元SU中，在从上表面观察半导体存储装置1时的XY平面中，多个柱状部CL和多个过孔26也可以配置为4列的交错状。
图6是用于对作为上层布线的布线24和各串单元SU的源极线SL的连接位置进行说明的图。
如上所述，构成源极线SL的源极层BSL通过缝隙STA、缝隙STB或者缝隙STA和缝隙STB，按各串单元SU而被进行分割。因此，在一个块BLK内，为了使得尽量对各串单元SU均匀地供给电压，如图6所示，各串单元SU的源极线SL在X方向上以预定间隔通过过孔22进行了电连接。各布线24与位线BL平行地形成。即，各布线24的延伸方向(Y方向)与位线BL的延伸方向相同。
通过对各布线24供给预定电压，能够按各串单元SU而独立地供给所希望的源极电压。即，能够对多个串单元SU的多条源极线SL供给互不相同的独立的电压。
图7是沿着Y方向的半导体存储装置1的局部剖视图。图7表示源极层BSL和层叠体20的上部区域的截面。此外，图7表示如下情况下的例子：在一个串单元SU中，在从上表面观察半导体存储装置1时的XY平面中，多个柱状部CL沿着Y方向而配置为4列的交错状。由此，在从X方向观察了半导体装置1的图7中，在一个串单元SU示出了4个柱状部CL。
在图7中，半导体主体MB的上部区域MBu为扩散了磷(P)的区域。此外，半导体主体MB的上部区域MBu也可以包含镍(Ni)和硅(Si)的化合物。或者，也可以是，上部区域MBu包括层间绝缘膜21和缝隙ST的表面，包含氮化钛(TiN)。
缝隙STA、STB与缝隙SHE同样地使用光刻技术和RIE法来形成。
如上所述，半导体存储装置1具有基板11、设置在基板11上的电路(处理电路12)、多个贴合电极P2、多个贴合电极P1、存储单元阵列110以及缝隙STA、STB。多个贴合电极P2设置在基板11的上方，经由多个接触部13而连接于电路(处理电路12)。多个贴合电极P1与多个贴合电极P2连接。存储单元阵列110经由多个接触部26而与多个贴合电极P1连接。存储单元阵列110包括具有多个串单元SU的块BLK，串单元SU包括多个存储单元晶体管。各串单元SU包括将多个电极层20a层叠而构成的层叠体20贯通的多个柱状部CL。缝隙STA、STB按各串单元SU将设置在存储单元阵列110的上方的多个存储单元晶体管的源极区域SL和存储单元阵列的多个选择栅极SGS的区域分割。
(半导体存储装置的制造方法)
接着，对本实施方式涉及的半导体存储装置1的制造方法进行说明。
(存储芯片的制造方法)
图8～图14是表示本实施方式涉及的存储芯片2的制造方法的一个例子的剖视图。图8是表示第1实施方式涉及的存储芯片的制造方法的一个例子的剖视图。图9是接着图8的、表示存储芯片的制造方法的一个例子的剖视图。图10是接着图9的、表示存储芯片的制造方法的一个例子的剖视图。图11是接着图10的、表示存储芯片的制造方法的一个例子的剖视图。图12是接着图11的、表示存储芯片的制造方法的一个例子的剖视图。图13是接着图12的、表示存储芯片的制造方法的一个例子的剖视图。图14是接着图13的、表示存储芯片的制造方法的一个例子的剖视图。
首先，如图8所示，在作为第1基板的基板50上形成导电膜61。在导电膜61上形成牺牲膜70。对导电膜61例如使用掺杂多晶硅等的导电性材料。对牺牲膜70例如使用硅氮化膜等的绝缘膜。导电膜61之后作为源极层BSL的一部分残留下来。另一方面，牺牲膜70为了在之后例如被置换为掺杂多晶硅等的导电性材料而在之后被进行除去。
接着，使用光刻技术和蚀刻技术，以留置在源极层BSL的形成位置(层叠体20的下方)的方式将导电膜61的一部分和牺牲膜70的一部分除去。
接着，如图9所示，在牺牲膜70上堆积导电膜62。对导电膜62例如使用掺杂多晶硅等的导电性材料。使用光刻技术和蚀刻技术，将导电膜62的一部分除去，以使得导电膜62将牺牲膜70上以及牺牲膜70和导电膜61的侧面覆盖。由此，在牺牲膜70上留置有导电膜62，在牺牲膜70的端部(侧部)留置有连接部62a。导电膜61、62经由连接部62a而电连接，能够作为一体的导电膜发挥功能。
接着，如图10所示，在导电膜61、62的上方交替地层叠多个绝缘膜(层叠绝缘膜)20b和多个牺牲膜29。对绝缘膜20b例如使用硅氧化膜等的绝缘膜。对牺牲膜29使用相对于绝缘膜20b具有蚀刻选择比而能够进行蚀刻的例如硅氮化膜等的绝缘膜。此外，以下将绝缘膜20b和牺牲膜29的层叠体称为层叠体20A。
接着，将层叠体20A的端部加工为台阶状，形成台阶部分2s。
接着，在层叠方向(Z方向)上将层叠体20A贯通，形成到达导电膜61、62的多个存储孔MH。在各存储孔MH内形成上述的存储膜MM、半导体主体MB、芯层MC。由此，柱状部CL形成为在层叠体20A的层叠方向上将该层叠体20A贯通。柱状部CL到达导电膜61、62。此外，在本实施方式中，在层叠体20A的上部和下部将存储孔MH和柱状部CL分为两次来形成。此外，存储孔MH和柱状部CL也可以相对于层叠体20A以一次来形成。
首先形成的存储孔为形成在层叠体20的下层的存储孔(以下记载为下层存储孔)LMH，第2次形成的存储孔为形成在层叠体20的上层的存储孔(以下记载为上层存储孔)UMH。层叠体20具有形成下层存储孔LMH的下层区域LR和形成上层存储孔UMH的上层区域UR。
接着，在不作为串单元SU发挥功能的多个柱状部CL(以下称为虚设柱状部)形成缝隙SHE。缝隙SHE使用光刻技术和RIE法来形成。在缝隙SHE内填充有硅氧化物等的绝缘材料。
接着，如图11所示，在层叠体20A上形成层间绝缘膜21。接着，在柱状部CL上形成过孔26，在层叠体20A内形成缝隙ST。缝隙ST在Z方向上将层叠体20A贯通，到达导电膜61、62。缝隙ST在X方向上延伸，如参照图4说明过的那样，以块BLK为单位对层叠体20A进行分割。
接着，如图12所示，经由缝隙ST而将牺牲膜70置换为导电膜。即，对牺牲膜70和存储膜MM中的与牺牲膜70相接的部分进行蚀刻除去，在之前存在了牺牲膜70和存储膜MM中的与牺牲膜70相接的部分的空间填充导电膜的材料。所被填充的导电膜的材料可以为与导电膜61、62相同的材料，例如为掺杂多晶硅等的导电性材料。由此，导电膜61、62与代替牺牲膜70而填充了的导电膜成为一体，成为源极层BSL。另外，源极层BSL与半导体主体MB电连接。
接着，经由缝隙ST而将层叠体20A的牺牲膜29置换为电极膜20a。即，对牺牲膜29进行蚀刻除去，在之前存在了牺牲膜29的空间填充电极膜20a的材料。所被填充的电极膜20a的材料例如为钨等的低电阻金属。由此，形成交替地层叠了多个电极膜20a和多个绝缘膜20b的层叠体20。
接着，如图13所示，在缝隙ST填充硅氧化物等的绝缘膜。接着，形成与台阶部分2s中的电极膜20a(字线WL、漏极侧选择栅极SGD、源极侧选择栅极SGS)等连接的接触部。
接着，如图14所示，在层间绝缘膜21上和层间绝缘膜21内形成包括位线BL的布线27、贴合电极P1等，形成多层布线构造。层间绝缘膜21在埋入了贴合电极P1之后，被使用CMP法等来进行研磨直到贴合电极P1露出。由此，贴合电极P1以与层间绝缘膜21的表面大致共面的方式露出。通过以上，完成本实施方式涉及的存储芯片2。
(控制芯片的制造方法)
图15～图16是表示第1实施方式涉及的控制芯片3的制造方法的一个例子的剖视图。
首先，如图15所示，在作为第2基板的基板11上形成包括晶体管等的半导体元件的处理电路12。接着，由层间绝缘膜15覆盖处理电路。
接着，如图16所示，在层间绝缘膜15上和层间绝缘膜15内形成过孔13、布线14、贴合电极P2，形成多层布线构造。层间绝缘膜15在埋入了贴合电极P2之后，被使用CMP法等来进行研磨直到贴合电极P2露出。由此，贴合电极P2以与层间绝缘膜15的表面大致共面的方式露出。通过以上，完成本实施方式涉及的控制芯片3。
(存储芯片与控制芯片的贴合)
接着，将存储芯片2和控制芯片3贴合。具体而言，以使贴合电极P1与贴合电极P2接触而电连接的方式使存储芯片2与控制芯片3贴合，除去作为第1基板的基板50。
然后，如图4所示，形成缝隙STA和STB。如上所述，缝隙STA将源极层BSL贯通，并且，也将缝隙ST的上部贯通，按各块BLK对源极层BSL进行分割。
缝隙STB将源极层BSL贯通，并且，将虚设柱状部CL中的源极侧选择栅极SGS部分也贯通，按各串单元SU将相邻的两个串单元SU的源极层BSL和源极侧选择栅极SGS进行分割。
在形成了缝隙STA和STB之后，如图4所示，通过在存储芯片2的上表面形成接触部22、绝缘膜23、布线24以及绝缘膜25，最后设置接合焊盘电极PX，从而制作图4所示的半导体存储装置1。
(缝隙ST的形成方法的变形例)
上述的缝隙ST在层叠体20的层叠方向(Z方向)上将该层叠体20贯通，并被填充有绝缘材料，但缝隙ST的一部分也可以具有包括在层叠体20的层叠方向(Z方向)上延伸的多个柱状部的构造。多个柱状部沿着X方向排列配设。
图17是本变形例涉及的半导体存储装置1的示意剖视图。图17表示半导体存储装置1的沿着YZ平面的截面。图18是用于对本变形例涉及的上层区域UR和下层区域LR的沿着XY平面的缝隙ST的截面形状进行说明的图。
在图17中，存储芯片2与控制芯片3贴合，层叠体20的上层区域UR位于下方，下层区域LR位于上方。另外，图18表示层叠体20的沿着XY平面的截面。在相邻的两个缝隙ST之间设置有4个串单元SU0～SU3。
在图18中，S1表示层叠体20的上层区域UR中的包含绝缘膜20b的截面，S2表示层叠体20的上层区域UR中的包含电极膜20a的截面，S3、S4表示层叠体20的下层区域LR中的包含电极膜20a的截面，S5表示包含源极侧选择栅极SGS的、包含层叠体20的下层区域LR中的电极膜20a的截面。
在形成层叠体20时，首先形成具有下层存储孔LMH的下层区域LR。然后，在下层存储孔LMH上形成具有上层存储孔UMH的上层区域UR。在图17中，控制芯片3位于存储芯片2的层叠体20的上层区域UR一侧。
如图18所示，在上层区域UR中，各缝隙ST具有在Y方向上具有预定宽度、且具有在X方向上延伸的板状的形状的板状缝隙STU。另外，在下层区域LR中，各缝隙ST具有在Z方向上贯通的截面为圆形的多个柱状部STL。
在形成各柱状部STL时，层叠体20的下层区域LR的深的部分(图17的上侧部分)的柱状部STL的内径(表示于S3)比距下层区域LR的表面浅的部分(图17的下侧部分)的柱状部STL的内径(表示于S4)小。在图18中，S3表示下层区域LR的深的位置的截面，S4表示距下层区域LR的表面浅的位置的截面。
因此，即使设为要将多个柱状部STL形成为沿着X方向相邻的两个柱状部STL重叠，有时也会在下层区域LR的深的部分中分离地形成相邻的两个柱状部STL。
当分离地形成相邻的两个柱状部STL时，会无法按各块BLK将层叠体20的深的部分(图17的上侧部分)的源极侧选择栅极SGS部分进行分割。
于是，在本变形例中，如图18所示，通过以将层叠体20的深的部分(图17的上侧部分)的多个柱状部STL贯通的方式设置缝隙STA，从而按块BLK切实地将源极侧选择栅极SGS部分进行分割。
即，缝隙ST在上层区域UR中具有在X方向上延伸的板状缝隙STU，在下层区域LR中具有在Z方向上延伸的圆柱状的多个柱状部STL。进一步，在下层区域LR中，具有在X方向上将多个柱状部STL的一部分进行分割的缝隙STA，以使得按各块BLK将源极侧选择栅极SGS部分进行分割。此外，在图18中例示了柱状部STL的内径在下层区域LR的深的部分(表示于S3的部分)、距下层区域LR的表面浅的部分(表示于S4的部分)、包含源极侧选择栅极SGS的部分(表示于S5的部分)均比存储孔MH大的情况。但是，柱状部STL的内径也可以在下层区域LR的深的部分(表示于S3的部分)、距下层区域LR的表面浅的部分(表示于S4的部分)、包含源极侧选择栅极SGS的部分(表示于S5的部分)中的至少一部分与存储孔MH大致相同或者比存储孔MH小。
接着，对变形例涉及的半导体存储装置的制造方法进行说明。
图19是表示层叠体20的下层区域LR的示意图。在图19中，S11表示存储芯片2的下层区域LR的沿着YZ平面的截面，S12表示下层区域LR的沿着XY平面的截面。
首先，在基板50上形成下层区域LR。各下层存储孔LMH使用光刻技术和RIE法来形成。在各下层存储孔LMH填充有作为牺牲膜来使用的绝缘材料。在形成了下层区域LR之后，形成上层区域UR。
图20是表示在下层区域LR的上方形成了上层区域UR的存储孔MH的状态的存储芯片的示意图。在图20中，S21表示沿着YZ平面的存储芯片2的截面，S22表示上层区域UR的沿着XY平面的截面，S23表示下层区域LR的沿着XY平面的截面。如图20所示，在上层区域UR形成上层存储孔UMH。各上层存储孔UMH使用光刻技术和RIE法来形成。
图21是表示形成了多个柱状部CL的状态的存储芯片的示意图。在图21中，S31表示沿着YZ平面的存储芯片2的截面，S32表示上层区域UR的沿着XY平面的截面，S33表示下层区域LR的沿着XY平面的截面。图21表示在各上层存储孔UMH以及各下层存储孔LMH内形成了包括半导体主体MB(在图21中省略图示)、存储膜MM(在图21中省略图示)以及芯层MC(在图21中省略图示)的多个柱状部CL的状态。在除去了被填充于各下层存储孔LMH的绝缘材料之后，柱状部CL形成在各上层存储孔UMH以及各下层存储孔LMH内。
图22是表示在上层区域UR形成了板状缝隙STU的开口部的状态的存储芯片的示意剖视图。在图22中，S41表示沿着YZ平面的存储芯片2的截面，S42表示上层区域UR的沿着XY平面的截面，S43表示下层区域LR的沿着XY平面的截面。用于板状缝隙STU的开口形成于上层区域UR。
图23是表示将牺牲膜置换为了导电性材料的状态的存储芯片的示意剖视图。在图23中，S51表示沿着YZ平面的存储芯片2的截面，S52表示上层区域UR的沿着XY平面的截面，S53表示下层区域LR的沿着XY平面的截面。
经由用于板状缝隙STU的开口而将牺牲膜29置换为导电膜。即，对牺牲膜29进行蚀刻除去，在之前存在了牺牲膜29的空间填充导电膜的材料。此外，在除去了被填充于各下层存储孔LMH的作为牺牲膜的绝缘材料之后，进行牺牲膜29的除去。
图24是用于对沿着XZ平面的缝隙ST的截面形状进行说明的示意图。图24仅示出缝隙ST的形状。如图24所示，用于板状缝隙STU的开口在X方向上连通，但多个柱状部STL形成为越朝向下方、内径越小。即，如图24所示，下层区域LR的下方(图24的下方)的多个柱状部STL各自的内径比下层区域LR的上方(图24的上方)的各柱状部STL的内径小。
图25是在缝隙ST埋入了绝缘材料的状态的存储芯片2的示意剖视图。在图25中，S61表示上层区域UR的沿着YZ平面的截面，S52表示上层区域UR的沿着XY平面的截面，S53表示下层区域LR的沿着XY平面的截面。
接着，在上层区域UR上形成位线BL、贴合电极P1等。图26是在存储芯片2的表面上形成了贴合电极P1的状态的存储芯片2的示意剖视图。
接着，使另外制作出的控制芯片3的表面与存储芯片2的表面相贴合。图27是使存储芯片2与控制芯片3贴合了的状态的半导体存储装置的示意剖视图。
接着，除去存储芯片2的基板50。图28是使除去了存储芯片2的基板50后的存储芯片2与控制芯片3相贴合的状态的半导体存储装置的示意剖视图。
并且，在缝隙ST部分中，在Z方向上将包含绝缘材料的缝隙STA形成到存储孔MH的SGS部分的深度。图29是使形成了缝隙STA、STB的存储芯片2与控制芯片3相贴合的状态的半导体存储装置的示意剖视图。
图30是从形成了缝隙STA、STB的存储芯片2的背面侧观察到的存储芯片2的俯视图。如图30所示，通过沿着X方向形成多个柱状部CL，并且，从存储芯片2的里侧将缝隙STA形成到多个柱状部CL的源极侧选择栅极SGS部分，从而源极侧选择栅极SGS部分被按各块BLK而进行分割。
也可以为如以上说明过的变形例所示那样形成缝隙ST。
上述的实施方式的半导体存储装置的源极层BSL在相邻的两个串单元SU间被进行分割，并且，源极侧选择栅极SGS也在相邻的两个串单元SU间被进行分割。
源极侧选择栅极SGS被按各串单元SU进行分割，因此，能够以使向多个源极侧选择栅极SGS供给的供给电压互不相同的方式来进行供给。由此，在对选择字线WL供给了用于读出或者写入的电压时，若对非选择的串单元SU的源极侧选择栅极SGS或者源极层BSL的电压进行控制以使非选择的串单元SU为浮置状态，则通过非选择串单元的沟道与选择字线WL之间的耦合，浮置状态的非选择串单元的沟道的电压会上升。其结果，能够高速地进行数据的写入和读出。进一步，能够改善编程干扰和读取干扰。
(第2实施方式)
在上述的第1实施方式中，源极层BSL和源极侧选择栅极SGS部分这两方在相邻的两个串单元SU间被进行分割。另一方面，在第2实施方式中也可以为：在相邻的两个串单元SU之间不对源极层BSL进行分割，在相邻的两个串单元SU之间对源极侧选择栅极SGS部分进行分割。在第2实施方式中，源极层BSL在相邻的两个串单元SU间不被进行分割，但源极侧选择栅极SGS部分在相邻的两个串单元SU间被进行分割。
第2实施方式的半导体存储装置1A的结构与第1实施方式的半导体存储装置1大致相同，因此，以下，在第2实施方式的半导体存储装置1A中，对于与第1实施方式的半导体存储装置1相同的构成要素，使用相同的数字、标号等而省略说明，对与半导体存储装置1不同的结构进行说明。
图31是本实施方式的半导体存储装置1A的剖视图。如图31所示，缝隙STC设置为在X方向上延伸、且将源极层BSL的一部分以及设置了缝隙SHE的多个虚设柱状部CL中的源极侧选择栅极SGS部分贯通。在缝隙STC内填充有硅氧化物等的绝缘材料，填充于缝隙STC的绝缘材料形成为板状。在从与XY平面正交的方向观察了半导体存储装置1时，缝隙STC沿着缝隙SHE而设置。
如图31所示，多个缝隙STC被设置在存储单元阵列110的上方，按各串单元SU对包括多个源极侧选择栅极SGS的层叠体20的上部区域进行分割。
图32是表示本实施方式的三维构造的存储单元阵列110的一个块BLK的结构例的图。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。各选择栅极线SGD0～SGD3的电压能够相互独立地由定序器170进行控制。
另一方面，串单元SU0～SU3各自的选择晶体管ST2的栅极分别与选择栅极线SGS0～SGS3连接。各选择栅极线SGS0～SGS3的电压能够相互独立地由定序器170进行控制。
串单元SU0～SU3各自的选择晶体管ST2的源极分别与共同的源极线SL连接。
图33是沿着Y方向的半导体存储装置1A的局部剖视图。图33表示源极层BSL和层叠体20的上部区域的截面。
在本实施方式中，通过缝隙STC，源极侧选择栅极SGS部分被在相邻的两个串单元SU之间进行分割。另一方面，源极层BSL的一部分、例如第1层BSL1被在相邻的两个串单元SU之间进行分割，但源极层BSL的其它一部分、例如第2层BSL2在相邻的两个串单元SU中间电连接。
由此，根据本实施方式，也能够使非选择串单元SU为浮置(换言之升压(boost))，因此，能够高速地进行数据的写入和读出。
(第3实施方式)
在上述的第1实施方式中，源极层BSL和源极侧选择栅极SGS部分这两方在相邻的两个串单元SU间被进行分割。另一方面，在第3实施方式中也可以设为：在相邻的两个串单元SU之间不对源极侧选择栅极SGS部分进行分割，在相邻的两个串单元SU之间对源极层BSL进行分割。在第3实施方式中，源极侧选择栅极SGS部分在相邻的两个串单元SU之间不被进行分割，但源极层BSL在相邻的两个串单元SU之间被进行分割。
第3实施方式的半导体存储装置1B的结构与第1实施方式的半导体存储装置1大致相同，因此，以下在第3实施方式的半导体存储装置1B中，关于与第1实施方式的半导体存储装置1相同的构成要素，使用相同的数字、标号等而省略说明，对与半导体存储装置1不同的结构进行说明。
图34是本实施方式的半导体存储装置1B的剖视图。如图34所示，缝隙STD设置为在X方向上延伸、且将源极层BSL贯通。在缝隙STD内填充有硅氧化物等的绝缘材料，缝隙STD形成为板状。在从与XY平面正交的方向观察了半导体存储装置1时，缝隙STD沿着缝隙ST和缝隙SHE而设置。
图35是表示本实施方式的三维构造的存储单元阵列110的一个块BLK的结构例的图。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。各选择栅极线SGD0～SGD3的电压能够相互独立地由定序器170进行控制。
另一方面，串单元SU0～SU3各自的选择晶体管ST2的栅极与共同的选择栅极线SGS连接。
串单元SU0～SU3各自的选择晶体管ST2的源极分别与源极线SL0～SL3连接。各源极线SL0～SL3的电压能够相互独立地由定序器170进行控制。
图36是沿着Y方向的半导体存储装置1B的局部剖视图。图36表示源极层BSL和层叠体20的上部区域的截面。
在本实施方式中，通过缝隙STD，源极层BSL在相邻的两个串单元SU之间被进行分割。
由此，根据本实施方式，也能够使非选择串单元SU为浮置(换言之升压)，因此，能够高速地进行数据的写入和读出。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (20)

1.一种半导体存储装置，具有：
基板；
电路，其设置在所述基板上；
多个第1电极，其设置在所述基板的上方，经由多个第1接触部与所述电路相连接；
多个第2电极，其与所述多个第1电极相连接；
存储单元阵列，其经由多个第2接触部与所述多个第2电极相连接，所述存储单元阵列包括块，所述块包括多个单元，各所述单元包括多个存储单元晶体管和将层叠体贯通的多个第1柱状部，所述层叠体由多个电极层隔着绝缘层层叠而形成；
第1源极区域，其设置在所述存储单元阵列的上方，与所述多个存储单元晶体管的一部分电连接；
第2源极区域，其设置在所述存储单元阵列的上方，与所述多个存储单元晶体管的其它一部分电连接；以及
第1缝隙，其按各所述单元将所述第1源极区域与所述第2源极区域绝缘。
2.根据权利要求1所述的半导体存储装置，
对所述第1源极区域能够供给第1电压，对所述第2源极区域能够供给与所述第1电压不同的第2电压。
3.根据权利要求1所述的半导体存储装置，具有：
多个第1选择栅极，其设置于多个所述层叠体，用于对所述块内的所述多个单元进行选择；和
第2缝隙，其按各所述单元对包括所述多个第1选择栅极的所述层叠体的上部区域进行分割。
4.根据权利要求3所述的半导体存储装置，
对所述多个第1选择栅极的一部分能够供给第3电压，对所述多个第1选择栅极的其它一部分能够供给与所述第3电压不同的第4电压。
5.根据权利要求3所述的半导体存储装置，
所述第2缝隙的上端与所述第1缝隙的下端连接。
6.根据权利要求3所述的半导体存储装置，具有：
多个第2选择栅极，其设置于多个所述层叠体，用于对所述块内的所述多个单元进行选择；和
第3缝隙，其按各所述单元对包括所述多个第2选择栅极的所述层叠体的下部区域进行分割，
所述第3缝隙形成在所述第2缝隙的铅垂下方。
7.根据权利要求6所述的半导体存储装置，
对所述多个第2选择栅极的一部分能够供给第5电压，对所述多个第2选择栅极的其它一部分能够供给与所述第5电压不同的第6电压。
8.根据权利要求3所述的半导体存储装置，
包括多个第2柱状部，所述多个第2柱状部配置在一个所述块与其它所述块的一部分之间，并被填充了绝缘材料，
在所述第2柱状部的上部区域，沿着所述多个第2柱状部的排列方向形成有第4缝隙，在所述第4缝隙填充有绝缘材料。
9.根据权利要求8所述的半导体存储装置，
具有按各所述块将所述第1源极区域与所述第2源极区域绝缘的第5缝隙，所述第4缝隙的上端与所述第5缝隙的下端连接。
10.根据权利要求8所述的半导体存储装置，
在一个所述块与其它所述块的一部分之间还具有沿着所述多个第2柱状部的排列方向形成且被填充了绝缘材料的第6缝隙，所述第6缝隙的上端与所述多个第2柱状部的下端连接。
11.根据权利要求8所述的半导体存储装置，
所述第2柱状部的高度比所述第1柱状部的高度低，在从所述第2柱状部的底面到所述第1柱状部的下表面高度之间形成有沿着所述多个第2柱状部的排列方向形成且被填充了绝缘材料的第6缝隙。
12.一种半导体存储装置，具有：
基板；
电路，其设置在所述基板上；
多个第1电极，其设置在所述基板的上方，经由第1接触部与所述电路相连接；
多个第2电极，其与所述多个第1电极相连接；
存储单元阵列，其经由多个第2接触部与所述多个第2电极相连接，所述存储单元阵列包括块，所述块包括多个单元，各所述单元包括多个存储单元晶体管和将层叠体贯通的多个第1柱状部，所述层叠体由多个电极层隔着绝缘层层叠而形成；以及
缝隙，其按各所述单元对包括多个第1选择栅极的所述层叠体的上部区域进行分割，所述多个第1选择栅极对所述块内的所述多个单元进行选择。
13.根据权利要求12所述的半导体存储装置，
对所述多个第1选择栅极的一部分能够供给第7电压，对所述多个第1选择栅极的其它一部分能够供给与所述第7电压不同的第8电压。
14.根据权利要求12所述的半导体存储装置，具有：
多个第2选择栅极，其设置于所述多个层叠体，用于对所述块内的所述多个单元进行选择；和
第3缝隙，其按各所述单元对包括所述多个第2选择栅极的所述层叠体的下部区域进行分割，
所述第3缝隙形成在所述缝隙的铅垂下方。
15.根据权利要求14所述的半导体存储装置，
对所述多个第2选择栅极的一部分能够供给第9电压，对所述多个第2选择栅极的其它一部分能够供给与所述第9电压不同的第10电压。
16.根据权利要求12所述的半导体存储装置，
包括多个第2柱状部，所述多个第2柱状部配置在一个所述块与其它所述块的一部分之间，被填充了绝缘材料，
在所述第2柱状部的上部区域，沿着所述多个第2柱状部的排列方向形成有连结缝隙，在所述连结缝隙填充有绝缘材料。
17.根据权利要求16所述的半导体存储装置，
在一个所述块与其它所述块的一部分之间还具有沿着所述多个第2柱状部的排列方向形成且被填充了绝缘材料的第6缝隙，所述第6缝隙的上端与所述多个第2柱状部的下端连接。
18.根据权利要求16所述的半导体存储装置，
所述第2柱状部的高度比所述第1柱状部的高度低，在从所述第2柱状部的底面到所述第1柱状部的下表面高度之间形成有沿着所述多个第2柱状部的排列方向形成且被填充了绝缘材料的第6缝隙。
19.一种半导体存储装置的制造方法，包括：
形成第1半导体芯片，所述第1半导体芯片具有多个第1电极和包括电路的第1基板；
形成第2半导体芯片，所述第2半导体芯片在第2基板上形成有存储单元阵列、多个第2柱状部以及多个第2电极，所述存储单元阵列包括多个块，各所述块包括多个单元，各所述单元包括多个存储单元晶体管和将层叠体贯通的多个第1柱状部，所述层叠体由多个电极层隔着绝缘层层叠而形成，所述多个第2柱状部包含绝缘材料，且各自配置在所述块之间；
通过将所述多个第1电极与所述多个第2电极分别连接，从而使所述第1半导体芯片与所述第2半导体芯片贴合；
在与所述第1半导体芯片相贴合的所述第2半导体芯片的、从与所述第1半导体芯片相反一侧起的所述多个第2柱状部的一部分，沿着所述多个第2柱状部的排列方向形成缝隙；以及
在所述缝隙填充绝缘材料。
20.根据权利要求19所述的半导体存储装置的制造方法，包括：
形成第2缝隙，所述第2缝隙按各所述单元对包括多个选择栅极的所述层叠体的上部区域进行分割，所述多个选择栅极用于对所述块内的所述多个单元进行选择；以及
在所述第2缝隙填充绝缘材料。
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