CN113380808B - 半导体存储装置 - Google Patents
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Abstract
本发明的实施方式提供一种集成性高的半导体存储装置。实施方式的半导体存储装置具备：层叠体，其由导电层和绝缘层在第一方向上交替地层叠而成；多个柱状体，所述柱状体在所述层叠体内在所述第一方向上延伸，包括半导体主体和电荷储存膜，所述电荷储存膜设置在多个所述导电层中的至少一个导电层与所述半导体主体之间；多个位线，其在与所述第一方向相交的第二方向上在所述层叠体的上方延伸；层间绝缘层，其位于所述层叠体与所述位线之间；以及触头，其贯穿所述层间绝缘层，所述触头具有与1个所述柱状体连接的第一触头、和与多个所述柱状体连接的第二触头。
Description
相关申请
本申请要求以日本发明专利申请2020-29725号(申请日：2020年2月25日)为基础申请的优先权。本申请通过参照该基础申请而包括其全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
已知存储单元三维地层叠而成的NAND型闪速存储器。
发明内容
本发明的实施方式提供集成性高的半导体存储装置。
实施方式的半导体存储装置具备层叠体、多个柱状体、多个位线、层间绝缘层和多个触头。层叠体由导电层和绝缘层在第一方向上交替地层叠而成。柱状体在层叠体内在第一方向上延伸。柱状体具有半导体主体和电荷储存膜。电荷储存膜设置在多个导电层中的至少一个导电层与半导体主体之间。多个位线分别在与第一方向相交的第二方向上在层叠体的上方延伸。层间绝缘层位于层叠体与多个位线之间。多个触头分别贯通层间绝缘层。多个触头包括与1个柱状体连接的第一触头和与多个所述柱状体连接的第二触头。
附图说明
图1是示出第一实施方式所涉及的半导体存储装置的电路构成的框图。
图2是第一实施方式所涉及的半导体存储装置的存储单元阵列的电路图。
图3是第一实施方式所涉及的单元阵列区域的俯视图。
图4是第一实施方式所涉及的单元阵列区域的剖视图。
图5是将第一实施方式所涉及的柱状体的附近放大后的剖视图。
图6是将第一实施方式所涉及的柱状体的附近放大并沿导电层剖开后的剖视图。
图7至图12是用于说明第一实施方式所涉及的半导体存储装置的单元阵列区域的制造方法的一个例子的剖视图。
图13是第一变形例所涉及的单元阵列区域的俯视图。
标号的说明
1：半导体存储器；10：存储单元阵列；20：层叠体；20a：第一面；20b：第二面；21、21A、21B、21C：导电层；22：绝缘层；30：柱状体；32：半导体主体；35：电荷储存膜；40、41：层间绝缘层；A1：第一区域；A2：第二区域；BL：位线；F：指部；ST：第一狭缝；SHE：第二狭缝；STR：串；STRa：第一串；STRb：第二串；V1：导通孔。
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或类似的功能的构成赋予相同的标记。并且，有时省略对这些构成的重复说明。附图是示意性或概念性的，各部分的厚度与宽度的关系、部分与部分之间的大小的比例等未必与现实的情况相同。在本说明书中，“连接”不限于物理上连接的情况，也包括电连接的情况。在本说明书中“在A方向上延伸”的意思例如是A方向的尺寸比后述的X方向、Y方向及Z方向的各尺寸之中最小的尺寸大。“A方向”是任意方向。
此外，首先，定义X方向、Y方向、Z方向。X方向及Y方向是与后述的基板Sub的表面大致平行的方向。X方向是后述的狭缝延伸的方向。Y方向是与X方向相交(例如大致正交)的方向。Z方向是与X方向及Y方向相交(例如大致正交)并从基板Sub离开的方向。但是这些表述都是为了方便而使用的表述，并不是规定重力方向的表述。在本实施方式中，Z方向是“第一方向”的一个例子，Y方向是“第二方向”的一个例子。
(第一实施方式)
图1是示出半导体存储器1的系统构成的框图。半导体存储器1是非易失性的半导体存储装置，例如为NAND型闪速存储器。半导体存储器1例如具备存储单元阵列10、行译码器11、感测放大器12及定序器13。
存储单元阵列10包括多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是非易失性存储单元晶体管MT(参照图2)的集合。在存储单元阵列10中设置有多个位线及多个字线。各存储单元晶体管MT分别与1个位线和1个字线连接。稍后描述存储单元阵列10的详细构成。
行译码器11基于从外部的存储器控制器2接收到的地址信息ADD选择1个区块BLK。行译码器11通过分别向多个字线施加期望的电压，来控制对存储单元阵列10的数据的写入动作及读出动作。
感测放大器12根据从存储器控制器2接收到的写入数据DAT，向各位线施加期望的电压。感测放大器12基于位线的电压判定存储在存储单元晶体管MT中的数据，将判定出的读出数据DAT发送给存储器控制器2。
定序器13基于从存储器控制器2接收到的命令CMD，控制半导体存储器1整体的动作。
关于以上说明的半导体存储器1及存储器控制器2，可以用它们的组合来构成一个半导体装置。半导体装置可以列举出例如SD(注册商标)卡等存储卡、SSD(Solid StateDrive)等。
接下来，对存储单元阵列10的电气构成进行说明。
图2是示出存储单元阵列10的等价电路的图，抽取并示出1个区块BLK。区块BLK包括多个(例如4个)串STR0～STR3。
各串STR0～STR3分别是多个NAND串NS的集合体。各NAND串NS的一端分别与位线BL0～BLm(m为1以上的整数)的某一个连接。NAND串NS的另一端与源极线SL连接。各NAND串NS包括多个(例如18个)存储单元晶体管MT0～MT17、第一选择晶体管S1及第二选择晶体管S2。
多个存储单元晶体管MT0～MT17互相电串联连接。存储单元晶体管MT包括控制栅极及电荷储存膜，非易失性地存储数据。存储单元晶体管MT根据施加于控制栅极的电压，将电荷储存到电荷储存膜。存储单元晶体管MT的控制栅极与对应的字线WL0～WL17的某一个连接。存储单元晶体管MT经由字线WL与行译码器11电连接。
各NAND串NS中的第一选择晶体管S1连接在多个存储单元晶体管MT0～MT17与某一个位线BL0～BLm之间。第一选择晶体管S1的漏极与位线BL0～BLm的某一个连接。第一选择晶体管S1的源极与存储单元晶体管MT17连接。各NAND串NS中的第一选择晶体管S1的控制栅极与选择栅极线SGD0～SGD3的某一个连接。第一选择晶体管S1经由选择栅极线SGD与行译码器11电连接。在规定的电压被施加到选择栅极线SGD0～SGD3的某一个的情况下，第一选择晶体管S1将NAND串NS与位线BL连接。
各NAND串NS中的第二选择晶体管S2连接在多个存储单元晶体管MT0～MT17与源极线SL之间。第二选择晶体管S2的漏极与存储单元晶体管MT0连接。第二选择晶体管S2的源极与源极线SL连接。第二选择晶体管S2的控制栅极与选择栅极线SGS连接。第二选择晶体管S2经由选择栅极线SGS与行译码器11电连接。在规定的电压被施加到选择栅极线SGS的情况下，第二选择晶体管S2将NAND串NS与源极线SL连接。
接下来，对存储单元阵列10的构造进行说明。存储单元阵列10具有单元阵列区域和周边区域。在单元阵列区域中集成NAND串NS。在周边区域中配置控制单元阵列区域的周边电路。周边区域可以在X方向或Y方向上与单元阵列区域相邻，也可以在Z方向上与单元阵列区域层叠。
图3是存储单元阵列10的单元阵列区域的特征部分的俯视图。图4是存储单元阵列10的单元阵列区域的剖视图。图3是俯视层叠体20的一个面时的图，以虚线示出位于层叠体20的Z方向上方的位线BL。图4是沿着图3的A-A线剖开单元阵列区域的剖视图。
单元阵列区域具有基板Sub、源极线SL、层叠体20、多个柱状体30、层间绝缘层40及41、第一触头C1、第二触头C2、导通孔V1和多个位线BL。
基板Sub例如是硅基板。在基板Sub上形成例如存储单元阵列10的单元阵列区域及周边区域。源极线SL配置在基板Sub上。源极线SL由导电体或半导体组成。源极线SL例如是p型半导体。源极线SL在X方向及Y方向上延展。
层叠体20在Z方向上具有多个导电层21和多个绝缘层22。导电层21与绝缘层22交替地层叠。多个导电层21分别在X方向及Y方向上延展。多个绝缘层22分别在X方向及Y方向上延展。导电层21是例如金属或半导体。导电层21是例如钨、掺杂了杂质的多晶硅。导电层21的数量为任意数量。
导电层21例如从功能方面分成3部分。多个导电层21中，导电层21A最靠近源极线SL。导电层21A可以为多层。导电层21A例如作为与第二选择晶体管S2相连的选择栅极线SGS发挥功能。多个导电层21中，导电层21B仅次于导电层21A地靠近源极线SL。导电层21B分别与字线WL连接。导电层21B作为存储单元晶体管MT的栅电极发挥功能。导电层21C是多个导电层21中除了导电层21A、21B之外的导电层。导电层21C例如是层叠体20的从上数起数层的导电层。导电层21C例如作为与第一选择晶体管S1相连的选择栅极线SGD发挥功能。
绝缘层22位于导电层21与源极线SL之间、以及在Z方向上彼此相邻的导电层21之间。绝缘层22包含例如氧化硅。绝缘层22将相邻的导电层21之间绝缘。绝缘层22的数量由导电层21的数量决定。
从Z方向俯视的情况下，层叠体20具有多个狭缝。狭缝将层叠体20在Y方向上进行划分。狭缝在X方向上延伸。狭缝包括第一狭缝ST和第二狭缝SHE。第一狭缝ST是深的狭缝，第二狭缝SHE是浅的狭缝。将从Z方向俯视的情况下被相邻的2个第一狭缝ST划分的区域称为指部(finger)F，将从Z方向俯视的情况下被相邻的第一狭缝ST和第二狭缝SHE或相邻的2个第二狭缝SHE划分的区域称为串STR。串STR之中，被相邻的第一狭缝ST和第二狭缝SHE划分的区域被称为第一串STRa，被相邻的2个第二狭缝SHE划分的区域被称为串STRb。对1个指部F内所包括的串STR的数量并无限定，但串STR的数量例如为奇数。
第一狭缝ST从层叠体20的第一面20a延伸至第二面20b。第一面20a是层叠体20的位线BL侧的面，第二面20b是层叠体20的基板Sub侧的面。第一狭缝ST例如贯通层叠体20。在第一狭缝ST内，从内侧依次有例如导电体ST1和被覆层ST2。导电体ST1是与源极线SL相连的布线。导电体ST1例如是钨。被覆层ST2是绝缘体。被覆层ST2例如防止导电体ST1与导电层21A、21B、21C之间的短路。
第二狭缝SHE从层叠体20的第一面20a延伸至层叠体20的Z方向的中途。第二狭缝SHE至少将导电层21C在Y方向上隔断。在第二狭缝SHE内具有绝缘体SHE1和第二触头C2。第二触头C2在绝缘体SHE1之上。绝缘体SHE1将导电层21C在Y方向上电气隔断。绝缘体SHE1包含例如氧化硅。
在层叠体20内具有多个柱状体30。柱状体30分别在Z方向上延伸。柱状体30例如分别在Z方向上贯穿层叠体20。多个柱状体30例如在从Z方向俯视的情况下在Y方向上排列成锯齿状。在各个串STR中，在Y方向上排列成锯齿状的柱状体30的数量例如相同。在图3所示的串STR分别有4个柱状体30在Y方向上排列成锯齿状。柱状体30在从Z方向俯视的情况下例如为圆或椭圆。与第二狭缝SHE在Y方向上相邻的柱状体30例如与第二狭缝SHE相接。从Z方向俯视的情况下，与第二狭缝SHE在Y方向上相邻的柱状体30例如为圆或椭圆的一部分被切除后的形状。在第二狭缝SHE的宽度非常窄的情况下或者由于柱状体30的加工误差，也存在柱状体30与第二狭缝SHE不相接的情况。
图5是将第一实施方式所涉及的柱状体30的附近放大示出的剖视图。图6是将第一实施方式所涉及的柱状体30的附近沿着导电层21剖开的剖视图。图5是将柱状体30沿YZ面剖开的剖面，图6是将柱状体30沿XY面剖开的剖面。柱状体30位于在层叠体20内形成的存储器孔MH内。
柱状体30分别具有芯31、半导体主体32、存储器膜33。在存储器孔MH内，从内侧起依次为芯31、半导体主体32、存储器膜33。
芯31在Z方向上延伸，为柱状。芯31例如包含氧化硅。芯31位于半导体主体32的内侧。
半导体主体32在Z方向上延伸。半导体主体32是有底的筒状。半导体主体32覆盖芯31的外侧面。半导体主体32例如包含硅。硅是例如使非晶硅结晶而成的多晶硅。半导体主体32是第一选择晶体管S1、存储单元晶体管MT及第二选择晶体管S2各自的沟道。沟道是源极侧与漏极侧之间的载流子的流路。
存储器膜33在Z方向上延伸。存储器膜33覆盖半导体主体32的外侧面。存储器膜33位于存储器孔MH的内表面与半导体主体32的外侧面之间。存储器膜33例如包括隧道绝缘膜34、电荷储存膜35及覆盖绝缘膜36。靠近半导体主体32的程度依次为：隧道绝缘膜34、电荷储存膜35、覆盖绝缘膜36。
隧道绝缘膜34位于电荷储存膜35与半导体主体32之间。隧道绝缘膜34包含例如氧化硅，或氧化硅和氮化硅。隧道绝缘膜34是半导体主体32与电荷储存膜35之间的电位屏障。
电荷储存膜35位于各个导电层21及绝缘层22与隧道绝缘膜34之间。电荷储存膜35包含例如氮化硅。电荷储存膜35与多个导电层21的分别相交的部分各自作为晶体管发挥功能。存储单元晶体管MT根据电荷储存膜35与多个导电层21相交的部分(电荷储存部)内的电荷的有无或储存的电荷量来保持数据。电荷储存部位于各个导电层21与半导体主体32之间，周围被绝缘材料包围。
覆盖绝缘膜36例如位于各个绝缘层22与电荷储存膜35之间。覆盖绝缘膜36包含例如氧化硅。覆盖绝缘膜36在加工时保护电荷储存膜35免于刻蚀。也可以没有覆盖绝缘膜36，还可以在导电层21与电荷储存膜35之间残留一部分覆盖绝缘膜36，作为阻挡绝缘膜来使用。
此外，如图5及图6所示，在各个导电层21与绝缘层22之间以及各个导电层21与存储器膜33之间也可以具有阻挡绝缘膜21a、障壁膜21b。阻挡绝缘膜21a抑制反向隧穿。反向隧穿是电荷从导电层21返回存储器膜33的现象。障壁膜21b提升导电层21与阻挡绝缘膜21a之间的贴合性。阻挡绝缘膜21a例如是氧化硅膜、金属氧化物膜、多个绝缘膜层叠而成的层叠构造膜。金属氧化物的一个例子是氧化铝。在例如导电层21是钨的情况下，作为一个例子，障壁膜21b是氮化钛、氮化钛与钛的层叠构造膜。
层间绝缘层40、41位于层叠体20的最上层的绝缘层22上。层间绝缘层40、41将层叠体20与位线BL之间绝缘。层间绝缘层40、41包含例如氧化硅。
第一触头C1及第二触头C2是将柱状体30与位线BL电连接的接触插塞。第一触头C1及第二触头C2位于层间绝缘层40内。第一触头C1及第二触头C2在Z方向上贯通层间绝缘层40。第二触头C2从层叠体20的第一面20a向层叠体20的内部凸出。第一触头C1及第二触头C2是填充在形成于层间绝缘层40的开口内的导电体。第一触头C1及第二触头C2例如是钨。
第一触头C1与1个柱状体30连接。第二触头C2与多个柱状体30连接。第二触头C2例如与2个柱状体30连接。
从Z方向俯视的情况下，第一触头C1与第二触头C2的形状不同。从Z方向俯视的情况下，第一触头C1例如为大致圆形，第二触头C2例如为椭圆或长方形。第一触头C1的周长例如比第二触头C2的周长短。第二触头C2例如在从Z方向俯视的情况下具有各向异性，具有长轴和短轴。第二触头C2的长轴例如相对于Y方向倾斜。图3的A-A线与第二触头C2的长轴方向一致。例如，在相同的指部F内，第二触头C2的长轴相对于Y方向的倾斜方向相同，第二触头C2的长轴相对于Y方向的倾斜角也可以相等。
第二触头C2例如横跨位于第二狭缝SHE的不同侧的多个柱状体30。第二触头C2例如与位于第二狭缝SHE不同侧的2个柱状体30相接。在第一串STRa及第二串STRb中，与第二狭缝SHE在Y方向上相邻的柱状体30与第二触头C2连接，其他的柱状体30与第一触头C1连接。例如第一串STRa中的第一触头C1的数量比第二串STRb中的第一触头C1的数量多。
导通孔V1位于层间绝缘层41内。导通孔V1在Z方向上贯穿层间绝缘层41。导通孔V1是填充在形成于层间绝缘层41的开口内的导电体。导通孔V1例如是钨。
导通孔V1将第一触头C1或第二触头C2与位线BL电连接。导通孔V1将1个第一触头C1或第二触头C2与1个位线BL电连接。第一触头C1及第二触头C2分别与1个导通孔V1连接。
从Z方向俯视的情况下，导通孔V1比第一触头C1及第二触头C2小，内包在第一触头C1或第二触头C2中。导通孔V1的几何中心分别从例如第一触头C1的几何中心或第二触头C2的几何中心偏离。
与第二触头C2连接的导通孔V1，与第二触头C2的第一区域A1或第二区域A2连接。第一区域A1是位于通过第二触头C2的几何中心且在短轴方向上延伸的中心线两侧的其中一侧的区域，第二区域A2是另一侧的区域。在例如在Y方向上相邻的2个第二触头C2中，一个第二触头C2的第一区域A1与导通孔V1连接，另一个第二触头C2的第二区域A2与导通孔V1连接。
在层间绝缘层41上有多个位线BL。位线BL分别在Y方向上延伸。位线BL经由第一触头C1或第二触头C2和导通孔V1而与柱状体30电连接。各个位线BL与串STR中的1个柱状体30电连接。
在此，在各串STR中，在Y方向上排列成锯齿状的柱状体30分别被称为第一柱状体30A、第二柱状体30B、第三柱状体30C、第四柱状体30D。在各串STR中，按第一柱状体30A、第二柱状体30B、第三柱状体30C、第四柱状体30D的顺序在Y方向上排列。此外，与第一柱状体30A、第二柱状体30B、第三柱状体30C、第四柱状体30D中的某个柱状体电连接的位线BL分别被称为第一位线BL1、第二位线BL2、第三位线BL3、第四位线BL4。按第一位线BL1、第二位线BL2、第三位线BL3、第四位线BL4的顺序在-X方向上排列。
在某个串STR(例如第一串STRa)中，第一柱状体30A与第一位线BL1电连接，第二柱状体30B与第三位线BL3电连接，第三柱状体30C与第二位线BL2电连接，第四柱状体30D与第四位线BL4电连接。
另一方面，在与该串STR(例如第一串STRa)相邻的串(例如第二串STRb)中，第一柱状体30A与第四位线BL4电连接，第二柱状体30B与第三位线BL3电连接，第三柱状体30C与第二位线BL2电连接，第四柱状体30D与第一位线BL1电连接。
即，相邻的串STR中，与第一柱状体30A及第四柱状体30D连接的位线BL是不同的。这是由于第二触头C2横跨位于第二狭缝SHE不同侧的2个柱状体30而被连接。
接下来，对第一实施方式所涉及的半导体存储器1的单元阵列区域的部分的制造方法进行说明。以下的图7～图12是用于说明单元阵列区域的制造方法的一个例子的剖视图。
首先，如图7所示，在基板Sub上层叠源极线SL。接下来，在源极线SL上交替地层叠绝缘层22和牺牲膜51。绝缘层22是上述的部件，包含例如氧化硅。牺牲膜51包含例如氮化硅。接下来，对层叠体形成存储器孔MH。存储器孔MH从层叠体的上表面直至源极线SL。通过刻蚀来制成存储器孔MH。例如从层叠体的上表面直至源极线SL为止进行各向异性刻蚀。各向异性刻蚀例如是反应离子刻蚀(RIE)。
接下来，如图8所示，在存储器孔MH内依次形成存储器膜33、半导体主体32、芯31。存储器孔MH被存储器膜33、半导体主体32及芯31填充。由此在存储器孔MH内形成柱状体30。接下来，在将层间绝缘层40层叠在层叠体上之后，形成第一狭缝ST。第一狭缝ST从层叠体的上表面延伸至源极线SL。通过各向异性刻蚀形成第一狭缝ST。
接下来，经由第一狭缝ST而各向同性刻蚀牺牲膜51。通过各向同性刻蚀去除牺牲膜51。使用相对于绝缘层22能够更快地刻蚀牺牲膜51的刻蚀剂进行各向同性刻蚀。例如使用相对于氧化硅能够更快地刻蚀氮化硅的刻蚀剂进行各向同性刻蚀。去除了牺牲膜51的部分被导电材料填充，形成导电层21。并且，如图9所示，在第一狭缝ST内使被覆层ST2、导电体ST1依次成膜。
接下来，如图10所示，在层叠体20内形成第二狭缝SHE。第二狭缝SHE从层叠体20的上表面延伸到层叠体20的中途。通过各向异性刻蚀形成第二狭缝SHE。
接下来，如图11所示，用绝缘体SHE2填充第二狭缝SHE。绝缘体SHE2例如包含氧化硅。
接下来，如图12所示，在层间绝缘层40形成孔H1、H2。孔H1贯通层间绝缘层40，到达柱状体30。孔H2贯通层间绝缘层40，到达层叠体20的中途。绝缘体SHE2通过各向异性刻蚀而被去除一部分，成为绝缘体SHE1。
接下来，以导电材料来填充孔H1、H2，形成第一触头C1、第二触头C2。在层间绝缘层40、第一触头C1及第二触头C2之上层叠层间绝缘层41。在层间绝缘层41形成开口，以导电材料来填充开口，形成导通孔V1。最后在与导通孔V1交叠的位置形成位线BL。
通过以上的工序，制成图4所示的单元阵列区域。在此示出的制造工序是一个例子，在各工序之间也可以插入其他工序。
根据第一实施方式所涉及的半导体存储器1，提高了存储单元晶体管MT的集成性。第一实施方式所涉及的半导体存储器1的任意的柱状体30均非虚设的，能够作为存储区域发挥功能。即，作为存储区域发挥功能的柱状体30紧密地排列，第一实施方式所涉及的半导体存储器1在集成性方面优异。此外，第二触头C2与不同的串STR的2个柱状体30连接，从而减少了导通孔V1的数量。在针对各个柱状体30逐一形成触头的情况下，位于第二狭缝SHE不同侧的2个柱状体30处导通孔V1的间隔易于接近。通过减少导通孔V1的间隔接近的部分处的导通孔V1的数量，能够减少导通孔V1之间由于制造误差而短路的可能。
(第一变形例)
接下来，对实施方式的第一变形例进行说明。
图13是第一实施方式的第一变形例所涉及的单元阵列区域的特征部分的俯视图。关于第一变形例所涉及的单元阵列区域，在1个指部F内的串STR的数量为偶数这一点上，与图3所示的构造不同。以下说明的构成以外的构成与第一实施方式的存储单元阵列10相同。
第一变形例所涉及的指部F具有偶数个串STR。图13所示的指部F由2个串STR组成。在串STR为偶数的情况下，一个串STR在Y方向上的宽度与其他串STR在Y方向上的宽度不同。在图13所示的例子中，其中一个的串STR(以下称为“第三串STRc”)在Y方向上的宽度比另一个的串STR(以下称为“第四串STRd”)在Y方向上的宽度短。
如上所述，各个位线BL与串STR中的不同的柱状体30电连接。在第三串STRc中，第一柱状体30A与第一位线BL1电连接，第二柱状体30B与第三位线BL3电连接，第三柱状体30C与第二位线BL2电连接，第四柱状体30D与第四位线BL4电连接。
第二触头C2横跨第四串STRd的第四柱状体30D和第三串STRc的第一柱状体而连接。由此，第四串STRd的第四柱状体30D与第一位线BL1电连接。同一串STR内的柱状体30与不同的位线BL连接。因此，在第四串STRd中，第四柱状体30D与第一位线BL1电连接，第三柱状体30C与第二位线BL2电连接，第二柱状体30B与第三位线BL3电连接，第一柱状体30A与第四位线BL4电连接。
第一柱状体30A的正上方没有第四位线BL4。为了将第一柱状体30A与第四位线BL4电连接，与第四串STRd的第一柱状体30A相连的第一触头C1在X方向及Y方向上延伸。以下，将第一触头C1之中从Z方向观察的俯视形状与其他第一触头C1不同的第一触头C1称为第一触头C1’。第一触头C1’在Z方向上与第一柱状体30A及导通孔V1交叠。为了防止第一触头C1’与第一狭缝ST内的导电体ST1短路，第一触头C1’与第一狭缝ST隔开一定距离以上。其结果，第三串STRc在Y方向上的宽度与第四串STRd在Y方向上的宽度不同。
虽然需要确保用于形成第一触头C1’的空间，但根据这样的构成，也与第一实施方式相同地，提高了存储单元晶体管MT的集成性。
(附注)
以下，对几种半导体存储装置进行附注。
[1]一种半导体存储装置，具备：
层叠体，其由导电层和绝缘层在第一方向上交替地层叠而成；
多个柱状体，所述柱状体在所述层叠体内在所述第一方向上延伸，包括半导体主体和电荷储存膜，所述电荷储存膜设置在多个所述导电层中的至少一个导电层与所述半导体主体之间；
多个位线，其在与所述第一方向相交的第二方向上在所述层叠体的上方延伸；
层间绝缘层，其位于所述层叠体与所述多个位线之间；以及
多个触头，其贯通所述层间绝缘层，
多个所述触头包括与1个所述柱状体连接的第一触头、以及与多个所述柱状体连接的第二触头。
[2]在[1]所涉及的半导体存储装置中，
所述第一触头的俯视形状可以与所述第二触头的俯视形状不同，
所述第二触头的俯视形状可以具有各向异性。
[3]在[2]所涉及的半导体存储装置中，
所述第一触头的俯视形状可以为圆形，所述第二触头的俯视形状可以为椭圆或长方形。
[4]在[2]所涉及的半导体存储装置中，
所述第一触头的周长可以比所述第二触头的周长短。
[5]在[2]所涉及的半导体存储装置中，
所述第二触头的长轴可以相对于所述第二方向倾斜。
[6]在[1]所涉及的半导体存储装置中，可以是，
所述层叠体具有从所述第一方向俯视的情况下将所述层叠体在所述第二方向上进行划分的多个狭缝，
所述多个狭缝包括从所述层叠体的所述位线侧的第一面延伸至与所述第一面相反的第二面的第一狭缝、和从所述第一面延伸至所述层叠体的中途的第二狭缝，
所述第二触头横跨位于所述第二狭缝不同侧的多个所述柱状体。
[7]在[6]所涉及的半导体存储装置的从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部中，所述第二触头的长轴相对于所述第二方向的倾斜角可以相等。
[8]在[6]所涉及的半导体存储装置中，
与所述第二触头连接的所述柱状体可以与所述第二狭缝相接。
[9]在[6]所涉及的半导体存储装置中，
在从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部被所述第二狭缝划分为多个串，多个所述串的数量可以为奇数。
[10]在[6]所涉及的半导体存储装置中，
在从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部被所述第二狭缝划分为多个串，
所述多个串包括从所述第一方向俯视的情况下位于所述第一狭缝和所述第二狭缝之间的第一串、以及位于相邻的2个所述第二狭缝之间的第二串，
所述第一串的所述第一触头的数量比所述第二串的所述第一触头的数量多。
[11][1]所涉及的半导体存储装置也可以是，
还具有将所述第二触头与所述位线相连的导通孔，
在从所述第一方向俯视的情况下，所述导通孔比所述第二触头小，
所述导通孔的几何中心从所述第二触头的几何中心偏离。
[12]在[11]所涉及的半导体存储装置中，也可以是，
所述第二触头从所述第一方向俯视的情况下具有各向异性，
所述第二触头被划分为位于通过所述第二触头的几何中心且在短轴方向上延伸的中心线两侧的第一区域和第二区域，
在所述第二方向上相邻的2个所述第二触头中，其中一个所述第二触头的所述第一区域与所述导通孔连接，另一个所述第二触头的所述第二区域与所述导通孔连接。
[13]在[1]所涉及的半导体存储装置中，
所述第二触头可以从所述层叠体的所述位线侧的第一面向所述层叠体的内部凸出。
[14]在[1]所涉及的半导体存储装置中，
所述第二触头可以与2个所述柱状体连接。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并非意图限定发明的范围。这些实施方式也可以以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，同样也包括在权利要求书所记载的发明及其等同的范围中。
Claims (10)
1.一种半导体存储装置，具备：
层叠体，其由导电层和绝缘层在第一方向上交替地层叠而成；
多个柱状体，所述柱状体在所述层叠体内在所述第一方向上延伸，包括芯、覆盖所述芯的外侧面的半导体主体、和电荷储存膜，所述电荷储存膜设置在多个所述导电层中的至少一个导电层与所述半导体主体之间；
多个位线，其在与所述第一方向相交的第二方向上在所述层叠体的上方延伸；
层间绝缘层，其位于所述层叠体与所述多个位线之间；以及
多个触头，其贯通所述层间绝缘层，与多个所述位线中对应的一个所述位线电连接，
多个所述触头包括与1个所述柱状体连接的至少一个第一触头、以及与多个所述柱状体中的相应的2个所述柱状体连接的至少一个第二触头，
所述层叠体具有在与所述第一方向和所述第二方向相交的第三方向上延伸且将多个所述层叠体在所述第二方向上进行划分的多个第一狭缝的至少其中一个，
在多个所述第二触头中的特定的第二触头位于多个所述第一狭缝中的特定的第一狭缝之上、且所述特定的第一狭缝设置于相应的2个所述柱状体之间的情况下，所述特定的第二触头与相应的2个所述柱状体的所述芯连接。
2.根据权利要求1所述的半导体存储装置，其中，
所述第一触头的俯视形状与所述第二触头的俯视形状不同，
所述第二触头的俯视形状具有各向异性。
3.根据权利要求1所述的半导体存储装置，其中，
所述层叠体具有从所述层叠体的所述位线侧的第一面延伸至所述层叠体的中途的第二狭缝，
所述第二触头横跨位于所述第二狭缝不同侧的多个所述柱状体。
4.根据权利要求3所述的半导体存储装置，其中，
所述第二触头的俯视形状具有各向异性，
在从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部中，所述第二触头的长轴相对于所述第二方向的倾斜角相等。
5.根据权利要求3所述的半导体存储装置，其中，
与所述第二触头连接的所述柱状体与所述第二狭缝相接。
6.根据权利要求3所述的半导体存储装置，其中，
在从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部被所述第二狭缝划分为多个串，
所述多个串的数量为奇数。
7.根据权利要求3所述的半导体存储装置，其中，
在从所述第一方向俯视的情况下位于相邻的所述第一狭缝之间的指部被所述第二狭缝划分为多个串，
所述多个串包括从所述第一方向俯视的情况下位于所述第一狭缝和所述第二狭缝之间的第一串、以及位于相邻的2个所述第二狭缝之间的第二串，
所述第一串的所述第一触头的数量比所述第二串的所述第一触头的数量多。
8.根据权利要求1至7中任意一项所述的半导体存储装置，其中，
还具有将所述第二触头与所述位线相连的导通孔，
所述第二触头从所述第一方向俯视的情况下具有各向异性，
所述第二触头被划分为位于通过所述第二触头的几何中心且在短轴方向上延伸的中心线两侧的第一区域和第二区域，
在所述第二方向上相邻的2个所述第二触头中，其中一个所述第二触头在所述第一区域与所述导通孔连接，另一个所述第二触头在所述第二区域与所述导通孔连接。
9.根据权利要求1至7中任意一项所述的半导体存储装置，其中，
所述第二触头从所述层叠体的所述位线侧的第一面向所述层叠体的内部凸出。
10.根据权利要求1至7中任意一项所述的半导体存储装置，其中，
所述第二触头与2个所述柱状体连接。
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