CN110931496A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN110931496A
CN110931496A CN201910091586.XA CN201910091586A CN110931496A CN 110931496 A CN110931496 A CN 110931496A CN 201910091586 A CN201910091586 A CN 201910091586A CN 110931496 A CN110931496 A CN 110931496A
Authority
CN
China
Prior art keywords
memory device
semiconductor memory
metal
conductive layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910091586.XA
Other languages
English (en)
Other versions
CN110931496B (zh
Inventor
大鸟博之
背户暁志
福岛崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110931496A publication Critical patent/CN110931496A/zh
Application granted granted Critical
Publication of CN110931496B publication Critical patent/CN110931496B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

实施方式提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置具备：多个第1导电层(34)、(35_0)～(35_3)、(36)，在第1方向上积层，并分别沿着与第1方向交叉的第2方向及第3方向延伸；多个存储柱(MP)，设置在多个第1导电层的硅部，且在硅部分别沿着第1方向延伸；及多个接触插塞(CP1)，设置在多个第1导电层的第2金属部，并分别沿着第1方向延伸；所述多个第1导电层(34)、(35_0)～(35_3)、(36)分别具有：一对第1金属部，分别沿着第2方向延伸且相互隔开地设置，且包含金属；硅部，设置在一对第1金属部之间，且包含硅；及第2金属部，设置在硅部的第2方向的至少一端，在一对第1金属部之间沿着第3方向延伸并电连接在第1金属部，且包含金属。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-175627号(申请日：2018年9月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知存储单元三维排列而成的半导体存储装置。
发明内容
实施方式提供一种能够提高动作可靠性的半导体存储装置。
实施方式的半导体存储装置具备：多个第1导电层，在第1方向上积层，并分别沿着与所述第1方向交叉的第2方向及第3方向延伸；多个存储柱，设置在所述多个第1 导电层的所述硅部，并分别在所述硅部沿着所述第1方向延伸；及多个接触插塞，设置 在所述多个第1导电层的所述第2金属部，并分别沿着所述第1方向延伸；所述多个第 1导电层分别具有：一对第1金属部，分别沿着所述第2方向延伸并相互隔开地设置， 且包含金属；硅部，设置在所述一对第1金属部之间，且包含硅；及第2金属部，设置 在所述硅部的所述第2方向的至少一端，在所述一对第1金属部之间沿着所述第3方向 延伸并电连接在所述第1金属部，且包含金属。
附图说明
图1是表示第1实施方式的半导体存储装置的电路构成的框图。
图2是表示第1实施方式中的区块的电路图。
图3是第1实施方式的半导体存储装置的俯视图。
图4是沿着图3中的A-A'线的剖视图。
图5是沿着图3中的B-B'线的剖视图。
图6是第1实施方式中的存储柱的剖视图。
图7是第1实施方式中的字线的俯视图。
图8A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图8B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图9A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图9B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图10A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图10B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图11A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图11B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图12A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图12B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图13A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图13B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图14A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图14B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图15A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图15B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图16A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。
图16B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。
图17(a)～(f)是第1实施方式、及比较例1、2中的字线的俯视图及电路图。
图18是第2实施方式的半导体存储装置的沿着A-A'线的剖视图。
图19是第2实施方式的半导体存储装置的沿着B-B'线的剖视图。
具体实施方式
以下，参照图式对实施方式进行说明。在以下的说明中，对于具有相同功能及构成的构成要素，标注共通的参照符号。另外，以下所示的各实施方式例示用来使该实施方 式的技术思想具体化的装置及方法，并非将构成零件的材质、形状、构造、配置等限定 于下述情况。
各功能区块能够作为硬件、计算机软件中的任一个或将两者组合而成的部件来实现。 各功能区块并非必须如以下的例子那样进行区别。例如，一部分功能可以通过与例示的 功能区块不同的功能区块来执行。进而，也可以将例示的功能区块进而分割成精细功能子区块。此处，作为非易失性半导体存储装置，列举将存储单元晶体管积层在半导体衬 底的上方而成的三维积层型NAND(NOT AND，与非)型闪速存储器为例子来进行说明。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的电路区块构成
首先，对第1实施方式的半导体存储装置的电路区块构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。作为半导体存储装置的NAND型闪速 存储器10具备存储单元阵列11、行解码器12、驱动器13、读出放大器14、地址寄存 器15、指令寄存器16、及定序器17。另外，例如在NAND型闪速存储器10，经由NAND 总线将控制器20连接在外部。控制器20对NAND型闪速存储器10进行存取，并控制 NAND型闪速存储器10。
1.1.1各区块的构成
存储单元阵列11具备包含与行及列建立对应的多个非易失性存储单元的多个区块 BLK0、BLK1、BLK2、…BLKn(n为0以上的整数)。以下，当记为区块BLK时，表示 各区块BLK0～BLKn。存储单元阵列11存储由控制器20提供的数据。以下对存储单元 阵列11及区块BLK的详细内容进行说明。
行解码器12选择区块BLK中的任一个，进而选择已选择的区块BLK中的字线。 以下对行解码器12的详细内容进行说明。
驱动器13经由行解码器12对已选择的区块BLK供给电压。
读出放大器14在读出数据时，将从存储单元阵列11读出的数据DAT放大，并进行必要的运算。接下来，将该数据DAT输出给控制器20。读出放大器14在写入数据时， 将从控制器20接收到的写入数据DAT传送给存储单元阵列11。
地址寄存器15保存从控制器20接收到的地址ADD。地址ADD包含指定动作对象 的区块BLK的区块地址、及指示经指定的区块内的动作对象的字线的页地址。指令寄 存器16保存从控制器20接收到的指令CMD。指令CMD例如包含命令定序器17进行 写入动作的写入指令、及命令定序器17进行读出动作的读出指令等。
定序器17基于指令寄存器16中所保存的指令CMD，控制NAND型闪速存储器10 的动作。具体来说，定序器17基于指令寄存器16中所保存的写入指令控制行解码器12、 驱动器13、及读出放大器14，对由地址ADD所指定的多个存储单元晶体管进行写入。 另外，定序器17基于指令寄存器16中所保存的读出指令控制行解码器12、驱动器13、 及读出放大器14，从由地址ADD指定的多个存储单元晶体管进行读出。
如上所述，在NAND型闪速存储器10，经由NAND总线连接着控制器20。NAND 总线进行依据NAND介面的信号的发送及接收。具体来说，NAND总线例如包含对芯 片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、 读出使能信号REn、输入输出信号I/O、及就绪/忙碌信号R/Bn进行通信的总线。输入 输出信号I/O是以8比特的总线宽度来进行传输。输入输出信号I/O对指令CMD、地址 ADD、及数据DAT等进行通信。
1.1.2存储单元阵列11的电路构成
如上所述，存储单元阵列11具备区块BLK0～BLKn。区块BLK0～BLKn分别具有 相同的构成。以下，对1个区块BLK的电路构成进行说明。
图2是存储单元阵列11所具有的区块BLK的电路图。如图示所示，区块BLK例 如包含4个串单元SU0～SU3。以下，当记为串单元SU时，表示各串单元SU0～SU3。 串单元SU包含多个NAND串NS。
NAND串NS例如分别包含8个存储单元晶体管MT0～MT7及选择晶体管ST1、ST2。 以下，当记为存储单元晶体管MT时，表示各存储单元晶体管MT0～MT7。存储单元晶 体管(以下也记为存储单元)MT具备控制栅极与电荷累积层，且非易失地保存数据。存 储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
各串单元SU0～SU3中的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。相对于此，各串单元SU0～SU3中的选择晶体管ST2的栅极例如连接在1条选 择栅极线SGS。选择晶体管ST2的栅极也可以针对各串单元连接在不同的选择栅极线 SGS0～SGS3。另外，位于区块BLK内的串单元SU0～SU3的存储单元晶体管MT0～ MT7的控制栅极分别连接在字线WL0～WL7。
另外，存储单元阵列11在多个区块BLK0～BLKn间共有位线BL0～BL(L－1)。其 中，L为2以上的自然数。在区块BLK内的多个串单元SU0～SU3中，各位线BL共同 连接在位于同一列的NAND串NS的选择晶体管ST1的漏极。即各位线BL在同一列的 多个串单元SU0～SU3间将NAND串NS共同连接。进而，多个选择晶体管ST2的源极 共同连接在源极线SL。也就是说串单元SU包含多个连接在不同位线BL且连接在相同 选择栅极线SGD的NAND串NS。
另外，区块BLK包含共用字线WL的多个串单元SU。
在串单元SU内连接在共用字线WL的多个存储单元晶体管MT被称为晶胞CU。 晶胞CU根据存储单元晶体管MT所存储的数据的比特数而存储容量变化。例如，晶胞 CU在各存储单元晶体管MT存储1比特数据时，存储1页数据，在存储2比特数据时， 存储2页数据，在存储3比特数据时，存储3页数据。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各区块BLK所包含的 串单元SU能够设定成任意个数。各NAND串NS所包含的存储单元晶体管MT、及选 择栅极晶体管ST1及ST2也能够分别设定成任意个数。
关于存储单元阵列11的构成，例如记载在名为“THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY(三维积层型非易失性半导体存储器)”的 在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在名为“THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY(三维积层型 非易失性半导体存储器)”的在2009年3月18日提出申请的美国专利申请12/406,524 号、名为“NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME(非易失性半导体存储装置及非易失性半导体存储装置 的制造方法)”的在2010年3月25日提出申请的美国专利申请12/679,991号、及名为 “SEMICONDUCTOR MEMORY AND METHOD FORMANUFACTURING SAME(半导体 存储装置及半导体存储装置的制造方法)”的在2009年3月23日提出申请的美国专利申 请12/532,030号中。这些专利申请是通过参照而将其整体内容援用至本申请说明书中。
1.2半导体存储装置的构造
接着，对第1实施方式的半导体存储装置的构造进行说明。图3是表示第1实施方式的半导体存储装置的一部分的俯视图。图4是沿着图3中的A-A'线的剖视图。图5是 沿着图3中的B-B'线的剖视图。在包含图3～图5的其它附图中，将相互正交(或交叉) 且与半导体衬底面平行的2方向设为X方向(A-A'线方向)及Y方向(B-B'线方向)，将相 对于X方向及Y方向(XY面)正交(或交叉)的方向设为Z方向。此外，在图3～图5中省 略位线。
如图3所示，半导体存储装置具有存储阵列区域100及拾取区域200。存储阵列区域100及拾取区域200沿着Y方向排列着多个。各存储阵列区域100及拾取区域200是 通过沿着X方向延伸的狭缝(分离区域)SLT而被分离。此外，将存储阵列区域100及拾 取区域200分离的狭缝SLT的数量任意。
在存储阵列区域100及拾取区域200设置着沿着X方向延伸且在Z方向上积层的多个导电层34、35_0、35_1、35_2、35_3、36。在多个导电层的X方向的两端及Y方向 的两端、即多个导电层的周围分别设置着电极层34H、35_0H、35_1H、35_2H、35_3H、36H。
存储阵列区域100具有多个存储柱MP。多个存储柱MP例如相对于XY方向以锯 齿状排列。存储柱MP的数量任意。
引出区域200具有设置在多个导电层34、35_0、35_1、35_2、35_3、36的端部的 电极层34H、35_0H、35_1H、35_2H、35_3H、36H。在电极层34H、35_0H～35_3H、 36H上分别设置着多个接触插塞CP1。接触插塞CP1沿着Z方向延伸，并沿着X方向 排列。此外，在图3中示出在存储阵列区域100的两端侧设置着拾取区域200的例子， 但并不限定于此，也存在只在存储阵列区域100的一侧设置着拾取区域200的情况。
以下，参照图4及图5对半导体存储装置的截面构造进行说明。在半导体衬底(例如单晶硅衬底)30上设置着绝缘层31。在绝缘层31上设置着导电层32。导电层32是作为 源极线SL发挥功能。绝缘层31例如包含硅氧化层。导电层32例如包含多晶硅或者钨 (W)。
在导电层32上设置着将多个绝缘层33与多个导电层34、35_0、35_1、35_2、35_3、36沿着Z方向交替地积层而成的积层体。导电层34、35_0～35_3、36具有与半导体衬 底30面平行的平板形状，并沿着X方向延伸。绝缘层33例如包含硅氧化层。导电层 34、35_0～35_3、36例如包含添加了杂质的多晶硅。
在多个绝缘层33、及多个导电层34、35_0～35_3、36设置着沿着Z方向延伸的柱 状体的存储柱MP。存储柱MP的一端连接在导电层(源极线SL)32。存储柱MP的另一 端到达最上层的绝缘层33的上表面。即，存储柱MP从绝缘层33上表面经过选择栅极 线SGD、多个字线WL0～WL3、选择栅极线SGS、及多个绝缘层33到达至源极线SL。 以下对存储柱MP的详细内容进行说明。
在绝缘层33上设置着绝缘层37。在存储柱MP的另一端上的绝缘层37设置着沿着 Z方向延伸的接触插塞CP2。接触插塞CP2例如连接在位线BL(未图示)。绝缘层37例 如包含硅氧化层。接触插塞CP2例如包含钨(W)。
另外，如图4所示，在拾取区域200，导电层34、35_0～35_3、36分别具有沿着X 方向依序设置成阶梯状的区域(以下记为阶梯区域或连接区域)。在导电层34、35_0～35_3、 36的阶梯区域分别设置着电极层34H、35_0H～35_3H、36H。换句话说，如图4所示， 在导电层34、35_0～35_3、36的X方向的两端分别设置着电极层34H、35_0H～35_3H、 36H。进而，如图5所示，也在导电层34、35_0～35_3、36的Y方向的两端分别设置 着电极层34H、35_0H～35_3H、36H。即，电极层34H、35_0H～35_3H、36H分别设 置在导电层34、35_0～35_3、36的周围。电极层34H、35_0H～35_3H、36在Z方向上 的厚度分别与导电层34、35_0～35_3、36在Z方向的厚度相同。
导电层34及电极层34H是作为选择栅极线SGS发挥功能。导电层35_0及电极层 35_0H是作为多条字线WL0发挥功能，导电层35_1及电极层35_1H是作为多条字线 WL1发挥功能，导电层35_2及电极层35_2H是作为多条字线WL2发挥功能，导电层 35_3及电极层35_3H是作为多条字线WL3发挥功能，导电层36及电极层36H是作为 选择栅极线SGD发挥功能。
在拾取区域200的导电层34、35_0～35_3、36及阶梯区域上设置着绝缘层37。在 电极层34H、35_0H～35_3H、36H上的绝缘层内37设置着沿着Z方向延伸的接触插塞 CP1。接触插塞CP1从绝缘层37的上表面分别到达至电极层34H、35_0H～35_3H、36H。 即，接触插塞CP1经由电极层34H、35_0H～35_3H、36H分别电连接在导电层34、35_0～ 35_3、36。此外，电极层34H、35_0H～35_3H、36H在X方向上的长度长于接触插塞 CP1的外径。接触插塞CP1例如包含钨(W)。
在存储阵列区域100及拾取区域200的Y方向的两端设置着具有与XZ面平行的平板形状且沿着X方向延伸的狭缝SLT。狭缝SLT将在Y方向上排列的多个存储阵列区 域100及拾取区域200各自之间分离。即，狭缝SLT针对各存储阵列区域100及拾取区 域200将字线WL0～WL3、及选择栅极线SGS、SGD分离。
1.2.1存储单元阵列的构造
接着，对存储单元阵列(多个存储柱MP)的构造进行详细说明。图6是存储单元阵列中的沿着Y方向的存储柱的剖视图。此处省略绝缘层。
存储单元阵列具有多个NAND串NS。NAND串NS的一端连接在导电层(源极线 SL)32，NAND串NS的另一端连接在接触插塞CP2。NAND串NS具有选择晶体管ST1、 存储单元晶体管MT0～MT3、及选择晶体管ST2。
在导电层32上设置着相互隔开地积层的导电层(选择栅极线SGS)34、导电层(字线WL0～WL3)35_0～35_3、及导电层(选择栅极线SGD)36、以及贯通导电层34、35_0～ 35_3、36的存储柱MP。多个NAND串NS形成在导电层34、35_0～35_3、36与存储 柱MP的交叉部。
存储柱MP例如具有单元绝缘膜40、半导体层41、及芯体绝缘层42。单元绝缘膜 40包含阻挡绝缘膜40A、电荷累积膜40B、及穿隧绝缘膜(或者穿隧氧化膜)40C。具体 来说，在用来形成存储柱MP的存储孔的内壁设置着阻挡绝缘膜40A。在阻挡绝缘膜40A 的内壁设置着电荷累积膜40B。在电荷累积膜40B的内壁设置着穿隧绝缘膜40C。在穿 隧绝缘膜40C的内壁设置着半导体层41。进而，在半导体层41的内侧设置着芯体绝缘 层42。
在此种存储柱MP的构成中，存储柱MP与导电层34交叉的部分是作为选择晶体管ST2发挥功能。存储柱MP与导电层35_0～35_3交叉的部分分别是作为存储单元晶体管 MT0～MT3发挥功能。存储柱MP与导电层36交叉的部分是作为选择晶体管ST1发挥 功能。以下，当记为存储单元晶体管MT时，表示各存储单元晶体管MT0～MT3。
半导体层41是作为存储单元晶体管MT、选择晶体管ST1、ST2的通道层发挥功能。
电荷累积膜40B在存储单元晶体管MT中是作为累积从半导体层41注入的电荷的电荷累积膜发挥功能。电荷累积膜40B例如包含硅氮化膜。
穿隧绝缘膜40C在从半导体层41向电荷累积膜40B注入电荷时或电荷累积膜40B所累积的电荷向半导体层41扩散时作为电位势垒发挥功能。穿隧绝缘膜40C例如包含 硅氧化膜。
阻挡绝缘膜40A防止电荷累积膜40B所累积的电荷向导电层(字线WL)35_0～35_3扩散。阻挡绝缘膜40A例如包含硅氧化膜及硅氮化膜。
1.2.2字线及选择栅极线的构造
接着，对字线WL0～WL3及选择栅极线SGD、SGS的平面构造进行详细说明。关 于字线WL0～WL3及选择栅极线SGD、SGS的平面构造，X方向的长度分别不同，但 其它相同。此处，取字线WL0～WL3及选择栅极线SGD、SGS中的字线WL3为例子来 进行说明。
图7是第1实施方式中的字线WL3的俯视图。如图7所示，在导电层35_3设置着 沿着Z方向延伸的多个存储柱MP。在导电层35_3的X方向的两端、及Y方向的两端 设置着电极层35_3H。即，电极层35_3H配置在导电层35_3的周围。电极层35_3H与 导电层35_3接触而电连接在导电层35_3。
电极层35_3H具有低于导电层35_3的电阻。具体来说，电极层35_3H包含电阻低 于导电层35_3的导电材料、例如钨(W)、铜(Cu)或者铝(Al)等金属材料。
于在X方向上配置在导电层35_3的一端(阶梯区域或连接区域)的电极层35_3H上设置着沿着Z方向延伸的接触插塞CP1。接触插塞CP1与电极层35_3H接触而经由电 极层35_3H电连接在导电层35_3。
在进行写入及读出等动作时，经由接触插塞CP1对包含导电层35_3及电极层35_3H的字线WL3施加指定电压。同样地，在进行写入及读出等动作时，经由其它接触插塞 CP1也分别对包含导电层及电极层的字线WL0～WL2、及选择栅极线SGD、SGS施加 指定电压。
此外，设置在导电层35_3的X方向的两端及Y方向的两端的电极层35_3H可以为 相同的导电材料(或者金属材料)，或者导电层35_3的X方向的两端与Y方向的两端也 可以为不同的导电材料(或者金属材料)，或者导电层35_3的X方向的一端、另一端、Y 方向的一端、另一端还可以分别选择使用导电材料(或者金属材料)。
1.3半导体存储装置的制造方法
接着，对第1实施方式的半导体存储装置的制造方法进行说明。图8A、图8B～图16A、图16B是第1实施方式的半导体存储装置的各制造步骤中的构造的剖视图。图8A、 图9A～图16A是半导体存储装置的各制造步骤中的构造的沿着A-A'线的剖视图。图8B、 图9B～图16B是各制造步骤中的构造的沿着B-B'线的剖视图。
首先，如图8A及图8B所示，在半导体衬底(例如单晶硅衬底)30的上方形成导电层32，进而形成多个绝缘层33与多个导电层34、35_0～35_3、36的积层体。具体来说， 例如通过CVD(Chemical vapor deposition，化学气相沉积)法(或者ALD(Atomic layerdeposition，原子层沉积)法)如图8A及图8B所示那样，在半导体衬底30上形成绝缘层 31。进而，在绝缘层31上形成导电层32。接下来，例如通过CVD(或者ALD)法在导电 层32上交替地积层多个绝缘层33与多个导电层34、35_0～35_3、36。
接着，如图9A及图9B所示，在拾取区域200，在积层体的导电层34、35_0～35_3、 36形成用来获得接点的阶梯区域。具体来说，通过光刻法将积层体的导电层34、35_0～ 35_3、36蚀刻成阶梯状，并如图9A所示，在各导电层34、35_0～35_3、36形成沿着X 方向依序伸出的阶梯区域。此外，在该步骤中，如图9B所示，沿着B-B'线的截面构造 维持前面步骤的状态。
接着，如图10A及图10B～图12A及图12B所示，在导电层34、35_0～35_3、36 的端部(阶梯区域)形成电极层34H、35_0～35_3H、36H。具体来说，例如通过使用硝酸 与氢氟酸的混合液的湿式蚀刻，如图10A所示那样将导电层(多晶硅层)34、35_0～35_3、 36的端部去除。由此，在绝缘层33间形成凹部51。此外，在该步骤中，如图10B所示， 沿着B-B'线的截面构造维持前面步骤的状态。
接下来，例如通过CVD(或者ALD)法，在图10A及图10B所示的构造上、即包含 凹部51的绝缘层33上，如图11A及图11B所示那样形成金属层、例如钨层52。由此， 将钨层52埋入凹部51中。
接下来，例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)法将凹部51以外的 多余的钨层52去除，使钨层52残留在凹部51。由此，如图12A所示，在导电层34、 35_0～35_3、36的阶梯区域分别形成电极层34H、35_0H～35_3H、36H。
接着，如图13A及图13B所示，在积层体形成存储柱MP。具体来说，例如通过 RIE法在多个绝缘层33及多个导电层34、35_0～35_3、36内形成存储孔。接下来，例 如通过CVD(或者ALD)法在存储孔的内壁形成单元绝缘膜40，进而在单元绝缘膜40的 内壁形成半导体层41。存储柱的详细内容如图6所示。
接着，如图14A及图14B所示，形成在X方向上将积层体分离的狭缝SLT。具体 来说，例如通过RIE法在多个绝缘层33及多个导电层34、35_0～35_3、36形成沿着X 方向延伸的狭缝用的槽53。
接着，如图15A、图15B、图16A及图16B所示，在导电层34、35_0～35_3、36 的Y方向的端部形成电极层34H、35_0～35_3H、36H。具体来说，例如通过使用硝酸 与氢氟酸的混合液的湿式蚀刻，如图15B所示那样经由狭缝用槽53将导电层(多晶硅 层)34、35_0～35_3、36的端部去除。由此，在绝缘层33间形成凹部54。此外，在该步 骤中，如图13A所示，沿着A-A'线的截面构造维持前面步骤的状态。
接下来，例如通过CVD(或者ALD)法在图15A及图15B所示的构造上形成金属层、 例如钨层。由此，将钨层埋入凹部54中。接下来，例如通过RIE法将凹部54以外的多 余的钨层去除，使钨层残留在凹部54。由此，如图16B所示，在导电层34、35_0～35_3、 36的端部分别形成电极层34H、35_0H～35_3H、36H。
接着，如图4及图5所示，在形成在拾取区域200中的阶梯区域的电极层34H、 35_0H～35_3H、36H上形成接触插塞CP1。具体来说，利用绝缘层填埋狭缝用槽53而 形成狭缝SLT。进而，在存储柱MP、积层体、及阶梯区域上形成绝缘层37。
接下来，通过RIE法对电极层34H、35_0H～35_3H、36H上的绝缘层33、37进行 蚀刻来开设接触插塞用的孔。接下来，通过CVD法将钨分别埋入接点用孔中。由此， 在电极层34H、35_0H～35_3H、36H上形成接触插塞CP1。同样地，通过RIE法对存 储柱MP上的绝缘层37进行蚀刻来开设接触插塞用的孔。接下来，通过CVD法将钨分 别埋入接点用孔中。由此，在存储柱MP上形成接触插塞CP2。此外，接触插塞CP1、 CP2的形成可单独进行，也可以同时进行。
其后，形成位线、其它配线、及绝缘层等，结束半导体存储装置的制造。
1.4实施方式的效果
根据第1实施方式，能够提供一种能提高写入及读出等的动作可靠性的半导体存储 装置。
以下，参照相对于第1实施方式的比较例，对第1实施方式的效果进行详细说明。
图17是表示第1实施方式、及比较例1、2中的字线的平面构造的示意图及电路图。此处，示出字线WL3为例子，但其它字线及选择栅极线也相同。另外，图17所示的电 路图是用来研究字线WL3的电阻的简易等效电路，表示配置在X方向的两端的接触插 塞CP1间的电阻。
图17(a)与图7相同，表示第1实施方式中的字线WL3的平面构造，图17(b)表示图17(a)所示的字线WL3的等效电路。图17(c)表示比较例1中的字线WL3的平面构造， 图17(d)表示图17(c)所示的字线WL3的等效电路。进而，图17(e)表示比较例2中的字 线WL3的平面构造，图17(f)表示图17(e)所示的字线WL3的等效电路。
图17(a)所示的第1实施方式的字线WL3在中央部例如设置着导电层(多晶硅 层)35_3，在Y方向的两端及X方向的两端设置着电极层(钨)35_3H。此时，成为如图 17(b)所示那样的等效电路。Rm表示电极层35_3H的电阻，Rp表示导电层35_3的电阻。 电阻Rm低于电阻Rp，而Rm＜Rp成立。在图17(a)的构造中，配置在两端的接触插塞 CP1间的电阻由Rm表示。
图17(c)所示的比较例1的字线WL在中央部及两端设置着包含多晶硅层的导电层35_3。即，字线WL的整个区域是由导电层35_3形成。此时，成为如图17(d)所示那样 的等效电路。在该等效电路中，与图17(b)所示的电路相比，两端的电阻从Rm变成Rp。 在图17(c)的构造中，配置在两端的接触插塞CP1间的电阻是由Rp表示。
图17(e)所示的比较例2的字线WL在中央部设置着包含多晶硅层的导电层35_3，在Y方向的两端设置着电极层(钨)35_3H。此时，成为如图17(f)所示那样的等效电路。 Rpm表示导电层35_3与电极层35_3H的界面电阻，比电阻Rp低且比电阻Rm高。此 外，电阻Rpm也能够设定为低于电阻Rm，此处，以Rm＜Rpm＜Rp来进行说明。在图 17(e)的构造中，配置在两端的接触插塞CP1间的电阻由“Rm+2·Rpm”表示。因此， 图17(a)所示的构造的配置在字线的X方向的两端的接触插塞CP1间的电阻最低。
另外，此处，实际上对通过字线施加电压的路径、例如配置在一端的接触插塞CP1至配置在另一端侧的存储柱MP的电阻进行说明。
在图17(a)所示的构造中，接触插塞CP1至存储柱MP间的电阻由“Rm+Rpm”表 示。在图17(c)所示的构造中，接触插塞CP1至存储柱MP间的电阻由Rp表示。在图 17(e)所示的构造中，接触插塞CP1至存储柱MP间的电阻由“Rm+2·Rpm”表示。此 处，电阻Rp充分高于“Rm+Rpm”。因此，图17(a)的构造的接触插塞CP1至存储柱 MP的电阻最低。
因此，第1实施方式中的选择栅极SGS、字线WL0～WL3、及选择栅极SGD的电 路电阻低于比较例1、2的电路电阻。由此，能够降低字线及选择栅极线的电阻，所以 能够抑制因字线及选择栅极线中的电阻而导致的电压降下，也能够缩短在字线及选择栅 极线中电压稳定之前的时间。该结果为在第1实施方式的半导体存储装置中能够提高写 入及读出等的动作可靠性。
2.第2实施方式
接着，对第2实施方式的半导体存储装置进行说明。在第2实施方式中，对在选择栅极线SGS与字线WL0间、字线WL0～WL3间、及字线WL3与选择栅极SGD间设 置着空腔的半导体存储装置进行说明。
第2实施方式的半导体存储装置的俯视图与图3相同。图18是第2实施方式的半 导体存储装置的沿着A-A'线的剖视图。图19是沿着B-B'线的剖视图。此外，在图18 及图19中省略位线。
在图4及图5所示的第1实施方式中，将导电层34与导电层35_0间、导电层35_0～35_3间、及导电层35_0与导电层36间的绝缘层33如图18及图19所示那样替换成空 腔61。其它构造与第1实施方式相同。
即，在图4及图5所示的第1实施方式中，在导电层32上设置着将绝缘层33与导 电层34、35_0～35_3、36积层而成的积层体，但在第2实施方式中，制成将积层体内 的绝缘层33去除而隔着空腔61将导电层35_0～35_3、36积层而成的构造。
第2实施方式的制造方法追加针对图16A及图16B所示的构造将绝缘层33去除的步骤。具体来说，在图16A及图16B所示的步骤之后，例如通过使用氢氟酸的蚀刻液的 湿式蚀刻，经由狭缝SLT用槽将绝缘层33去除。此外，在会因绝缘层33的去除而导致 产生导电层34、35_0～35_3、36间接触的情况下，可以形成将导电层34、35_0～35_3、 36支撑在拾取区域200的构造体、例如与存储柱相同的构造体。其它步骤与第1实施方 式相同。
根据第2实施方式，通过使导电层34、35_0～35_3、36间的绝缘层33空腔化，能 够降低导电层34、35_0～35_3、36间、即选择栅极SGS、字线WL0～WL3、及选择栅 极SGD间的介电常数。由此，能够降低多条字线间、及字线与选择栅极间产生的配线 间电容，从而能够改善配线延迟等。其它效果与所述第1实施方式相同。
3.其它变化例等
所述实施方式以作为半导体存储装置的NAND型闪速存储器为例子进行了说明，但并不限定于NAND型闪速存储器，能够应用于字线、选择栅极线等信号线具有平板形状 并具有连接在接触插塞的连接区域的其它所有半导体存储器，进而能够应用于半导体存 储器以外的各种存储装置。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并无意 图限定发明的范围。这些实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主 旨中，同样地包含在权力要求书所记载的发明与其均等的范围内。
[符号的说明]
10 NAND型闪速存储器
11 存储单元阵列
12 行解码器
13 驱动器
14 读出放大器
15 地址寄存器
16 指令寄存器
17 定序器
20 控制器
30 半导体衬底
31 绝缘层
32 导电层
33 绝缘层
34、35_0、35_1、35_2、35_3、36 导电层
34H、35_0H、35_1H、35_2H、35_3H、36H 电极层
37 绝缘层
40 单元绝缘膜
40A 阻挡绝缘膜
40B 电荷累积膜
40C 穿隧绝缘膜
41 半导体层
42 芯体绝缘层
51 凹部
52 钨层
53 狭缝用槽
54 凹部
61 空腔
100 存储阵列区域
200 拾取区域
CP1、CP2 接触插塞
MP 存储柱
SLT 狭缝

Claims (10)

1.一种半导体存储装置，具备：
多个第1导电层，在第1方向上积层，并沿着与所述第1方向交叉的第2方向及第3方向分别延伸，且分别具有：一对第1金属部，分别沿着所述第2方向延伸且相互隔开地设置，且包含金属；硅部，设置在所述一对第1金属部之间，且包含硅；及第2金属部，设置在所述硅部的所述第2方向的至少一端，在所述一对第1金属部之间沿着所述第3方向延伸并电连接在所述第1金属部，且包含金属；
多个存储柱，设置在所述多个第1导电层的所述硅部，并分别在所述硅部沿着所述第1方向延伸；以及
多个接触插塞，设置在所述多个第1导电层的所述第2金属部，并分别沿着所述第1方向延伸。
2.根据权利要求1所述的半导体存储装置，其中所述第1导电层的所述第2金属部在第2方向上的长度长于所述接触插塞的外径。
3.根据权利要求1或2所述的半导体存储装置，其中所述第1导电层的所述第2金属部在所述第1方向上的厚度与所述第1导电层的所述硅部在所述第1方向上的厚度相同。
4.根据权利要求1或2所述的半导体存储装置，其中所述第2金属部电连接在所述硅部，并具有低于所述硅部的电阻。
5.根据权利要求1或2所述的半导体存储装置，其中所述第1导电层的所述第2金属部在所述第2方向上配置成阶梯状。
6.根据权利要求1或2所述的半导体存储装置，其中所述存储柱具有电荷累积膜、穿隧绝缘膜、及半导体层。
7.根据权利要求6所述的半导体存储装置，其中所述第1导电层的所述硅部与所述存储柱的交叉部是作为存储单元晶体管发挥功能。
8.根据权利要求7所述的半导体存储装置，其中所述第1导电层是作为连接在所述存储单元晶体管的栅极的字线发挥功能。
9.根据权利要求1所述的半导体存储装置，其中所述第1导电层的所述硅部包含多晶硅。
10.根据权利要求1所述的半导体存储装置，其中所述金属包含钨。
CN201910091586.XA 2018-09-20 2019-01-30 半导体存储装置 Active CN110931496B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-175627 2018-09-20
JP2018175627A JP2020047806A (ja) 2018-09-20 2018-09-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN110931496A true CN110931496A (zh) 2020-03-27
CN110931496B CN110931496B (zh) 2023-10-03

Family

ID=69855728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910091586.XA Active CN110931496B (zh) 2018-09-20 2019-01-30 半导体存储装置

Country Status (4)

Country Link
US (1) US10784280B2 (zh)
JP (1) JP2020047806A (zh)
CN (1) CN110931496B (zh)
TW (1) TWI692082B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021260792A1 (ja) * 2020-06-23 2021-12-30 キオクシア株式会社 半導体記憶装置
CN113889478A (zh) * 2020-09-29 2022-01-04 长江存储科技有限责任公司 一种三维存储器及其制作方法
KR20230073791A (ko) * 2021-11-19 2023-05-26 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
US20130161821A1 (en) * 2011-12-22 2013-06-27 Sung Min Hwang Nonvolatile memory device and method of manufacturing the same
US20160064281A1 (en) * 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20160322379A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2017098428A (ja) * 2015-11-25 2017-06-01 株式会社東芝 半導体記憶装置
US20170200734A1 (en) * 2016-01-12 2017-07-13 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing the same
US20180076215A1 (en) * 2016-09-13 2018-03-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US7910973B2 (en) 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP4660566B2 (ja) 2008-03-17 2011-03-30 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5202161B2 (ja) 2008-07-28 2013-06-05 株式会社東芝 原子炉内作業装置
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5550604B2 (ja) 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
JP2014053447A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
CN113410242A (zh) * 2015-05-01 2021-09-17 东芝存储器株式会社 半导体存储装置
WO2017111805A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for integrating three-dimensional islands for radio frequency (rf) circuits
WO2017122302A1 (ja) * 2016-01-13 2017-07-20 東芝メモリ株式会社 半導体記憶装置
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
US20130161821A1 (en) * 2011-12-22 2013-06-27 Sung Min Hwang Nonvolatile memory device and method of manufacturing the same
US20160064281A1 (en) * 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
US20160322379A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2017098428A (ja) * 2015-11-25 2017-06-01 株式会社東芝 半導体記憶装置
US20170200734A1 (en) * 2016-01-12 2017-07-13 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing the same
US20180076215A1 (en) * 2016-09-13 2018-03-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same

Also Published As

Publication number Publication date
US10784280B2 (en) 2020-09-22
CN110931496B (zh) 2023-10-03
US20200098783A1 (en) 2020-03-26
JP2020047806A (ja) 2020-03-26
TW202013679A (zh) 2020-04-01
TWI692082B (zh) 2020-04-21

Similar Documents

Publication Publication Date Title
TWI717680B (zh) 半導體記憶裝置
TWI707458B (zh) 半導體記憶體裝置
JP2021044397A (ja) 半導体記憶装置
JP2020107673A (ja) 半導体記憶装置
CN111668224B (zh) 半导体存储装置
CN111725227A (zh) 半导体存储装置
CN111599821B (zh) 半导体存储装置及其制造方法
CN110931496B (zh) 半导体存储装置
TWI717794B (zh) 半導體記憶體
TWI780515B (zh) 半導體記憶裝置
US20210257383A1 (en) Semiconductor memory device
CN113380808B (zh) 半导体存储装置
US20210296331A1 (en) Semiconductor storage device
TWI812333B (zh) 半導體記憶體裝置
CN220606443U (zh) 存储器件
TWI829105B (zh) 半導體記憶體裝置及製造該半導體記憶體裝置之方法
CN111725234B (zh) 半导体存储装置
US20240064986A1 (en) Memory device
JP2024019886A (ja) メモリデバイス
TW202412275A (zh) 記憶體裝置
JP2024025464A (ja) メモリデバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant