TW202412275A - 記憶體裝置 - Google Patents

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峯村洋一
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日商鎧俠股份有限公司
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Abstract

其中一個實施形態之記憶體裝置，係具備有：複數之絕緣體層，係於第1方向上相互分離地而作並排；和複數之導電體層，係隔著複數之絕緣體層而於第1方向上相互分離地而作並排；和記憶體柱，係以與複數之導電體層相交叉的方式而在第1方向上延伸。複數之導電體層，係包含有第1導電體層，該第1導電體層，係具有在與記憶體柱之間之邊界處而在第1方向上並排之第1部分以及第2部分。第1部分，係相對於第2部分，而在與第1方向相交叉並且記憶體柱之直徑會增加之第2方向上後退。複數之絕緣體層，係包含有：第1絕緣體層，係被設置在第1導電體層之第1部分側之面上；和第2絕緣體層，係被設置在第1導電體層之第2部分側之面上，並且在第1方向上為較第1絕緣體層而更薄。

Description

記憶體裝置
實施形態，係有關於記憶體裝置。 [關連申請案之引用] 本申請，係以於2022年9月14日所申請之日本專利申請第2022-146416號的優先權之利益作為基礎，並且謀求其之利益，而將其之內容全體藉由引用而包含於本發明中。
作為能夠將資料非揮發性地作記憶的記憶體裝置，NAND快閃記憶體係為周知。在像是此NAND快閃記憶體一般之記憶體裝置中，為了達成高積體化、大容量化，係採用有3維之記憶體構造。
其中一個實施形態，係使記憶體裝置之信賴性提升。
實施形態之記憶體裝置，係具備有：複數之絕緣體層，係於第1方向上相互分離地而作並排；和複數之導電體層，係隔著上述複數之絕緣體層而於上述第1方向上相互分離地而作並排；和記憶體柱，係以與上述複數之導電體層相交叉的方式而在上述第1方向上延伸。上述複數之導電體層，係包含有第1導電體層，該第1導電體層，係具有在與上述記憶體柱之間之邊界處而在上述第1方向上並排之第1部分以及第2部分。上述第1部分，係相對於上述第2部分，而在與上述第1方向相交叉並且上述記憶體柱之直徑會增加之第2方向上後退。上述複數之絕緣體層，係包含有第1絕緣體層以及第2絕緣體層。上述第1絕緣體層，係被設置在上述第1導電體層之上述第1部分側之面上。上述第2絕緣體層，係被設置在上述第1導電體層之上述第2部分側之面上，並在上述第1方向上而較上述第1絕緣體層而更薄。
若依據上述構成，則係能夠使記憶體裝置之信賴性提升。
以下，參照圖面，針對實施形態作說明。圖面之尺寸以及比例，係並非絕對會與現實之物相同。
另外，在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加相同之元件符號。在針對相同的構成之要素彼此特別作區別的情況時，係會有在同一元件符號之末端處而附加有彼此相異之文字或數字的情況。
1.　構成 1.1　記憶體系統 第1圖，係為用以對於實施形態之記憶體系統之構成作說明之區塊圖。記憶體系統，係為以與外部之主機(未圖示)相連接的方式所被構成之記憶裝置。記憶體系統，例如，係為如同SD TM卡一般之記憶卡、通用快閃記憶體儲存(UFS，universal flash storage)、固態硬碟(SSD(solid state drive))。記憶體系統1，係包含有記憶體控制器2以及記憶體裝置3。
記憶體控制器2，例如係可藉由如同SoC(system-on-a-chip)一般之積體電路來構成之。記憶體控制器2，係基於從主機而來的要求而對於記憶體裝置3進行控制。具體而言，例如，記憶體控制器2，係將從主機而被要求有寫入的資料，寫入至記憶體裝置3中。又，記憶體控制器2，係將從主機而被要求有讀出的資料，從記憶體裝置3來作讀出並對於主機作送訊。
記憶體裝置3，係為非揮發性地記憶資料之記憶體。記憶體裝置3，例如，係為NAND快閃記憶體。
記憶體控制器2與記憶體裝置3之間之通訊，例如，係準據於SDR(single data rate)介面、TOGGLE DDR(double data rate)介面或者是ONFI(Open NAND flash interface)。
1.2　記憶體裝置 接著，參照在第1圖中所示之區塊圖，針對實施形態之記憶體裝置的內部構成進行說明。記憶體裝置3，例如係具備有記憶體胞陣列10、指令暫存器11、位址暫存器12、序列器13、驅動器模組14、行(row)解碼器模組15以及感測放大器模組16。
記憶體胞陣列10，係包含有複數之區塊BLK0～BLKn(n為1以上之整數)。區塊BLK，係為能夠將資料非揮發性地作記憶的複數之記憶體胞之集合，並例如作為資料之刪除單位而被作使用。又，在記憶體胞陣列10處，係被設置有複數之位元線以及複數之字元線。各記憶體胞，例如係被與1根的位元線和1根的字元線附加有關連。關於記憶體胞陣列10之詳細之構成，係於後再述。
指令暫存器11，係將記憶體裝置3從記憶體控制器2所收訊了的指令CMD作記憶。指令CMD，例如，係包含有用以使序列器13實行讀出動作、寫入動作、刪除動作等的命令。
位址暫存器12，係將記憶體裝置3從記憶體控制器2所收訊了的位址資訊ADD作記憶。位址資訊ADD，例如係包含有區塊位址BAd、頁面位址PAd以及列(column)位址CAd。例如，區塊位址BAd、頁面位址PAd以及列位址CAd，係分別被使用在區塊BLK、字元線以及位元線之選擇中。
序列器13，係對於記憶體裝置3全體之動作作控制。例如，序列器13，係基於被記憶於指令暫存器11處之指令CMD，來對於驅動器模組14、行解碼器模組15以及感測放大器模組16等作控制，並實行讀出動作、寫入動作、刪除動作等。
驅動器模組14，係產生在讀出動作、寫入動作、刪除動作等之中所被使用的電壓。之後，驅動器模組14，例如係基於被記憶於位址暫存器12處之頁面位址PAd，來對於與所選擇了的字元線相對應之訊號線，施加所產生了的電壓。
行解碼器模組15，係基於被記憶於位址暫存器12處之區塊位址BAd，而選擇所對應的記憶體胞陣列10內之1個的區塊BLK。之後，行解碼器模組15，例如係將被施加於與所選擇了的字元線相對應之訊號線處之電壓，傳輸至所被選擇了的區塊BLK內之所被選擇了的字元線處。
感測放大器模組16，在寫入動作中，係因應於從記憶體控制器2所收訊了的寫入資料DAT，來對於各位元線施加所期望之電壓。又，感測放大器模組16，在讀出動作中，係基於位元線之電壓來判定被記憶在記憶體胞中之資料，並將判定結果作為讀出資料DAT而傳輸至記憶體控制器2處。
1.3　記憶體胞陣列之電路構成 第2圖，係為對於實施形態之記憶體裝置所具備的記憶體胞陣列之電路構成之其中一例作展示之電路圖。在第2圖中，係對於在記憶體胞陣列10中所包含的複數之區塊BLK中之1個的區塊BLK作展示。如同在第2圖中所示一般，區塊BLK，例如係包含有5個的串(string)單元SU0～SU4。
各串單元SU，係包含有被與位元線BL0～BLm(m為1以上之整數)分別相互附加有關連性的複數之NAND串NS。各NAND串NS，係包含有複數之記憶體胞電晶體MT以及選擇電晶體ST1和ST2。各記憶體胞電晶體MT，係能夠作為將資料非揮發性地作記憶的記憶容量而起作用。以下，係將被作串聯連接之複數之記憶體胞電晶體MT，亦稱作「胞串」。選擇電晶體ST1以及ST2之各者，係在各種動作時之串單元SU之選擇中被作使用。
胞串，係包含有記憶體胞電晶體MT0～MT3、MTDS、MTDL、MTDU以及MTDD。胞串之中之記憶體胞電晶體MT0～MT3，係為在能夠作為記憶容量而起作用的區域中之被記憶有從主機而來的資料之部分。胞串之中之記憶體胞電晶體MTDS、MTDL、MTDU以及MTDD，係為在能夠作為記憶容量而起作用的區域中之並未被記憶有從主機而來的資料之部分。記憶體胞電晶體MT0～MT3，係亦被稱作「記憶體胞」，相對於此，記憶體胞電晶體MTDS、MTDL、MTDU以及MTDD，係亦被稱作「虛擬胞」。在各NAND串NS處，記憶體胞電晶體MTDS、MT0、MT1、MTDL、MTDU、MT2、MT3以及MTDD，例如係依此順序而被作串聯連接。
選擇電晶體ST1之汲極，係被與被相互附加有關連性之位元線BL作連接，選擇電晶體ST1之源極，係被與胞串之記憶體胞電晶體MTDD側之端部作連接。選擇電晶體ST2之汲極，係被與胞串之記憶體胞電晶體MTDS側之端部作連接。選擇電晶體ST2之源極，係被與源極線SL作連接。亦即是，選擇電晶體ST1以及ST2，係以於兩者間包夾有胞串的方式，而被與胞串作串聯連接。
在同一之區塊BLK處，記憶體胞電晶體MT0～MT3、MTDS、MTDL、MTDU以及MTDD之控制閘極，係分別被與字元線WL0～WL3、WLDS、WLDL、WLDU、WLDD作連接。串單元SU0～SU4內之選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0～SGD4作連接。複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS作連接。
在位元線BL0～BLm處，係分別被分配有相異之列位址。各位元線BL，係被在複數之區塊BLK間而被分配有相同之列位址的NAND串NS所共有。字元線WL0～WL3、WLDS、WLDL、WLDU、WLDD之各者，係在各區塊BLK之每一者處而被作設置。源極線SL，例如係在複數之區塊BLK間而被作共有。
在1個的串單元SU內而被與共通之字元線WL作了連接的複數之記憶體胞電晶體MT之集合，例如，係被稱作胞單元CU。例如，包含有分別將1個位元之資料作記憶的記憶體胞電晶體MT之胞單元CU的記憶容量，係被定義為「1個頁面的資料」。胞單元CU，係因應於記憶體胞電晶體MT所記憶的資料之位元數，而能夠具有2個頁面的資料以上之記憶容量。
另外，實施形態之記憶體裝置3所具備的記憶體胞陣列10之電路構成，係並不被限定於以上所作了說明之構成。例如，各區塊BLK所包含的串單元SU之個數，係可設計為任意之個數。各NAND串NS所包含的記憶體胞、虛擬胞以及選擇電晶體ST1和ST2之個數，係可分別被設計為任意之個數。在各NAND串NS處，係亦可並未包含有記憶體胞電晶體MTDS、MTDL、MTDU以及MTDD之中之至少1個。
1.4　記憶體胞陣列之構造 以下，針對實施形態之記憶體裝置所具備的記憶體胞陣列之構造之其中一例進行說明。另外，在以下所參照之圖面中，X方向，係對應於字元線WL之延伸方向。Y方向，係對應於位元線BL之延伸方向。XY平面，係對應於在記憶體裝置3之形成中所被使用的半導體基板之表面。Z方向，係對應於相對於XY平面之鉛直方向。在平面圖中，為了使圖成為易於觀看，係適宜附加有下影線。被附加於平面圖中之下影線，係並非絕對會與被附加有下影線的構成要素之素材或特性有所關連。在剖面圖中，為了使圖成為易於觀看，構成之圖示係被適宜作省略。
1.4.1　平面布局之概要 第3圖，係為對於實施形態之記憶體裝置所具備的記憶體胞陣列之平面布局之其中一例作展示之平面圖。在第3圖中，係展示有與4個的區塊BLK0～BLK3相對應之區域。如同在第3圖中所示一般，記憶體胞陣列10之平面布局，例如，係在X方向上，被分割為記憶體區域MA以及導出區域HA1和HA2。又，記憶體胞陣列10，係包含有複數之構件SLT以及SHE。
記憶體區域MA，係被配置在導出區域HA1與導出區域HA2之間。記憶體區域MA，係為包含有複數之NAND串NS之區域。導出區域HA1以及HA2之各者，係為被使用在層積配線(例如，字元線WL0～WL3、WLDS、WLDL、WLDU以及WLDD、與選擇閘極線SGD和SGS)與行解碼器模組15之間之連接中之區域。
複數之構件SLT，係分別朝向X方向延伸，並在Y方向上並排。各構件SLT，係在相鄰之區塊BLK之間之邊界區域處，於X方向上而橫切過記憶體區域MA與導出區域HA1和HA2。又，各構件SLT，例如，係具有被埋入有絕緣體和板狀之接點之構造。而，各構件SLT，係將隔著該構件SLT而相鄰之層積配線作分斷。
複數之構件SHE，係分別朝向X方向延伸，並在Y方向上並排。在第3圖之例中，4個的構件SHE，係被配置在相鄰之構件SLT之間之各者處。各構件SHE，係在X方向上而橫切過記憶體區域MA。各構件SHE之兩端，係分別被包含在導出區域HA1以及HA2中。又，各構件SHE，例如，係具有被埋入有絕緣體之構造。而，各構件SHE，係將隔著該構件SHE而相鄰之選擇閘極線SGD作分斷。
在以上所說明了的記憶體胞陣列10之平面布局中，藉由構件SLT而被作了區隔的區域之各者，係對應於1個的區塊BLK。又，藉由構件SLT以及SHE所被作了區隔之區域之各者，係對應於1個的串單元SU。又，在記憶體胞陣列10處，例如在第3圖中所示之布局係在Y方向上被作反覆配置。
另外，實施形態之記憶體裝置3所具備的記憶體胞陣列10之平面布局，係並不被限定於以上所作了說明之布局。例如，被配置在相鄰之構件SLT之間之構件SHE之數量，係可被設計為任意之數量。被形成於相鄰之構件SLT之間的串單元SU之個數，係可基於被配置在相鄰之構件SLT之間之構件SHE之數量而被作改變。
1.4.2　記憶體區域(平面布局) 第4圖，係為對於在實施形態之記憶體裝置的記憶體區域MA處之詳細的平面布局之其中一例作展示之平面圖。在第4圖中，係對於包含有1個的區塊BLK(亦即是，串單元SU0～SU4)之區域和包夾該區塊之2個的構件SLT作展示。如同在第4圖中所示一般，在記憶體區域MA中，記憶體胞陣列10，係包含有複數之記憶體柱MP、和複數之接點CV、以及複數之位元線BL。又，各構件SLT，係包含有接點LI以及間隔物SP。
記憶體柱MP之各者，例如係作為1個的NAND串NS而起作用。複數之記憶體柱MP，係在相鄰之2個的構件SLT之間的區域中，例如被配置為24列的交錯狀。又，例如，在從紙面之上側數起之第5列的記憶體柱MP、第10列的記憶體柱MP、第15列的記憶體柱MP、第20列的記憶體柱MP之各者處，係重疊有1個的構件SHE。
複數之位元線BL，係分別朝向Y方向延伸，並在X方向上並排。各位元線BL，係在各串單元SU之每一者處，以與至少1個的記憶體柱MP相重疊的方式而被作配置。在第4圖之例中，係針對「使2根的位元線BL以與1個的記憶體柱MP相重疊的方式而被作配置」的情況作展示。「與記憶體柱MP相重疊的複數之位元線BL之中之1根的位元線BL」與「所對應之1個的記憶體柱MP」之間，係經由接點CV而被作電性連接。
例如，與構件SHE有所接觸之記憶體柱MP與位元線BL之間之接點CV，係被作省略。換言之，和相異之2根的選擇閘極線SGD相接之記憶體柱MP與位元線BL之間之接點CV，係被作省略。在相鄰之構件SLT間的記憶體柱MP或構件SHE等之個數以及配置，係並不被限定於使用第4圖所作了說明之構成，而可適宜作變更。與各記憶體柱MP相重疊之位元線BL之數量，係可被設計為任意之數量。
接點LI，係為在XZ平面內而擴廣之導電體。間隔物SP，係為被設置在接點LI之側面處之絕緣體。換言之，接點LI，在作平面觀察時係被間隔物SP所包圍。
(剖面構造) 第5圖，係為對於實施形態之記憶體裝置的在記憶體區域MA處之剖面構造之其中一例作展示的沿著第4圖之V-V線之剖面圖。如同在第5圖中所示一般，記憶體胞陣列10，係更進而包含有半導體基板20和導電體層21～26以及絕緣體層30～36。
半導體基板20，例如，係為P型之半導體。在半導體基板20之上面上，係被設置有絕緣體層30。半導體基板20以及絕緣體層30，係包含有未圖示之電路。在半導體基板20以及絕緣體層30中所包含之電路，係對應於行解碼器模組15與感測放大模組16等。在絕緣體層30之上面上，係被設置有導電體層21。
導電體層21，例如係為沿著XY平面而擴廣的板狀之導電體。導電體層21，係作為源極線SL而被作使用。導電體層21，例如係包含有被摻雜有磷之矽。
在導電體層21之上面上，絕緣體層31以及導電體層22係依此順序而被作層積。導電體層22，例如，係被形成為沿著XY平面而擴廣的板狀。導電體層22，係作為選擇閘極線SGS而被作使用。導電體層22，例如係包含鎢。絕緣體層31，例如係包含氧化矽。
在導電體層22之上面上，絕緣體層32以及導電體層23係依此順序而被交互作層積。導電體層23，例如，係被形成為沿著XY平面而擴廣的板狀。被作了層積的複數之導電體層23，係從半導體基板20側起依序分別作為字元線WLS、WL0、WL1以及WLDL而被作使用。導電體層23，例如係包含鎢。絕緣體層32，例如係包含氧化矽。
在最上層之導電體層23之上面上，係被設置有絕緣體層33。絕緣體層33，例如係包含氧化矽。
在絕緣體層33之上面上，導電體層24以及絕緣體層34係依此順序而被交互作層積。導電體層24，例如，係被形成為沿著XY平面而擴廣的板狀。被作了層積的複數之導電體層24，係從半導體基板20側起依序分別作為字元線WLDU、WL2、WL3以及WLDD而被作使用。導電體層24，例如係包含鎢。絕緣體層34，例如係包含氧化矽。
在最上層之絕緣體層34之上面上，導電體層25以及絕緣體層35係依此順序而被作層積。導電體層25，例如，係被形成為沿著XY平面而擴廣的板狀。導電體層25，係作為選擇閘極線SGD而被作使用。導電體層25，例如係包含鎢。絕緣體層35，例如係包含氧化矽。
在絕緣體層35之上面上，係被設置有導電體層26。導電體層26，例如，係被形成為朝向Y方向而作延伸的線狀，並作為位元線BL而被作使用。亦即是，在未圖示之區域中，複數之導電體層26，係在X方向上而並排。導電體層26，例如，係包含銅。在導電體層26之上面上，係被設置有絕緣體層36。絕緣體層37，例如係包含氧化矽。
絕緣體層32以及34之各者之膜厚，係為略相等。絕緣體層31、33以及35之各者之膜厚，係較絕緣體層32以及34之各者之膜厚而更厚。亦即是，與導電體層22以及最下層之導電體層24之各者之下面相接的絕緣體層，係較與導電體層22以及最下層之導電體層24之各者之上面相接的絕緣體層而更厚。與最上層之導電體層23以及導電體層25之各者之上面相接的絕緣體層，係較與最上層之導電體層23以及導電體層25之各者之下面相接的絕緣體層而更厚。
各記憶體柱MP，係包含有下部LMP、結合部JMP以及上部UMP。下部LMP之下端，係到達導電體層21處。下部LMP，係以與導電體層22以及23相交叉的方式而於Z方向上延伸。結合部JMP，係被與下部LMP之上端作連接，並被設置在絕緣體層33內。上部UMP，係被與結合部JMP之上端作連接，並以與導電體層24以及25相交叉的方式而於Z方向上延伸。上部UMP之上端，係到達絕緣體層35處。
將結合部JMP以XY平面來作了切斷時的剖面積(XY剖面積)，係較下部LMP之上端之XY剖面積以及上部UMP之下端之XY剖面積而更大。結合部JMP之側面，係與下部LMP之側面之延長以及上部UMP之側面之延長彼此有所偏離，而並未相互一致。此種側面之偏離，係並不被限定於第5圖中所示之YZ剖面內，而會在包含有Z方向之任意之剖面處發生。
又，各記憶體柱MP，例如，係包含有芯膜40、半導體膜41以及層積膜42。芯膜40，係在Z方向上延伸。例如，芯膜40之上端，係位置在較導電體層25而更上層處。芯膜40之下端，係位置在與導電體層21相同之層處。半導體膜41，係覆蓋芯膜40之周圍。在下部LMP之下端處，半導體膜41係與導電體層21相接。層積膜42，係覆蓋除了半導體膜41與導電體層21之彼此接觸之部分以外的半導體膜41之側面以及底面。芯膜40，例如係包含氧化矽等之絕緣體。半導體膜41，例如係包含矽。
記憶體柱MP與導電體層22所相互交叉之部分，係作為選擇電晶體ST2而起作用。記憶體柱MP與1個的導電體層23或者是1個的導電體層24所相互交叉之部分，係作為1個的記憶體胞電晶體MT而起作用。記憶體柱MP與導電體層25所相互交叉之部分，係作為選擇電晶體ST1而起作用。
第6圖，係為對於在實施形態之記憶體裝置處的記憶體柱之剖面構造之其中一例作展示的沿著第5圖之VI-VI線之剖面圖。第6圖，係對於在與XY平面相平行並且包含有導電體層23的層之中之記憶體柱MP之剖面構造作展示。如同在第6圖中所示一般，層積膜42，例如，係包含穿隧絕緣膜43、電荷積蓄膜44以及阻隔絕緣膜45。
在包含有導電體層23之剖面中，芯膜40，例如係被設置在記憶體柱MP之中央部處。半導體膜41，係包圍芯膜40之側面。穿隧絕緣膜43，係包圍半導體膜41之側面。電荷積蓄膜44，係包圍穿隧絕緣膜43之側面。阻隔絕緣膜45，係包圍電荷積蓄膜44之側面。導電體層23，係包圍阻隔絕緣膜45之側面。
半導體膜41，係作為記憶體胞電晶體MT0～MT3、MTDS、MTDL、MTDU和MTDD以及選擇電晶體ST1和ST2之通道(電流路徑)而被使用。穿隧絕緣膜43以及阻隔絕緣膜45之各者，例如係包含氧化矽。電荷積蓄膜44，係具有積蓄電荷之功能，例如係包含氮化矽。藉由此，各記憶體柱MP，係能夠作為1個的NAND串NS而起作用。
第7圖，係為對於在實施形態之記憶體裝置的記憶體區域MA處之剖面構造之其中一例作展示的第5圖之區域VII之剖面圖。第7圖，係對於記憶體胞陣列10之中之導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的在與記憶體柱MP相交叉之部分處之詳細的YZ剖面構造作展示。另外，在第7圖中，關於記憶體柱MP之剖面構造的詳細內容，係省略圖示。
如同在第7圖中所示一般，記憶體柱MP，係在與導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者相交叉之區域處，具有相對於周圍而直徑局部性地變大之部分。換言之，導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者，係在與記憶體柱MP相接之邊界區域處，具有在記憶體柱MP之直徑所增加的方向(徑方向)上而作後退(recess)之後退部分R1。後退部分R1，係在與記憶體柱MP相接之邊界區域處，而於Z方向上與並未在徑方向上作後退的非後退部分R2作並排。
更具體而言，導電體層22以及最下層之導電體層24，係從下面與上面之間來朝向下面而逐漸後退，在下面處後退量係成為最大。最上層之導電體層23以及導電體層25，係從下面與上面之間來朝向上面而逐漸後退，在上面處後退量係成為最大。導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的後退量之最大值dr，例如係為3奈米(nm)以上。導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的後退部分R1之厚度dz，例如係為7nm以上13nm以下。導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的後退部分R1之厚度dz，係相對於最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的膜厚z0(亦即是，記憶體胞電晶體MT之閘極長度)而例如為35%以上50%以下。
記憶體柱MP之中之與後退部分R1相交叉的部分之直徑，係較與非後退部分R2相交叉的部分之直徑而更大。另外，在第7圖中雖然被省略，但是，在記憶體柱MP之中之與後退部分R1相交叉的部分處之阻隔絕緣膜45之厚度，係可較與非後退部分R2相交叉的部分而更厚，亦可為和與非後退部分R2相交叉的部分之厚度略相等。
再度回到第5圖，針對記憶體胞陣列10之剖面構造作說明。
在記憶體柱MP內之半導體膜41之上面處，係被設置有柱狀之接點CV。在被作圖示之區域中，係展示有在藉由構件SLT以及SHE而被作了區隔的剖面區域之各者處，與2個的記憶體柱MP之中之1個的記憶體柱MP分別相對應之1個的接點CV。在記憶體區域MA處，於並不與構件SHE相重疊並且並未被連接有接點CV的記憶體柱MP處，係於未被作圖示之區域處，被連接有所對應之接點CV。
在接點CV之上面處，1個的導電體層26、亦即是1根的位元線BL係作接觸。1個的導電體層26，係在藉由構件SLT以及SHE而被作了區隔的空間之各者處，與1個的接點CV相接。亦即是，在導電體層26之各者處，「被設置在相鄰之構件SLT以及SHE之間的記憶體柱MP」與「被設置在相鄰之2個的構件SHE之間之記憶體柱MP」係被作電性連接。
構件SLT，係將導電體層22～25作分離。構件SLT內之接點LI，係沿著間隔物SP而被作設置。接點LI之上端，係位置在導電體層25與導電體層26之間之層處。接點LI之下端，係與導電體層21相接。間隔物SP，係被設置在接點LI與導電體層22～25之間。接點LI與導電體層22～25之間，係藉由間隔物SP而被作隔離以及絕緣。
構件SHE，係將導電體層25作分離。構件SHE之上端，係位置在導電體層25與導電體層26之間之層處。構件SHE之下端，係位置在最上層之導電體層24與導電體層25之間之層處。構件SHE，例如係包含氧化矽等之絕緣體。構件SHE之上端與構件SLT之上端，係可相互對齊，亦可並未相互對齊。又，構件SHE之上端與記憶體柱MP之上端，係可相互對齊，亦可並未相互對齊。又，各導電體層22～25，係可設為任意之數量。例如，在被設置有複數之導電體層25的情況時，構件SHE之下端，係位置在最上層之導電體層24與最下層之導電體層25之間。亦即是，構件SHE之下端，係因應於導電體層25之數量而變深。
2.　記憶體裝置之製造方法 第8圖～第18圖之各者，係對於實施形態之記憶體裝置的製造途中之平面布局或者是剖面構造之其中一例作展示。被作圖示之剖面構造，係與第5圖相對應。以下，針對在記憶體裝置3處之記憶體胞陣列10之製造工程的其中一例作說明。
首先，如同在第8圖中所示一般，在半導體基板20之上面上，係被形成有絕緣體層30。在絕緣體層30之上面上，導電體層21以及絕緣體層31係依此順序而被作層積。在絕緣體層31之上面上，犧牲層51、犧牲層52以及絕緣體層32係依此順序而被作層積。在絕緣體層32之上面上，犧牲層53以及絕緣體層32係依此順序而被反覆作層積。在最上層之絕緣體層32之上面上，犧牲層54、犧牲層55以及絕緣體層33係依此順序而被作層積。
絕緣體層31以及33之各者之膜厚，係較絕緣體層32之膜厚而更厚。犧牲層51以及55之各者之膜厚，例如係為7nm以上13nm以下。相對於犧牲層51以及52之膜厚之總和的犧牲層51之膜厚之比例，例如係為35%以上50%以下。相對於犧牲層54以及55之膜厚之總和的犧牲層55之膜厚之比例，例如係為35%以上50%以下。犧牲層51與52之膜厚之總和、犧牲層53之膜厚、以及犧牲層54與55之膜厚之總和，係彼此為略相等。犧牲層52、53以及54，例如係包含氮化矽(SiN)。犧牲層51以及55，例如係包含被摻雜有氧之氮化矽(Oxygen doped SiN)。
接著，如同在第9圖中所示一般，藉由光微影法等，而形成使與記憶體柱MP之下部LMP相對應之區域被作了開口的遮罩。之後，藉由使用有該遮罩之向異性蝕刻，例如，貫通絕緣體層31、32和33以及犧牲層51、52、53、54與55之各者的複數之洞LH係被形成。洞LH，係與記憶體柱MP之下部LMP相對應。在複數之洞LH之各者的底部處，導電體層21之一部分係露出。在該向異性蝕刻工程中，例如，係使用有反應性離子蝕刻(RIE，Reactive Ion Etching)。
接著，如同在第10圖中所示一般，例如藉由濕蝕刻，經由複數之洞LH，犧牲層51、52、53、54與55之一部分係被去除。藉由此，在與複數之洞LH之間之邊界處，犧牲層51、52、53、54與55，係相對於絕緣體層31、32以及33而作後退。另外，在相對應之圖面中，犧牲層51、52、53、54與55的相對於絕緣體層31、32以及33之後退量，係被省略展示。
於此，在該濕蝕刻工程中之犧牲層51以及55的蝕刻率，係較犧牲層52、53以及54之蝕刻率而更高。因此，犧牲層51以及55之後退量，係相對於犧牲層52、53以及54之後退量而有意地變大。更具體而言，犧牲層51之後退量，係從與犧牲層52相接之面起朝向與絕緣體層31相接之面而變大。犧牲層55之後退量，係從與犧牲層54相接之面起朝向與絕緣體層33相接之面而變大。犧牲層51以及55之各者的後退量之最大值，例如，係為3奈米(nm)以上。
接著，如同在第11圖中所示一般，複數之洞LH係藉由犧牲膜56而被作填埋。犧牲膜56，例如係包含非晶矽。接著，犧牲膜56之中之與絕緣體層33相交叉的部分之一部分，係被作回蝕(etch back)。藉由回蝕所被形成之空間，例如，係藉由濕蝕刻，而被朝向該空間之徑方向作擴張。藉由該濕蝕刻所被作了擴張之空間，係對應於記憶體柱MP之結合部JMP。該與記憶體柱MP之結合部JMP相對應之空間，係藉由犧牲膜56而被作填埋。之後，層積構造之上面，例如係藉由化學機械性研磨(CMP，Chemical Mechanical Polishing)而被作平坦化。
接著，如同在第12圖中所示一般，在絕緣體層33以及犧牲膜56之上面上，犧牲層57、犧牲層58以及絕緣體層34係依此順序而被作層積。在絕緣體層34之上面上，犧牲層59以及絕緣體層34係依此順序而被反覆作層積。在最上層之絕緣體層34之上面上，犧牲層60、犧牲層61以及絕緣體層35係依此順序而被作層積。
絕緣體層35之膜厚，係較絕緣體層34之膜厚而更厚。犧牲層57以及61之各者之膜厚，例如係為7nm以上13nm以下。相對於犧牲層57以及58之膜厚之總和的犧牲層57之膜厚之比例，例如係為35%以上50%以下。相對於犧牲層60以及61之膜厚之總和的犧牲層61之膜厚之比例，例如係為35%以上50%以下。犧牲層57與58之膜厚之總和、犧牲層59之膜厚、以及犧牲層60與61之膜厚之總和，係彼此為略相等。犧牲層58、59以及60，例如係包含氮化矽(SiN)。犧牲層57以及61，例如係包含被摻雜有氧之氮化矽(Oxygen doped SiN)。
接著，如同在第13圖中所示一般，藉由光微影法等，而形成使與記憶體柱MP之上部UMP相對應之區域被作了開口的遮罩。之後，藉由使用有該遮罩之向異性蝕刻，例如，貫通絕緣體層34和35以及犧牲層57、58、59、60與61之各者的複數之洞UH係被形成。洞UH，係與記憶體柱MP之上部UMP相對應。在複數之洞UH之各者的底部處，犧牲膜56之一部分係露出。在該向異性蝕刻工程中，例如，係使用有反應性離子蝕刻(RIE，Reactive Ion Etching)。
接著，如同在第14圖中所示一般，例如藉由濕蝕刻，經由複數之洞UH，犧牲層57、58、59、60與61之一部分係被去除。藉由此，在與複數之洞UH之間之邊界處，犧牲層57、58、59、60與61，係相對於絕緣體層34以及35而作後退。另外，在相對應之圖面中，犧牲層57、58、59、60與61的相對於絕緣體層34以及35之後退量，係被省略展示。
於此，在該濕蝕刻工程中之犧牲層57以及61的蝕刻率，係較犧牲層58、59以及60之蝕刻率而更高。因此，犧牲層57以及61之後退量，係相對於犧牲層58、59以及60之後退量而有意地變大。更具體而言，犧牲層57之後退量，係從與犧牲層58相接之面起朝向與犧牲膜56相接之面而變大。犧牲層61之後退量，係從與犧牲層60相接之面起朝向與絕緣體層35相接之面而變大。犧牲層57以及61之各者的後退量之最大值，例如，係為3奈米(nm)以上。
接著，如同在第15圖中所示一般，經由各洞UH，犧牲膜56係被去除。接著，在各洞UH內，記憶體柱MP係被形成。具體而言，在複數之洞UH內，阻隔絕緣膜45、電荷積蓄膜44以及穿隧絕緣膜43，係依此順序而被形成。之後，被形成於各洞UH內之底部處的阻隔絕緣膜45、電荷積蓄膜44以及穿隧絕緣膜43，係被去除。藉由此，在各洞UH之底部處，導電體層21係露出。之後，在複數之洞UH內，半導體膜41以及芯膜40係依此順序而被形成。藉由此，在各洞UH內，導電體層21與半導體膜41係相接。之後，複數之洞UH係藉由芯膜40而被作填埋。之後，被設置在各洞UH之上部處的芯膜40之一部分係被去除，在該部分處係被形成有半導體膜41。層積構造之上面，例如係藉由CMP而被作平坦化。
接著，如同在第16圖中所示一般，藉由光微影法等，而形成使與構件SLT相對應之區域被作了開口的遮罩。之後，藉由使用有該遮罩之向異性蝕刻，例如，貫通絕緣體層31、32、33、34與35以及犧牲層51、52、53、54、55、57、58、59、60與61之各者的複數之細縫SH係被形成。藉由此，在各細縫SH內，導電體層21係露出。
接著，如同在第17圖中所示一般，例如藉由以熱磷酸等所致之濕蝕刻，經由細縫SH，犧牲層51、52、53、54、55、57、58、59、60以及61係被選擇性地去除。之後，導電體，係經由細縫SH，而被填埋至在使犧牲層51、52、53、54、55、57、58、59、60以及61被作了去除後的空間內。在本工程中之導電體之形成中，例如係使用有化學氣相沉積(CVD，Chemical Vapor Deposition)。之後，被形成於細縫SH內部之導電體，係藉由回蝕處理而被去除。藉由此，被形成於細縫SH內部之導電體，係被分離為複數之導電體層。藉由此，作為選擇閘極線SGS而起作用之導電體層22、和分別作為字元線WLDS、WL0、WL1以及WLDL而起作用之複數之導電體層23、和分別作為字元線WLDU、WL2、WL3以及WLDD而起作用之複數之導電體層24、以及作為選擇閘極線SGD而起作用之導電體層25，係被形成。在本工程中所被形成之導電體層22、23、24以及25，係亦可包含有阻障金屬。於此情況，在犧牲層51、52、53、54、55、57、58、59、60以及61之去除後的導電體之形成中，例如，係在作為阻障金屬而被成膜有氮化鈦之後，被形成有鎢。
接著，如同在第18圖中所示一般，在複數之細縫SH內，絕緣體以及導電體係依此順序而被形成。各細縫SH，係藉由導電體而被作填埋。層積構造之上面，例如係藉由CMP而被作平坦化。藉由此，構件SLT係被形成。之後，構件SHE係被形成。
藉由以上所作了說明的製造工程，記憶體胞陣列10係被形成。另外，以上所作了說明的製造工程，係僅為其中一例，而並不被限定於此。例如，在各製造工程之間，係亦可被插入有其他之處理，又，一部分之工程係可被作省略或者是整合。又，各製造工程，係亦能夠在可能的範圍內而相互替換。
3.　實施形態之效果 若依據實施形態，則導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者，係在與記憶體柱MP之間之邊界處，具有在Z方向上而作並排之後退部分R1以及非後退部分R2。藉由此，係能夠使在後退部分R1處之導電體層與記憶體柱MP之間的距離更為遠離，並且能夠紓緩在後退部分R1處的導電體層之曲率。因此，係能夠將在進行寫入動作以及刪除動作時而於導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的端部與記憶體柱MP之間所形成之強的電場(電場集中)作紓緩。又，係能夠對於在進行寫入動作以及刪除動作時而於導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者的後退部分R1處而電荷被積蓄在電荷積蓄膜44中的回穿隧(back tunneling)現象作抑制。故而，係能夠對於伴隨著寫入動作以及刪除動作所導致的記憶體胞電晶體MTDU以及MTDL還有選擇電晶體ST1以及ST2之臨限值電壓的非預期之上升作抑制，乃至於能夠使記憶體裝置3之信賴性提升。
又，電場集中，當與導電體層相鄰之2個的絕緣體層之中之其中一方之膜厚為較另外一方之膜厚而更厚的情況時，係可能會在該導電體層之中之膜厚為較厚的絕緣體層側之端部處而發生。若依據實施形態，則導電體層22之後退部分R1，係被設置在絕緣體層31側處。最上層之導電體層23之後退部分R1以及最下層之導電體層24之後退部分R1，係被設置在絕緣體層33側處。導電體層25之後退部分R1，係被設置在絕緣體層35側處。藉由此，係能夠在導電體層與記憶體柱MP之間的邊界之中之容易發生電場集中的部分處，設置後退部分R1。因此，係能夠提升記憶體裝置3之信賴性。
又，後退部分R1之後退量之最大值dr，係為3nm以上。後退部分R1之膜厚dz，係為7nm以上13nm以下。相對於後退部分R1以及非後退部分R2之膜厚之總和z0的後退部分R1之膜厚dz之比例，係為35%以上50%以下。藉由此，係可得到能夠使在進行寫入動作以及刪除動作時所產生的電場集中作紓緩之最適當的形狀。
4.　變形例等 在上述之實施形態中，係可適用各種之變形。
在上述之實施形態中，雖係針對使與記憶體柱MP之下部LMP之下端和上端以及上部UMP之下端和上端之各者相對應之1層的導電體層之一部分作後退的情況，來作了說明，但是，係並不被限定於此。例如，使與記憶體柱MP之間之邊界之一部分作後退的導電體層之數量，係亦可針對記憶體柱MP之下部LMP之下端和上端以及上部UMP之下端和上端之各者，而為2層。
第19圖，係為對於在變形例之記憶體裝置的記憶體區域處之剖面構造之其中一例作展示之剖面圖。第19圖，係與實施形態中之第7圖相對應。
如同在第19圖中所示一般，係亦可使記憶體柱MP之中之與導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者相交叉的部分之一部分之直徑，相對於周圍而局部性地變大。換言之，導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者，係亦可在與記憶體柱MP相接之邊界區域處，而包含有在Z方向上作並排之後退部分R1以及非後退部分R2。
更具體而言，導電體層22、最下層之導電體層23以及從下方算起之2層之量的導電體層24，係從下面與上面之間來朝向下面而逐漸後退，在下面處後退量係成為最大。從上方算起之2層之量的導電體層23、最上層之導電體層24以及導電體層25，係從下面與上面之間來朝向上面而逐漸後退，在上面處後退量係成為最大。導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者的後退量之最大值dr，例如係為3nm以上。導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者的後退部分R1之厚度dz，例如係為7nm以上13nm以下。導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者的後退部分R1之厚度dz，係相對於導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者的膜厚z0(亦即是，記憶體胞電晶體MT之閘極長度)而例如為35%以上50%以下。
若依據上述一般之構成，則係能夠將在記憶體柱MP之下部LMP以及上部UMP之各者的兩端處之2層之量的導電體層處所產生之電場集中作紓緩。若是作補充說明，則作為以電場集中之紓緩作為目的的上述實施形態以外之對策，係可考慮有「在進行寫入動作以及刪除動作時，施加能夠將在導電體層22、最上層之導電體層23、最下層之導電體層24以及導電體層25之各者處的電場集中作紓緩之電壓」的手法。然而，若是採用該對策，則電場集中之發生場所係可能會橫移至最下層之導電體層23、從上方算起之第2層之導電體層23、從下方算起之第2層之導電體層24以及最上層之導電體層24處。如此這般，由於在最下層之導電體層23、從上方算起之第2層之導電體層23、從下方算起之第2層之導電體層24以及最上層之導電體層24處也會有發生電場集中的可能性，因此，較理想，係亦針對該些導電體層而設為如同上述之實施形態一般之能夠將電場集中作紓緩的形狀。
若依據變形例，則在與記憶體柱MP之間之邊界處，導電體層22、最下層之導電體層23、從上方算起之2層之量的導電體層23、從下方算起之2層之量的導電體層24、最上層之導電體層24以及導電體層25之各者，係具有使一部分作後退之形狀。藉由此，就算是在電場集中之發生場所從最為靠近記憶體柱MP之端部的導電體層起而橫移至了第2靠近之導電體層處的情況時，也能夠將該電場集中作紓緩。因此，在進行寫入動作以及刪除動作時，不論是針對與記憶體柱MP之端部最為靠近之導電體層或者是第2靠近之導電體層之何者，均能夠對於非預期性之臨限值電壓之上升作抑制。故而，係能夠提升記憶體裝置3之信賴性。
又，在上述之實施形態中，雖係針對記憶體柱MP為藉由1個的結合部JMP而被分割為2個階層(tier)的情況作為例子來作了說明，但是，係並不被限定於此。例如，記憶體柱MP，係亦可並未藉由結合部JMP而被作分割。於此情況，係只要針對層積配線之中之靠近記憶體柱MP之上端以及下端之各者的導電體層，而使與記憶體柱MP之間之邊界作後退即可。又，例如，記憶體柱MP，係亦可藉由2個以上的結合部JMP而被分割為3個以上之階層。於此情況，係只要針對層積配線之中之靠近記憶體柱MP之各階層之上端以及下端之各者的導電體層，而使與記憶體柱MP之間之邊界作後退即可。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:記憶體系統 2:記憶體控制器 3:記憶體裝置 10:記憶體胞陣列 11:指令暫存器 12:位址暫存器 13:序列器 14:驅動器模組 15:行解碼器模組 16:感測放大器模組 20:半導體基板 21:導電體層 22:導電體層 23:導電體層 24:導電體層 25:導電體層 26:導電體層 30:絕緣體層 31:絕緣體層 32:絕緣體層 33:絕緣體層 34:絕緣體層 35:絕緣體層 36:絕緣體層 40:芯膜 41:半導體膜 42:層積膜 43:穿隧絕緣膜 44:電荷積蓄膜 45:阻隔絕緣膜 51:犧牲層 52:犧牲層 53:犧牲層 54:犧牲層 55:犧牲層 56:犧牲膜 57:犧牲層 58:犧牲層 59:犧牲層 60:犧牲層 61:犧牲層 ADD:位址資訊 BAd:區塊位址 BL:位元線 BL0:位元線 BL1:位元線 BLK:區塊 BLK0:區塊 BLK1:區塊 BLK2:區塊 BLK3:區塊 BLKn:區塊 BLm:位元線 CAd:列位址 CMD:指令 CU:胞單元 CV:接點 DAT:資料 HA1:導出區域 HA2:導出區域 JMP:結合部 LI:接點 LH:洞 LMP:下部 MA:記憶體區域 MP:記憶體柱 MT0:記憶體胞電晶體 MT1:記憶體胞電晶體 MT2:記憶體胞電晶體 MT3:記憶體胞電晶體 MTDD:記憶體胞電晶體 MTDL:記憶體胞電晶體 MTDS:記憶體胞電晶體 MTDU:記憶體胞電晶體 NS:NAND串 PAd:頁面位址 R1:後退部分 R2:非後退部分 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGS:選擇閘極線 SH:細縫 SHE:構件 SL:源極線 SLT:構件 SP:間隔物 ST1:選擇電晶體 ST2:選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 UH:洞 UMP:上部 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WLDD:字元線 WLDL:字元線 WLDS:字元線 WLDU:字元線
[第1圖]係為對於包含有實施形態的記憶體裝置的記憶體系統之構成作展示之區塊圖。 [第2圖]係為對於實施形態之記憶體裝置所具備的記憶體胞陣列之電路構成之其中一例作展示之電路圖。 [第3圖]係為對於實施形態之記憶體裝置所具備的記憶體胞陣列之平面布局之其中一例作展示之平面圖。 [第4圖]係為對於在實施形態之記憶體裝置的記憶體區域處之詳細的平面布局之其中一例作展示之平面圖。 [第5圖]係為對於在實施形態之記憶體裝置的記憶體區域處之剖面構造之其中一例作展示的沿著第4圖之V-V線之剖面圖。 [第6圖]係為對於在實施形態之記憶體裝置處的記憶體柱之剖面構造之其中一例作展示的沿著第5圖之VI-VI線之剖面圖。 [第7圖]係為對於在實施形態之記憶體裝置的記憶體區域處之剖面構造之其中一例作展示的第5圖之區域VII之剖面圖。 [第8圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第9圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第10圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第11圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第12圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第13圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第14圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第15圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第16圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第17圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第18圖]係為對於實施形態之記憶體裝置的製造途中之剖面構造之其中一例作展示之剖面圖。 [第19圖]係為對於在變形例之記憶體裝置的記憶體區域處之剖面構造之其中一例作展示之剖面圖。
22:導電體層
23:導電體層
24:導電體層
25:導電體層
31:絕緣體層
32:絕緣體層
33:絕緣體層
34:絕緣體層
35:絕緣體層
dr:最大值
dz:厚度
MP:記憶體柱
R1:後退部分
R2:非後退部分
SGD:選擇閘極線
SGS:選擇閘極線
WLDL:字元線
WLDU:字元線
z0:膜厚

Claims (20)

  1. 一種記憶體裝置，係具備有： 複數之絕緣體層，係於第1方向上相互分離地而作並排；和 複數之導電體層，係隔著前述複數之絕緣體層而於前述第1方向上相互分離地而作並排；和 記憶體柱，係以與前述複數之導電體層相交叉的方式而在前述第1方向上延伸， 前述複數之導電體層，係包含有第1導電體層，該第1導電體層，係具有在與前述記憶體柱之間之邊界處而在前述第1方向上並排之第1部分以及第2部分， 前述第1部分，係相對於前述第2部分，而在與前述第1方向相交叉並且前述記憶體柱之直徑會增加之第2方向上後退， 前述複數之絕緣體層，係包含有： 第1絕緣體層，係被設置在前述第1導電體層之前述第1部分側之面上；和 第2絕緣體層，係被設置在前述第1導電體層之前述第2部分側之面上，並且在前述第1方向上為較前述第1絕緣體層而更薄。
  2. 如請求項1所記載之記憶體裝置，其中， 前述第1部分之相對於前述第2部分之後退量，係為3奈米以上。
  3. 如請求項1所記載之記憶體裝置，其中， 前述第1部分之膜厚，係為7奈米以上13奈米以下。
  4. 如請求項1所記載之記憶體裝置，其中， 相對於前述第1部分之膜厚以及前述第2部分之膜厚的總和之前述第1部分之膜厚之比例，係為35%以上50%以下。
  5. 如請求項1所記載之記憶體裝置，其中， 前述第1導電體層，係為前述複數之導電體層之中之最下層之導電體層，前述第1部分，係位置在較前述第2部分而更下方處。
  6. 如請求項5所記載之記憶體裝置，其中， 前述記憶體柱之中之與前述第1導電體層相交叉之部分，係作為選擇電晶體而起作用。
  7. 如請求項1所記載之記憶體裝置，其中， 前述第1導電體層，係為前述複數之導電體層之中之最上層之導電體層，前述第1部分，係位置在較前述第2部分而更上方處。
  8. 如請求項7所記載之記憶體裝置，其中， 前述記憶體柱之中之與前述第1導電體層相交叉之部分，係作為選擇電晶體而起作用。
  9. 如請求項1所記載之記憶體裝置，其中， 前述記憶體柱，係包含有下部、和位置於前述下部之上方處之上部、以及將前述下部與前述上部之間作結合之結合部， 前述結合部之側面，係與前述下部以及前述上部之各者的側面之延長彼此有所偏離。
  10. 如請求項9所記載之記憶體裝置，其中， 前述第1導電體層，係為前述複數之導電體層之中之與前述記憶體柱之前述上部相交叉的最下層之導電體層，前述第1部分，係位置在較前述第2部分而更下方處。
  11. 如請求項10所記載之記憶體裝置，其中， 前述記憶體柱之中之與前述第1導電體層相交叉之部分，係作為虛擬胞而起作用。
  12. 如請求項9所記載之記憶體裝置，其中， 前述第1導電體層，係為前述複數之導電體層之中之與前述記憶體柱之前述下部相交叉的最上層之導電體層，前述第1部分，係位置在較前述第2部分而更上方處。
  13. 如請求項12所記載之記憶體裝置，其中， 前述記憶體柱之中之與前述第1導電體層相交叉之部分，係作為虛擬胞而起作用。
  14. 如請求項1所記載之記憶體裝置，其中， 前述複數之導電體層，係更進而包含有： 第2導電體層，係被設置在身為前述第2絕緣體層之面並且為與前述第1導電體層所被作設置之面相反側之面上， 前述第2導電體層，係在與前述記憶體柱之間之邊界處，包含有在前述第1方向上而並排之第3部分以及第4部分， 前述第3部分，係相對於前述第4部分，而在前述第2方向上作後退。
  15. 如請求項14所記載之記憶體裝置，其中， 前述第3部分之相對於前述第4部分之後退量，係為3奈米以上。
  16. 如請求項14所記載之記憶體裝置，其中， 前述第3部分之膜厚，係為7奈米以上13奈米以下。
  17. 如請求項14所記載之記憶體裝置，其中， 相對於前述第3部分之膜厚以及前述第4部分之膜厚的總和之前述第3部分之膜厚之比例，係為35%以上50%以下。
  18. 如請求項14所記載之記憶體裝置，其中， 前述第3部分，當前述第1部分為位置在較前述第2部分而更上方處的情況時，係位置在較前述第4部分而更上方處，當前述第1部分為位置在較前述第2部分而更下方處的情況時，係位置在較前述第4部分而更下方處。
  19. 如請求項18所記載之記憶體裝置，其中， 前述複數之絕緣體層，係更進而包含有： 第3絕緣體層，係被設置在前述第2導電體層之前述第4部分側之面上， 前述第3絕緣體層之膜厚，係與前述第2絕緣體層之膜厚略相等。
  20. 如請求項1所記載之記憶體裝置，其中， 前述記憶體柱之中之與前述第1部分相交叉之部分的直徑，係較前述記憶體柱之中之與前述第2部分相交叉之部分的直徑而更大。
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