TWI780515B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種可提高動作性能之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1導電層25(WL6)，其設置於基板上，且在與基板之表面平行之X方向延伸；第2導電層25(WL7)，其設置於第1導電層25(WL6)上，且於X方向延伸；絕緣插塞30，其設置於基板上，在與X方向交叉之Z方向延伸，且與第1導電層25(WL6)交叉；及接觸插塞CC，其設置於絕緣插塞30上，於Z方向延伸，且與第2導電層25(WL7)交叉。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有記憶胞三維地排列而成之半導體記憶裝置。
實施方式提供一種可提高動作可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1導電層，其設置於基板上，且在與上述基板之表面平行之第1方向延伸；第2導電層，其設置於上述第1導電層上，且於上述第1方向延伸；第1絕緣插塞，其設置於上述基板上，在與上述第1方向交叉之第2方向延伸，且與上述第1導電層交叉；及接觸插塞，其設置於上述第1絕緣插塞上，於上述第2方向延伸，且與上述第2導電層交叉。
以下，參照圖式對實施方式進行說明。於以下說明中，對具有相同之功能及構成之構成要素標註相同符號。又，以下所示之各實施方式例示用以使本實施方式之技術思想具體化之裝置或方法，不將構成零件之材質、形狀、構造、配置等特定為下述內容。
各功能區塊能夠以硬體、電腦軟體之任一者實現，或以將兩者組合所得之構成實現。各功能區塊並非必須如以下例般加以區分。例如，一部分功能亦可由與例示功能區塊不同之功能區塊執行。進而，例示之功能區塊亦可分割成更細之功能子區塊。此處，作為非揮發性半導體記憶體，列舉於半導體基板之上方積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例進行說明。
1.第1實施方式
以下，對第1實施方式之半導體記憶裝置進行說明。
1.1半導體記憶裝置之電路構成
首先，利用圖1，對第1實施方式之半導體記憶裝置之電路區塊構成進行說明。圖1係表示第1實施方式之半導體記憶裝置之電路構成之方塊圖。半導體記憶裝置1具備記憶胞陣列11、列解碼器12、驅動器13、感測放大器14、位址暫存器15、指令暫存器16及定序器17。又，例如，於半導體記憶裝置1之外部經由NAND(Not AND，反及)匯流排連接控制器2。控制器2對半導體記憶裝置1進行存取，控制半導體記憶裝置1。
1.1.1各區塊之構成
記憶胞陣列11具備複數個區塊BLK0、BLK1、BLK2、…BLKm(m為0以上之自然數)，上述複數個區塊包含與列及行建立對應之複數個非揮發性記憶胞。於以下說明中，“區塊BLK”有時指各區塊BLK0～BLKm或特定之區塊BLK。記憶胞陣列11記憶自控制器2提供之資料。關於記憶胞陣列11及區塊BLK之詳情，將於下文進行敍述。
列解碼器12選擇區塊BLK中之任一個，進而對所選擇之區塊BLK中之字元線進行選擇。
驅動器13經由列解碼器12對所選擇之區塊BLK供給電壓。
感測放大器14於資料之寫入動作時，將自控制器2接收到之寫入資料DAT傳輸至記憶胞陣列11。感測放大器14於資料之讀出動作時，感測自記憶胞陣列11讀出之資料DAT，進行必需之運算。進而，將該資料DAT輸出至控制器2。
位址暫存器15保持自控制器2接收到之位址ADD。位址ADD包含指定動作對象之區塊BLK之區塊位址、及指示所指定區塊內之動作對象之字元線之頁位址。指令暫存器16保持自控制器2接收到之指令CMD。指令CMD例如包含對定序器17命令寫入動作之寫入指令、及命令讀出動作之讀出指令等。
定序器17基於指令暫存器16中保持之指令CMD，控制半導體記憶裝置1之動作。具體而言，定序器17基於指令暫存器16中保持之寫入指令，控制列解碼器12、驅動器13及感測放大器14，對位址ADD所指定之複數個記憶胞電晶體進行寫入。又，定序器17基於指令暫存器16中保持之讀出指令，控制列解碼器12、驅動器13及感測放大器14，自位址ADD所指定之複數個記憶胞電晶體進行讀出。
如上所述，於半導體記憶裝置1經由NAND匯流排連接控制器2。NAND匯流排按照NAND介面進行信號之收發。具體而言，NAND匯流排例如包含通傳晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、寫入保護信號WPn、輸入輸出信號I/O及就緒/忙碌信號R/Bn之匯流排。輸入輸出信號I/O以8位元之匯流排寬度傳送。輸入輸出信號I/O通傳指令CMD、位址ADD及資料DAT等。再者，對信號名附註之“n”表示該信號為低態有效。
1.1.2記憶胞陣列11之電路構成
如上所述，記憶胞陣列11具備區塊BLK0～BLKm。區塊BLK0～BLKm分別具有相同構成。以下，對1個區塊BLK之電路構成進行說明。
圖2係記憶胞陣列11具有之區塊BLK之電路圖。如圖所示，區塊BLK例如包含4個串單元SU0～SU3。以下，記作串單元SU時，表示各串單元SU0～SU3。串單元SU包含複數個NAND串NS。
NAND串NS分別包含例如8個記憶胞電晶體MT0～MT7及選擇電晶體ST1、ST2。以下，記作記憶胞電晶體MT時，表示各記憶胞電晶體MT0～MT7。記憶胞電晶體(以下，亦記作記憶胞)MT具備控制閘極與電荷儲存層，將資料非揮發地保持。記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
各個串單元SU0～SU3中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。與此相對，各個串單元SU0～SU3中之選擇電晶體ST2之閘極例如連接於1條選擇閘極線SGS。又，位於區塊BLK內之串單元SU0～SU3之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。
又，記憶胞陣列11於複數個區塊BLK0～BLKm間共有位元線BL0～BLi。其中，i為0以上之自然數。於區塊BLK內之複數個串單元SU0～SU3中，各位元線BL共通地連接於位於同一行之NAND串NS之選擇電晶體ST1之汲極。即，各位元線BL於同一行之複數個串單元SU0～SU3間將NAND串NS共通地連接。進而，複數個選擇電晶體ST2之源極共通地連接於源極線SL。即，串單元SU包含連接於不同位元線BL且連接於同一條選擇閘極線SGD之複數個NAND串NS。
又，區塊BLK包含使字元線WL共通之複數個串單元SU。
於串單元SU內連接於共通字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。胞單元CU之記憶容量根據記憶胞電晶體MT記憶之資料之位元數而變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於記憶2位元資料之情形時記憶2頁資料，於記憶3位元資料之情形時記憶3頁資料。
再者，記憶胞陣列11之構成並不限定於上述構成。例如，各區塊BLK包含之串單元SU可設定為任意個數。各NAND串NS包含之記憶胞電晶體MT及選擇電晶體ST1及ST2之各者亦可設定為任意個數。
1.2半導體記憶裝置之構造
接下來，對第1實施方式之半導體記憶裝置1之構造進行說明。
1.2.1半導體記憶裝置之平面佈局
利用圖3，對半導體記憶裝置1之記憶胞陣列11中之平面佈局之一例進行說明。圖3係表示半導體記憶裝置1之記憶胞陣列11中之平面佈局之圖。圖3中，將相互正交(或交叉)且與半導體基板面平行之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交(或交叉)之方向設為Z方向。
記憶胞陣列11中之複數個區塊BLK間被狹縫SLT分隔，於狹縫SLT間設置1個區塊BLK。圖3之佈局表示1個區塊BLK中之串單元SU0～SU3，劃分為記憶體陣列區域MA與引出區域HA。
於記憶體陣列區域MA設置有對應於串單元SU0～SU3之記憶胞電晶體。於引出區域HA，設置有用以將對應於串單元SU0～SU3之積層配線層(或積層導電層)連接於上層配線之接觸插塞CC。接觸插塞CC包含CC_D0～CC_D3、CC_0～CC_7、CC_S之各者，當記作接觸插塞CC時，表示接觸插塞CC_D0～CC_D3、CC_0～CC_7、CC_S之各者。
如圖3所示，記憶胞陣列11例如包含複數個狹縫SLT、狹縫SHE、記憶體柱MP、接觸插塞CP、位元線BL、複數個接觸插塞CC、支持柱HR及積層配線層。複數個記憶體柱MP、接觸插塞CP及位元線BL設置於記憶體陣列區域MA。複數個接觸插塞CC及支持柱HR設置於接線區域HA。
複數個積層配線層例如包含1層選擇閘極線SGD(包含SGD0～SGD3)、8層字元線WL0～WL7及1層選擇閘極線SGS。複數個積層配線層自半導體基板側，按照選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD之順序沿Z方向積層。
複數個狹縫SLT分別於X方向上延伸，且沿與X方向正交之Y方向排列。複數個狹縫SHE亦分別於X方向上延伸，且於相鄰之狹縫SLT間沿Y方向排列。狹縫SLT之寬度例如較狹縫SHE之寬度寬。狹縫SLT及SHE包含絕緣層。
狹縫SLT例如將與字元線WL、選擇閘極線SGD及選擇閘極線SGS對應之積層配線層分斷。即，狹縫SLT將串單元SU0～SU3與和該等串單元SU0～SU3相鄰之其他串單元(未圖示)絕緣分離。又，狹縫SHE將與選擇閘極線SGD對應之配線層分別分斷至串單元SU0～SU3各自對應之選擇閘極線SGD0～SGD3而絕緣分離。
如此，被狹縫SLT及SHE分隔之區域構成各個串單元SU0～SU3。整個記憶胞陣列11具有圖3所示之佈局沿著Y方向重複配置之構成。
記憶體陣列區域中之複數個記憶體柱MP於相鄰狹縫SLT間之區域中配置成例如16行之錯位狀。即，於各個串單元SU0～SU3中，複數個記憶體柱MP配置成4行之錯位狀。
複數條位元線BL分別於Y方向上延伸，且沿X方向排列。各位元線BL以自Z方向觀察時於每一個串單元SU與至少1個記憶體柱MP重疊之方式配置，於各記憶體柱MP重疊有2條位元線BL。於記憶體柱MP與重疊於該記憶體柱MP之1條位元線BL之間設置有接觸插塞CP。串單元SU經由記憶體柱MP上之接觸插塞CP電性連接於對應之位元線BL。
於引出區域HA中，選擇閘極線SGD、字元線WL7～WL0及選擇閘極線SGS具有沿著X方向之階梯形狀。即，自Z方向觀察時，字元線WL7於X方向上較選擇閘極線SGD長出特定距離，具有不與選擇閘極線SGD重疊之區域(以下，稱為階面區域)T_WL7。字元線WL6於X方向上較字元線WL7長出特定距離，具有不與字元線WL7之階面區域T_WL7重疊之階面區域T_WL6。同樣地，字元線WL5～WL0、選擇閘極線SGS各自於X方向上分別較字元線WL6～WL0長出特定距離，分別具有不與字元線WL6～WL0之階面區域T_WL6～T_WL0重疊之階面區域T_WL5～T_SGS。
接觸插塞CC_D0～CC_D3設置於選擇閘極線SGD0～SGD3上。接觸插塞CC_0～CC_7分別設置於字元線WL0～WL7之階面區域T_WL0～T_WL7上。進而，接觸插塞CC_S設置於選擇閘極線SGS之階面區域T_SGS上。
接觸插塞CC_D0～CC_D3分別與選擇閘極線SGD0～SGD3之配線層各自之側面接觸而電性連接。接觸插塞CC_0～CC_7分別與字元線WL0～WL7之配線層各自之側面接觸而電性連接。進而，接觸插塞CC_S與選擇閘極線SGS之配線層之側面接觸而電性連接。
於接觸插塞CC各自之下層分別設置有絕緣插塞(未圖示)。即，於各個接觸插塞CC與半導體基板之間分別設置有絕緣插塞。關於接觸插塞CC與絕緣插塞之詳情，將於下文進行敍述。
又，例如，於接觸插塞CC之周圍，以包圍接觸插塞CC之方式配置支持柱HR。支持柱HR係於字元線之製造步驟中支撐多層構造，使引出區域HA中之多層構造不崩塌之絕緣體。關於支持柱HR之詳情，將於下文進行敍述。
再者，上述記憶胞陣列11之平面佈局僅為一例，並不限定於此。例如，配置於相鄰狹縫SLT間之狹縫SHE之數量或串單元SU之數量可任意地設計。又，記憶體柱MP之個數與配置、或連接於記憶體柱MP之位元線BL等亦可任意地設計。
1.2.2半導體記憶裝置之剖面構造
接下來，對第1實施方式之半導體記憶裝置1中之記憶胞陣列11之剖面構造進行說明。圖4係沿著圖3中之A1-A1線之剖視圖，表示引出區域HA及記憶體陣列區域MA之剖面。圖5係圖4中之虛線R1內之放大圖，表示引出區域HA中之接觸插塞CC及絕緣插塞30之剖面。
1.2.2.1引出區域之剖面構造
如圖4所示，於半導體基板20上設置絕緣層21，於絕緣層21上設置導電層22。於導電層22上設置有由絕緣層23與導電層24、複數個導電層25及導電層26交替地積層而成之積層體。
導電層22、24、25及26具有沿著(或平行於)XY面(或半導體基板20面)之平板形狀。導電層22、24、25、26及絕緣層23自記憶體陣列區域MA沿X方向朝引出區域HA延伸。如上所述，導電層22、24、25、26各自具有不與上層之導電層重疊之階面區域，如圖4所示，於X方向上設置成階梯狀。於導電層24、25之階面區域上及導電層26上設置絕緣層27。進而，於絕緣層27上設置絕緣層28。
導電層22作為源極線SL發揮功能。導電層24作為選擇閘極線SGS發揮功能。導電層25分別作為複數條字元線WL0～WL7發揮功能。導電層26作為選擇閘極線SGD發揮功能。導電層22、24、25及26例如包含鎢(W)或多晶矽。半導體基板20例如包含矽基板及矽之磊晶層。
如圖4所示，於階面區域T_WL7～T_WL0及T_SGS各者設置於導電層24、25及絕緣層23內沿Z方向延伸之絕緣插塞30。同樣地，於相當於導電層26之階面區域之區域，設置於導電層24、25及絕緣層23內沿Z方向延伸之絕緣插塞30。絕緣插塞30具有於Z方向上延伸之柱狀體，自階面區域(或導電層26下層)中最上層之絕緣層23之上表面到達最下層之絕緣層23或導電層22。
於階面區域之絕緣插塞30上，設置有於導電層25(或24、26)及絕緣層23、27、28內沿Z方向延伸之接觸插塞CC。接觸插塞CC具有於Z方向上延伸之柱狀體，自絕緣層28之上表面到達階面區域之導電層25(或24、26)及絕緣插塞30之上表面。
如圖5所示，絕緣插塞30具有絕緣層31、及設置於絕緣層31外周之絕緣層32。詳細而言，於用以設置絕緣插塞30之孔之內壁設置絕緣層31，於絕緣層31之內壁設置絕緣層32。例如，絕緣層31包含氮化矽層，絕緣層32包含氧化矽層。
接觸插塞CC具有導電層41、及設置於導電層41外周之導電層42。詳細而言，於用以設置接觸插塞CC之孔之內壁設置導電層42，於導電層42之內壁設置導電層41。導電層42與階面區域之最上層導電層25(或24、26)之側面接觸，且電性連接於導電層25(或24、26)。於接觸插塞CC上設置導電層19。導電層19例如電性連接於列解碼器12。藉此，導電層25(或24、26)經由接觸插塞CC及導電層19而電性連接於列解碼器12。再者，例如，導電層41包含鎢(W)，導電層42包含氮化鈦(TiN)等障壁金屬。
接下來利用圖5，對第1實施方式中之接觸插塞CC之構造進行詳細敍述。如圖5所示，例如，導電層25(WL6)於與半導體基板20之表面平行之X方向延伸。導電層25(WL7)設置於導電層25(WL6)上，且於X方向延伸。絕緣插塞30設置於半導體基板20上，在與X方向交叉之Z方向延伸，且與導電層25(WL6)交叉。接觸插塞CC設置於絕緣插塞30上，於Z方向延伸，且與第2導電層25(WL7)交叉。
換言之，絕緣插塞30設置於半導體基板20上，且在與半導體基板20之表面交叉之Z方向上延伸。接觸插塞CC設置於絕緣插塞30上，且於Z方向上延伸。導電層25(WL6)設置於半導體基板20上之絕緣插塞30之周圍，且在與半導體基板20之表面平行之X方向上延伸。導電層25(WL7)設置於導電層25(WL6)上之接觸插塞CC之周圍，且於X方向上延伸。
又，將與導電層25(WL7)交叉之接觸插塞CC之第1部分中沿著X方向之剖面(例如，沿著B1線之剖面)設為第1剖面，將導電層25(WL7)上方之接觸插塞CC之第2部分中沿著X方向之剖面(例如，沿著B2線之剖面)設為第2剖面。此時，第1剖面徑大於第2剖面徑。
又，於絕緣插塞30與接觸插塞CC接觸之區域中，絕緣插塞30具有第1部分與第2部分，上述第1部分具有沿著X方向之面，上述第2部分自第1部分沿Z方向延伸，且延伸至接觸插塞CC之內部。
接下來，利用圖6，對變化例之接觸插塞CC進行說明。於圖5所示之構造中，絕緣層31與絕緣層23之間之導電層42大致於Z方向上形成為直線狀。但是，存在如下情形，即，於接觸插塞CC之形成步驟中，將導電層25之側面上之絕緣層32去除時，導電層25間之絕緣層23之側面被去除，而如圖6所示，於絕緣層23之側面形成凹部23A。於該情形時，於絕緣層23之凹部23A之內壁形成導電層42，於凹部23A之內部形成空洞。
圖6所示之變化例於導電層25間之絕緣層23形成凹部23A，且於凹部23A內存在有導電層42及空洞，除了上述方面以外，其他構造與圖5所示之構造相同。
接下來，利用圖3及圖7，對引出區域HA中之支持柱HR之構造進行說明。圖7係沿著圖3中之A2-A2線之剖視圖，表示支持柱HR之剖面。
如圖3所示，支持柱(或絕緣插塞)HR設置於絕緣插塞30或接觸插塞CC之周圍。此處，表示於絕緣插塞30之周圍配置有4個支持柱HR之例。
如圖7所示，支持柱HR具有柱狀體，於半導體基板20上方之導電層24、25及絕緣層23內沿Z方向延伸。支持柱HR自階面區域之最上層之導電層25到達最下層之絕緣層23或導電層22。自半導體基板20表面至支持柱HR上表面之距離與自半導體基板20表面至絕緣插塞30上表面之距離大致相同。
支持柱HR與絕緣插塞30同樣地，具有絕緣層31、及設置於絕緣層31外周之絕緣層32。支持柱HR進而具有設置於絕緣層31上之矽層64。支持柱HR之絕緣層31、32藉由與絕緣插塞30包含之絕緣層31、32相同之製造步驟利用相同材料形成。
1.2.2.2記憶體陣列區域之剖面構造
如圖4所示，於記憶體陣列區域MA中，與引出區域HA同樣地，於半導體基板20上設置有絕緣層21，於絕緣層21上設置有導電層22。於導電層22上設置有由絕緣層23與導電層24、複數個導電層25及導電層26交替地積層所得之積層體。
於包含絕緣層23、導電層24、25及26之積層體內設置有複數個記憶體柱MP。各記憶體柱MP具有柱狀體，且於Z方向上延伸。各記憶體柱MP自絕緣層28之上表面通過絕緣層27、導電層26、25、絕緣層23及導電層24到達導電層22。於記憶體柱MP之上表面設置有接觸插塞CP1，於接觸插塞CP1上設置有導電層29。導電層29作為位元線BL發揮功能。
以下，利用圖8，對記憶體柱MP(或NAND串NS)詳細地進行說明。圖8係設置於記憶體陣列區域MA之記憶體柱MP之剖視圖。記憶體柱MP包含記憶胞電晶體MT0～MT7及選擇電晶體ST1、ST2。再者，於圖8中，省略了導電層間之絕緣層21、23、27、28。
於導電層22上，沿著XZ面之(或平行之)複數個狹縫SLT沿Y方向排列。導電層22上且相鄰狹縫SLT間之積層體(或構造體)例如對應於1個串單元SU。
於導電層22上且相鄰狹縫SLT間，自下層起依次設置有導電層24、複數個導電層25及導電層26。該等導電層中，於Z方向上相鄰之導電層介隔層間絕緣膜而積層。
複數個記憶體柱MP例如於X方向及Y方向上呈錯位狀排列。複數個記憶體柱MP分別於狹縫SLT間之積層體內沿Z方向延伸(或貫通)。各記憶體柱MP自導電層26之上表面通過導電層26、25、24到達導電層22而設置。各記憶體柱MP作為1個NAND串NS發揮功能。
記憶體柱MP例如具有阻擋絕緣層51、電荷儲存層52、隧道絕緣層(亦稱為隧道絕緣膜)53、半導體層54及核心絕緣層55。具體而言，於用以形成記憶體柱MP之記憶體孔之內壁設置有阻擋絕緣層51。於阻擋絕緣層51之內壁設置有電荷儲存層52。於電荷儲存層52之內壁設置有隧道絕緣層53。於隧道絕緣層53之內側設置有半導體層54。進而，於半導體層54之內部設置有核心絕緣層55。
於此種記憶體柱MP之構成中，記憶體柱MP與導電層24交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層25交叉之部分分別作為記憶胞電晶體MT0～MT7發揮功能。進而，記憶體柱MP與導電層26交叉之部分作為選擇電晶體ST1發揮功能。
半導體層54作為記憶胞電晶體MT及選擇電晶體ST1、ST2之通道層發揮功能。於半導體層54之內部形成NAND串NS之電流路徑。
電荷儲存層52具有儲存記憶胞電晶體MT中自半導體層54注入之電荷之功能。電荷儲存層52例如包含氮化矽膜。
隧道絕緣層53於電荷自半導體層54向電荷儲存層52注入時或電荷儲存層52中儲存之電荷向半導體層54擴散時作為電位障壁發揮功能。隧道絕緣層53例如包含氧化矽膜。
阻擋絕緣層51防止電荷儲存層52中儲存之電荷向導電層25(字元線WL)擴散。阻擋絕緣層51例如包含氧化矽層及氮化矽層。
於記憶體柱MP之上表面，介隔接觸插塞CP1設置有導電層29。導電層29係於Y方向上延伸之線狀配線層，作為位元線BL發揮功能。複數個導電層29沿X方向排列，各導電層29於每一個串單元SU中與對應之1個記憶體柱MP電性連接。具體而言，於各串單元SU中，於各記憶體柱MP內之半導體層54上設置有接觸插塞CP1。進而，於接觸插塞CP1上設置有導電層29。導電層29例如包含銅(Cu)或鋁(Al)、鎢(W)。接觸插塞CP1例如包含鎢(W)等導電層。
再者，關於記憶胞陣列11之構成，亦可為其他構成。記憶胞陣列11之構成例如記載於2009年3月19日提出申請之美國專利申請12/407,403號“三維堆疊非揮發性半導體記憶體”中。又，記載於2009年3月18日提出申請之美國專利申請12/406,524號“三維堆疊非揮發性半導體記憶體”、2010年3月25日提出申請之美國專利申請12/679,991號“非揮發性半導體記憶裝置及其製造方法”、及2009年3月23日提出申請之美國專利申請12/532,030號“半導體記憶體及其製造方法”中。該等專利申請之所有內容以參照之形式引用於本案說明書中。
1.3半導體記憶裝置之製造方法
接下來，對第1實施方式之半導體記憶裝置1中之接觸插塞CC之製造方法進行說明。圖9～圖32係表示半導體記憶裝置中之接觸插塞CC之製造方法之各步驟之剖視圖。再者，於圖9～圖32中，表示連接於選擇閘極線SGD、字元線WL7、WL6之接觸插塞CC，省略其他接觸插塞CC、字元線WL0～WL4、半導體基板20、絕緣層21及導電層22等。
首先，例如，藉由CVD(Chemical vapor deposition，化學氣相沈積)法(或ALD(Atomic layer deposition，原子層沈積)法)，於半導體基板20上之導電層22上，如圖9所示，形成由絕緣層23與絕緣層61交替地積層所得之積層體。絕緣層61係犧牲層，會於之後之步驟中被去除，並替換成作為字元線WL之導電層。即，於之後之字元線WL之替換步驟中，絕緣層61被替換成導電層25或26。
繼而，藉由基於RIE法之蝕刻與遮罩圖案(未圖示)之細化，將絕緣層61及絕緣層23去除，如圖10所示，沿著X方向將絕緣層61及絕緣層23形成為階梯狀。藉此，對每1組絕緣層61與絕緣層23，形成不與上層之絕緣層61及絕緣層23重疊之呈階梯狀引出之階面區域。
繼而，如圖11所示，例如藉由CVD法(或ALD法)，於階梯狀之階面區域、即絕緣層61上形成絕緣層27。絕緣層27作為於之後之步驟中去除絕緣層62時保護絕緣層23不被去除之終止層發揮功能。絕緣層27例如包含碳氧化矽層。
繼而，如圖12所示，例如藉由CVD法(或ALD法)，於絕緣層27上形成絕緣層62。進而，如圖13所示，例如，藉由CMP(Chemical mechanical polishing，化學機械拋光)法將絕緣層62平坦化。
繼而，如圖14所示，例如藉由RIE(Reactive ion etching，反應式離子蝕刻)法，於階面區域之絕緣層27、61、23沿Z方向形成絕緣插塞30用之孔30A。孔30A自絕緣層62及絕緣層27之上表面到達最下層之絕緣層23或導電層22。
繼而，如圖15所示，例如藉由CVD法(或ALD法)，於絕緣插塞用孔30A內及絕緣層27、62上形成矽層63。繼而，如圖16所示，例如藉由CMP法，將絕緣插塞用孔30A上及絕緣層27、62上之矽層63平坦化。進而，如圖17所示，將絕緣層27上之絕緣層62去除。
繼而，如圖18所示，將填埋於絕緣插塞用孔30A內之矽層63去除，將絕緣插塞用孔30A內挖空。進而，如圖19所示，例如藉由CVD法(或ALD法)，於絕緣插塞用孔30A之內壁上及絕緣層27上形成絕緣層32。絕緣層32例如包含氧化矽層或碳氧化矽層。於絕緣插塞用孔30A之內壁形成絕緣層32係為了防止於之後的字元線替換步驟中作為字元線之導電層短路。
繼而，如圖20所示，例如藉由CVD法(或ALD法)，於絕緣插塞用孔30A內及絕緣層32上形成絕緣層31。絕緣層31例如包含氮化矽層、碳氮化矽層或碳化矽層。
繼而，如圖21所示，對絕緣插塞用孔30A上及絕緣層32上所形成之絕緣層31進行回蝕，於各個絕緣插塞用孔30A內將絕緣層31去除至最上層之絕緣層61與最上層之絕緣層23之邊界之高度(或位置)為止。
繼而，如圖22所示，例如藉由CVD法(或ALD法)，於絕緣插塞用孔30A內之絕緣層31上及絕緣層32上形成矽層64。進而，如圖23所示，對絕緣插塞用孔30A內之絕緣層31上及絕緣層32上所形成之矽層64進行回蝕，於各個絕緣插塞用孔30A內將矽層64去除至最上層絕緣層61之上表面高度(或位置)、或較其上表面低之高度為止。
繼而，如圖24所示，例如藉由CVD法(或ALD法)，於絕緣插塞用孔30A內之矽層64上及絕緣層32上形成絕緣層28。絕緣層28例如包含氧化矽層。進而，如圖25所示，例如藉由CMP法，將絕緣插塞用孔30A上及絕緣層27上之絕緣層28平坦化。
繼而，如圖26所示，進行將絕緣層61替換成導電層26、25、24之字元線替換步驟。即，藉由濕式蝕刻，將絕緣層61去除，於在Z方向上鄰接之絕緣層23間形成空洞。繼而，例如藉由CVD法(或ALD法)，於藉由去除絕緣層61所產生之空洞，形成導電層26、25、24。藉此，形成作為選擇閘極線SGD之導電層26、作為字元線WL0～WL7之導電層25、及作為選擇閘極線SGS之導電層24。
繼而，如圖27所示，例如藉由RIE法，將絕緣插塞用孔30A內之絕緣層28、矽層64及絕緣層31去除，形成接觸插塞CC用之孔CCA。
繼而，如圖28所示，將接觸插塞用孔CCA內底部之矽層64去除。進而，如圖29所示，將接觸插塞用孔CCA內之導電層26或25側面之絕緣層32去除，使導電層26或25之側面露出。
繼而，如圖30所示，於接觸插塞用孔CCA內之內壁形成導電層42。即，於接觸插塞用孔CCA內之導電層26或25露出之側面、及絕緣層28之側面形成導電層42。導電層42例如包含氮化鈦，作為障壁金屬發揮功能。
繼而，如圖31所示，例如藉由CVD法(或ALD法)，於接觸插塞用孔CCA內之導電層42上及絕緣層27、28上形成導電層41。導電層41例如包含鎢等金屬層。進而，如圖32所示，例如藉由CMP法，將接觸插塞用孔CCA上方及絕緣層27、28上所形成之導電層41平坦化。
藉由以上步驟，製造半導體記憶裝置1之引出區域HA中之接觸插塞CC。
1.4第1實施方式之效果
根據第1實施方式，能夠使半導體記憶裝置中之動作之可靠性提高。
以下，對第1實施方式之效果進行詳細敍述。
例如，於記憶胞三維地排列而成之半導體記憶裝置中，為了使連接記憶胞之字元線WL進一步高積層化，考慮字元線WL之薄膜化或使字元線為適合於薄膜化之材料。於此種情形時，擔心在開設用於連接至字元線WL之接觸插塞CC用孔之步驟中，應於字元線WL之上表面停止之接觸插塞CC用孔會穿透字元線WL。
於第1實施方式中，於形成接觸插塞CC用孔CCA之步驟中，於連接目標之字元線WL之下層設置虛設之絕緣插塞30。絕緣插塞30於形成接觸插塞用孔CCA時，作為使孔CCA之進展停止之終止層發揮作用。藉此，能夠防止孔CCA加工時之過蝕刻，即，當形成接觸插塞用孔CCA時孔CCA之底部到達連接目標之字元線WL下層之字元線WL。其結果，可減少接觸插塞CC與連接目標之字元線以外之字元線連接之不良，從而可使半導體記憶裝置中之動作之可靠性提高。
進而，於第1實施方式中，於與絕緣插塞30相同之步驟中形成防止積層配線構造崩塌之支持柱HR。藉此，為了形成本實施方式中設置之支持柱HR，可防止增加新的步驟。進而，可去掉通常設置之支持柱之形成步驟。支持柱HR係為了防止有可能於字元線WL之替換步驟中產生之字元線配線層之空洞崩塌之現象而設置。
2.第2實施方式
接下來，對第2實施方式之半導體記憶裝置進行說明。於第1實施方式中，對如下情形時之構造進行了說明，即，於用以形成接觸插塞CC之圖27之接觸插塞用孔CCA之步驟中，開設接觸插塞用孔CCA直至到達絕緣層31為止。於該第2實施方式中，對如下情形時之構造進行說明，即，於開設接觸插塞用孔CCA之步驟中，接觸插塞用孔CCA不到達絕緣層31而是開設至矽層64之中途為止。關於第2實施方式之半導體記憶裝置之電路構成及平面佈局，與第1實施方式相同。於第2實施方式中，主要對與第1實施方式之不同點進行說明。
2.1半導體記憶裝置之剖面構造
對第2實施方式之半導體記憶裝置1之引出區域HA中之接觸插塞CC之剖面構造進行說明。圖33係半導體記憶裝置1之引出區域HA中之接觸插塞CC及絕緣插塞30之剖視圖。
如圖33所示，導電層41、42之底部未進入絕緣層31之上部，而是在與最上層之絕緣層23之上表面大致相同之高度配置導電層42之下表面。導電層41配置於導電層42上。導電層42於圖33所示之與XY面平行之虛線B1之剖面中，於每一階面區域在最上層之導電層25之中央部之高度具有第1直徑。導電層42於圖33所示之與XY面平行之虛線B2之剖面中，於每一階面區域在最上層之導電層25之中央部上方之上部具有較第1直徑小之第2直徑。
又，於絕緣插塞30與接觸插塞CC接觸之區域，接觸插塞CC具有第1部分與第2部分，上述第1部分具有沿著X方向之面，上述第2部分自第1部分沿Z方向延伸，且延伸至絕緣插塞30之外周部。
2.2半導體記憶裝置之製造方法
接下來，對第2實施方式之半導體記憶裝置1中之接觸插塞CC之製造方法進行說明。圖34～圖37係表示半導體記憶裝置中之接觸插塞CC之製造方法之各步驟之剖視圖。再者，於圖34～圖37中，與第1實施方式同樣地，表示連接於選擇閘極線SGD、字元線WL7、WL6之接觸插塞CC之製造步驟，省略其他接觸插塞CC之製造步驟、進而字元線WL0～WL4、半導體基板20、絕緣層21、及導電層22等。
圖9～圖26之製造步驟與第1實施方式相同。即，進行圖9～圖26之製造步驟，於絕緣插塞用孔30A內形成絕緣層31、矽層64及絕緣層28。進而，進行將絕緣層61替換成導電層26、25、24之字元線WL之替換步驟。
繼而，如圖34所示，例如藉由RIE法，將絕緣插塞用孔30A內之絕緣層28去除，進而將矽層64去除至矽層64之中途為止，形成接觸插塞CC用孔CCA。
繼而，如圖35所示，將接觸插塞用孔CCA內底部之矽層64去除。進而，如圖36所示，將接觸插塞用孔CCA內之導電層26或25側面之絕緣層32去除，使導電層26或25之側面露出。
繼而，如圖37所示，於接觸插塞用孔CCA內之內壁形成導電層42。即，於接觸插塞用孔CCA內之導電層26或25露出之側面、及絕緣層28之側面形成作為障壁金屬之導電層42。繼而，例如藉由CVD法(或ALD法)，於接觸插塞用孔CCA內之導電層42上及絕緣層27、28上形成導電層41。進而，例如藉由CMP法，將接觸插塞用孔CCA上方及絕緣層27、28上所形成之導電層41平坦化。
藉由以上步驟，於半導體記憶裝置1之引出區域HA製造接觸插塞CC。
2.3第2實施方式之效果
根據第2實施方式，與第1實施方式同樣，可使半導體記憶裝置中之動作之可靠性提高。
3.其他變化例等
進而，於上述實施方式中，作為半導體記憶裝置，以NAND型快閃記憶體為例進行了說明，但不限於NAND型快閃記憶體，可應用於其他所有半導體記憶體，進而可應用於半導體記憶體以外之各種記憶裝置。又，上述實施方式中說明之流程圖能夠於可能之範圍內調換其處理順序。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2019-213410號(申請日：2019年11月26日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置2:控制器11:記憶胞陣列12:列解碼器13:驅動器14:感測放大器15:位址暫存器16:指令暫存器17:定序器19:導電層20:半導體基板21:絕緣層22:導電層23:絕緣層23A:凹部24:導電層25:導電層26:導電層27:絕緣層28:絕緣層29:導電層30:絕緣插塞30A:孔30A:絕緣插塞用孔31:絕緣層32:絕緣層41:導電層42:導電層51:阻擋絕緣層52:電荷儲存層53:隧道絕緣層54:半導體層55:核心絕緣層61:絕緣層62:絕緣層63:矽層64:矽層ADD:位址ALE:位址鎖存賦能信號B1:虛線B2:虛線BL:位元線BL0～BLi:位元線BLK:區塊BLK0～BLKm:區塊CC:接觸插塞CC_D0～CC_D3,CC_5～CC_7,CC_S:接觸插塞CCA:接觸插塞用孔CEn:晶片賦能信號CLE:指令鎖存賦能信號CMD:指令CP:接觸插塞CP1:接觸插塞CU:胞單元DAT:寫入資料HA:引出區域HR:支持柱I/O:輸入輸出信號MA:記憶體陣列區域MP:記憶體柱MT0～MT7:記憶胞電晶體NS:NAND串R1:虛線REn:讀取賦能信號R/Bn:就緒/忙碌信號SGD:選擇閘極線SGD0～SGD3:選擇閘極線SHE:狹縫SGS:選擇閘極線SL:源極線SLT:狹縫ST1:選擇電晶體ST2:選擇電晶體SU0～SU3:串單元T_SGS,T_WL0～T_WL7:階面區域WEn:寫入賦能信號WL0～WL7:字元線WPn:寫入保護信號
圖1係表示第1實施方式之半導體記憶裝置之電路構成之方塊圖。  圖2係第1實施方式之半導體記憶裝置中之記憶胞陣列內之區塊之電路圖。  圖3係表示第1實施方式之半導體記憶裝置中之記憶胞陣列之平面佈局之圖。  圖4係第1實施方式之半導體記憶裝置中之引出區域及記憶體陣列區域之剖視圖。  圖5係第1實施方式之半導體記憶裝置中之接觸插塞及絕緣插塞之剖視圖。  圖6係第1實施方式之半導體記憶裝置中之變化例之接觸插塞及絕緣插塞之剖視圖。  圖7係第1實施方式之半導體記憶裝置中之支持柱之剖視圖。  圖8係第1實施方式之半導體記憶裝置中之記憶體陣列區域內之記憶體柱之剖視圖。  圖9～32係表示第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖33係第2實施方式之半導體記憶裝置中之接觸插塞及絕緣插塞之剖視圖。  圖34～37係表示第2實施方式之半導體記憶裝置之製造方法之剖視圖。
20:半導體基板
21:絕緣層
22:導電層
23:絕緣層
25:導電層
27:絕緣層
28:絕緣層
30:絕緣插塞
31:絕緣層
32:絕緣層
41:導電層
42:導電層
B1:虛線
B2:虛線
CC:接觸插塞
SL:源極線
WL5:字元線
WL6:字元線
WL7:字元線

Claims (9)

  1. 一種半導體記憶裝置，其具備：第1導電層，其設置於基板上，且在與上述基板之表面平行之第1方向延伸；第2導電層，其設置於上述第1導電層上，且於上述第1方向延伸；第1絕緣插塞，其設置於上述基板上，在與上述第1方向交叉之第2方向延伸，且與上述第1導電層交叉；及接觸插塞，其設置於上述第1絕緣插塞上，於上述第2方向延伸，且與上述第2導電層交叉；且上述接觸插塞在與上述第2導電層交叉之區域中與上述第2導電層之側面接觸，且電性連接於上述第2導電層。
  2. 如請求項1之半導體記憶裝置，其進而具備：第2絕緣插塞，其設置於上述基板上，於上述第2方向延伸，且與上述第1導電層交叉；及第2絕緣層，其設置於上述第2絕緣插塞上。
  3. 如請求項2之半導體記憶裝置，其中上述第2絕緣插塞配置於上述第1絕緣插塞之周圍，且自上述基板之表面至上述第2絕緣插塞之上表面之距離，與自上述基板之表面至上述第1絕緣插塞之上表面之距離相同。
  4. 如請求項1之半導體記憶裝置，其進而具備導電柱，該導電柱設置於上述基板上，於上述第2方向延伸，且與上述第1及第2導電層交叉，且上述第1導電層與上述導電柱交叉之部分、及上述第2導電層與上述導電柱交叉之部分各自作為記憶胞電晶體發揮功能。
  5. 如請求項1之半導體記憶裝置，其中將與上述第2導電層交叉之上述接觸插塞之第1部分中沿著上述第1方向之剖面設為第1剖面，將較上述第2導電層更上方之上述接觸插塞之第2部分中沿著上述第1方向之剖面設為第2剖面時，上述第1剖面徑大於上述第2剖面徑。
  6. 如請求項1之半導體記憶裝置，其進而具備設置於上述第1導電層與上述第2導電層之間的第1絕緣層，且上述接觸插塞與上述第2導電層之側面接觸，且到達上述第1絕緣層。
  7. 如請求項1之半導體記憶裝置，其中於上述第1絕緣插塞與上述接觸插塞接觸之區域中，上述第1絕緣插塞具有第1部分與第2部分，上述第1部分具有沿著上述第1方向之面，上述第2部分自上述第1部分沿上述第2方向延伸，且延伸至上述接觸插塞之內部。
  8. 如請求項1之半導體記憶裝置，其中於上述第1絕緣插塞與上述接觸插塞接觸之區域中，上述接觸插塞具有第1部分與第2部分，上述第1部分具有沿著上述第1方向之面，上述第2部分自上述第1部分沿上述第2方向 延伸，且於上述第1絕緣插塞之外周部延伸。
  9. 一種半導體記憶裝置，其具備：第1絕緣插塞，其設置於基板上，且在與上述基板之表面交叉之第1方向延伸；接觸插塞，其設置於上述第1絕緣插塞上，且於上述第1方向延伸；第1導電層，其設置於上述基板上之上述第1絕緣插塞之周圍，且在與上述基板之表面平行之第2方向延伸；及第2導電層，其設置於上述第1導電層上之上述接觸插塞之周圍，且於上述第2方向延伸；且上述接觸插塞在與上述第2導電層交叉之區域中與上述第2導電層之側面接觸，且電性連接於上述第2導電層。
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