TW201937708A - 半導體記憶體 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 239000004020 conductor Substances 0.000 claims abstract description 136
- 239000000758 substrate Substances 0.000 claims description 30
- 230000006870 function Effects 0.000 claims description 21
- 238000003475 lamination Methods 0.000 claims description 10
- 239000012212 insulator Substances 0.000 abstract description 49
- 238000005452 bending Methods 0.000 abstract description 6
- 239000000463 material Substances 0.000 description 61
- 239000010410 layer Substances 0.000 description 26
- 238000004519 manufacturing process Methods 0.000 description 25
- 238000000034 method Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
實施形態之半導體記憶體1包括：介隔絕緣體而積層之複數個導電體、及穿通複數個導電體之柱MH。柱MH包括第1柱狀部LMH、第1柱狀部LMH上方之第2柱狀部UMH、以及第1柱狀部及第2柱狀部間之接合部JT，且與複數個導電體之交叉部分之各者作為電晶體發揮功能。第2柱狀部UMH所穿通之複數個導電體中最靠近接合部JT之第1導電體25具有沿著接合部JT之彎曲部ST。
Description
實施形態係關於一種半導體記憶體。
已知有一種將記憶胞三維地積層而成之NAND(Not AND，與非)型快閃記憶體。
實施形態提供一種能夠提高所保存之資料之可靠性之半導體記憶體。
實施形態之半導體記憶體包括：介隔絕緣體而積層之複數個導電體、及穿通複數個導電體之柱。柱包括第1柱狀部、第2柱狀部、以及第1柱狀部及第2柱狀部間之接合部，且與複數個導電體之交叉部分之各者作為電晶體發揮功能。第2柱狀部穿通之複數個導電體中最靠近接合部之第1導電體具有沿著接合部之彎曲部。
以下，參照圖式對實施形態進行說明。圖式為模式圖。各實施形態係例示用以將發明之技術思想具體化之裝置或方法之實施形態。再者，於以下說明中，關於具有大致相同之功能及構成之構成要素，標註同一符號。構成參照符號之文字之後之數字係用於區分藉由包含相同文字之參照符號而參照且具有相同構成之要素彼此。於無需將由包含相同文字之參照符號所表示之要素相互區分之情形時，該等要素係藉由僅包含相同文字之參照符號而參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶體1進行說明。
[1-1]構成
[1-1-1]半導體記憶體1之構成
圖1表示第1實施形態之半導體記憶體1之構成例。半導體記憶體1係能夠將資料非揮發地記憶之NAND型快閃記憶體。半導體記憶體1如圖1所示，例如具備記憶胞陣列10、列解碼器11、感測放大器12、及序列發生器13。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係非揮發性記憶胞之集合，例如成為資料之刪除單位。記憶胞陣列10中設置有複數條位元線及複數條字元線，各記憶胞與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成，將於下文敍述。
列解碼器11基於自外部之記憶體控制器2所接收之位址資訊ADD選擇1個區塊BLK。然後，列解碼器11例如對選擇字元線及非選擇字元線分別施加所需之電壓。
感測放大器12根據自記憶體控制器2所接收之寫入資料DAT對各位元線施加所需之電壓。又，感測放大器12基於位元線之電壓判定記憶胞中所記憶之資料，將所判定之讀取資料DAT發送至記憶體控制器2。
序列發生器13基於自記憶體控制器2所接收之指令CMD控制整個半導體記憶體1之動作。半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，記憶體控制器2發送指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀取賦能信號REn，接收就緒/忙碌信號RBn，且收發輸入輸出信號I/O。
信號CLE係通知半導體記憶體1所接收之信號I/O為指令CMD之信號。信號ALE係通知半導體記憶體1所接收之信號I/O為位址資訊ADD之信號。信號WEn係命令半導體記憶體1輸入信號I/O之信號。信號REn係命令半導體記憶體1輸出信號I/O之信號。信號RBn係將半導體記憶體1受理來自記憶體控制器2之命令之就緒狀態還是不受理命令之忙狀態通知給記憶體控制器2之信號。信號I/O例如為8位元之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶體1及記憶體控制器2可藉由其等之組合構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SDTM
卡之記憶卡、或SSD(solid state drive，固體驅動器)等。
[1-1-2]記憶胞陣列10之構成
(記憶胞陣列10之電路構成)
圖2係第1實施形態中之記憶胞陣列10之電路構成之一例，抽選1個區塊BLK進行展示。區塊BLK如圖2所示，例如包含4個串單元SU(SU0～SU3)。
各串單元SU包含複數個NAND串NS。複數個NAND串NS與位元線BL0～BLm(m為1以上之整數)分別建立關聯。又，各NAND串NS例如包含記憶胞電晶體MT0～MT15、虛設電晶體LDT及UDT、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層，將資料非揮發性地記憶。虛設電晶體LDT及UDT分別例如為與記憶胞電晶體MT相同之構成，係不用於記憶資料之記憶胞電晶體。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於所對應之位元線BL。於選擇電晶體ST1之源極與虛設電晶體UDT之汲極之間，串聯連接有記憶胞電晶體MT8～MT15。虛設電晶體UDT之源極連接於虛設電晶體LDT之汲極。於虛設電晶體LDT之源極與選擇電晶體ST2之汲極之間，串聯連接有記憶胞電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT15之各者之控制閘極分別共通連接於字元線WL0～WL15。虛設電晶體UDT之控制閘極共通連接於虛設字元線UDWL。虛設電晶體LDT之控制閘極共通連接於虛設字元線LDWL。串單元SU0～SU3之各者所含之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
對於位元線BL0～BLm，例如分配各不相同之行位址，各位元線BL於複數個區塊BLK間將對應之NAND串NS之選擇電晶體ST1共通連接。字元線WL0～WL15以及虛設字元線UDWL及LDWL之各者設置於每個區塊BLK。源極線SL於複數個區塊BLK間共用。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT例如被稱為胞單元CU。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位元數而變化。例如，胞單元CU於胞單元CU內之複數個記憶胞電晶體MT之各者記憶1位元資料之情形時記憶1頁資料，於胞單元CU內之複數個記憶胞電晶體MT之各者記憶2位元資料之情形時記憶2頁資料。
(記憶胞陣列10之平面佈局)
圖3分別表示第1實施形態中之記憶胞陣列10之平面佈局之一例與X軸、Y軸及Z軸。複數個串單元SU例如如圖3所示，各者於Y方向上延伸而設置，且於X方向上排列。
各串單元SU包含複數個記憶柱MH。複數個記憶柱MH例如於Y方向上呈錯位狀配置。對於各記憶柱MH，例如以與之重疊之方式設置有至少1條位元線BL。並且，於各串單元SU中，1個記憶柱MH經由接觸插塞BLC連接於1條位元線BL。
又，於記憶胞陣列10中設置有複數個狹縫SLT。複數個狹縫SLT例如各自於Y方向上延伸設置，且於X方向上排列。於相鄰之狹縫SLT間例如設置有1個串單元SU。設置於相鄰之狹縫SLT間之串單元SU之個數不限於1個，可設計成任意個數。
(記憶胞陣列10之剖面構造)
圖4係第1實施形態中之記憶胞陣列10之剖面構造之一例，分別表示省略了層間絕緣膜之記憶胞陣列10之剖面與X軸、Y軸及Z軸。記憶胞陣列10如圖4所示，包含半導體基板20、導電體21～28、記憶柱MH及接觸插塞BLC。
半導體基板20之表面與XY平面平行地設置。於半導體基板20之上方，介隔絕緣膜設置有導電體21。導電體21形成為與XY平面平行之板狀，例如作為源極線SL發揮功能。於導電體21上，與YZ平面平行之複數個狹縫SLT於X方向上排列。導電體21上且相鄰之狹縫SLT間之構造體例如對應於1個串單元SU。
具體而言，於導電體21上且相鄰之狹縫SLT間，例如自半導體基板20側起依序設置有導電體22、8個導電體23、導電體24、導電體25、8個導電體26、及導電體27。該等導電體中於Z方向上相鄰之導電體係介隔層間絕緣膜而積層。導電體22～27分別形成為與XY平面平行之板狀。
例如，導電體22作為選擇閘極線SGS發揮功能。8個導電體23自下層起依序分別作為字元線WL0～WL7發揮功能。導電體24及25分別作為虛設字元線LDWL及UDWL發揮功能。8個導電體26自下層起依序分別作為字元線WL8～WL15發揮功能。導電體27作為選擇閘極線SGD發揮功能。
複數個記憶柱MH分別例如作為1個NAND串NS發揮功能。各記憶柱MH係以自導電體27之上表面起到達導電體21之上表面之方式，穿通導電體22～27而設置。又，各記憶柱MH係將複數個柱狀部連結而設置，例如包括下部柱LMH、上部柱UMH、以及下部柱LMH及上部柱UMH間之接合部JT。上部柱UMH設置於下部柱LMH上，下部柱LMH與上部柱UMH之間經由接合部JT而接合。
又，記憶柱MH例如包含阻擋絕緣膜29、絕緣膜30、隧道氧化膜31及導電性之半導體材料32。阻擋絕緣膜29設置於形成記憶柱MH之記憶孔之內壁。絕緣膜30設置於阻擋絕緣膜29之內壁，作為記憶胞電晶體MT之電荷儲存層發揮功能。隧道氧化膜31設置於絕緣膜30之內壁。半導體材料32設置於隧道氧化膜31之內壁，且於半導體材料32內形成NAND串NS之電流路徑。記憶柱MH可於半導體材料32之內壁包含不同之材料。
記憶柱MH與導電體22相交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MH與8個導電體23相交叉之部分自下層起依序分別作為記憶胞電晶體MT0～MT7發揮功能。記憶柱MH與導電體24相交叉之部分作為虛設電晶體LDT發揮功能。如圖示般，選擇電晶體ST2、記憶胞電晶體MT0～MT7及虛設電晶體LDT之各者利用下部柱LMH形成。
記憶柱MH與導電體25相交叉之部分作為虛設電晶體UDT發揮功能。記憶柱MH與8個導電體26相交叉之部分自下層起依序分別作為記憶胞電晶體MT8～MT15發揮功能。記憶柱MH與導電體27相交叉之部分作為選擇電晶體ST1發揮功能。如圖示般，虛設電晶體UDT、記憶胞電晶體MT8～MT15及選擇電晶體ST1分別利用上部柱UMH形成。
圖5表示被提取出包括接合部JT之區域之記憶胞陣列10之詳細剖面構造之一例。與XY平面平行之剖面中之接合部JT之外徑JDI如圖5所示，較包含下部柱LMH與接合部JT之交界部分且與XY平面平行之剖面中之下部柱LMH之外徑LDI大，較包含上部柱UMH與接合部JT之交界部分且與XY平面平行之剖面中之上部柱UMH之外徑UDI大。再者，於本說明書中，所謂「外徑」係表示記憶柱MH內之阻擋絕緣膜29之外徑。
例如，由下部柱LMH穿通且設置於接合部JT旁邊之導電體24(虛設字元線LDWL)不具有沿著接合部JT彎曲之部分。另一方面，由上部柱UMH穿通且設置於接合部JT旁邊之導電體25(虛設字元線UDWL)具有以沿著接合部JT之形狀之方式彎曲之部分BE1。
又，例如由上部柱UMH穿通且設置於導電體25旁邊之導電體26(字元線WL8)具有以間接性地沿著接合部JT之形狀之方式彎曲之部分BE2。換言之，導電體26沿著導電體25沿接合部JT彎曲之部分進行了彎曲。於此情形時，部分BE1中之導電體25(字元線WL8)之彎曲量變得較部分BE2中之導電體26(虛設字元線UDWL)之彎曲量小。
以下，將導電體25沿著接合部JT彎曲且與接合部JT間接或直接地接觸之部分稱為彎曲部ST。再者，於彎曲部ST，於接合部JT與導電體25之間，可設置其他絕緣膜。
彎曲部ST係藉由外徑UDI與外徑JDI之直徑差異形成。彎曲部ST之高度ΔST表示彎曲部ST於Z方向上之尺寸。具體而言，高度ΔST例如係以與XY平面平行且包括於彎曲部ST於Z方向上距離半導體基板20最遠之部分之剖面與和XY平面平行且包括於彎曲部ST於Z方向上距離半導體基板20最近之部分之剖面之間於Z方向上之尺寸定義。
又，高度ΔST例如以變得較導電體25於Z方向上之厚度LTS小之方式設計，較佳以成為厚度LTS之一半以下之方式設計。再者，導電體25之厚度LTS例如較佳乃使用於導電體25中不包括彎曲部ST之區域測量。
導電體24及25間於Z方向上之間隔JTS例如以變得較相鄰之導電體23於Z方向上之間隔寬之方式設計，以變得較相鄰之導電體26於Z方向上之間隔寬之方式設計。
返回圖4，於較記憶柱MH之上表面而言之上層，介隔層間絕緣膜而設置有導電體28。導電體28形成為於X方向上延伸之線狀，作為位元線BL發揮功能。複數個導電體28於Y方向上排列(未圖示)，導電體28就每個串單元SU與所對應之1個記憶柱MH電性連接。
具體而言，於各串單元SU中，例如於各記憶柱MH內之半導體材料32上設置導電性之接觸插塞BLC，於接觸插塞BLC上設置1個導電體28。記憶柱MH及導電體28間之連接亦可經由複數個接觸插塞、配線等。
再者，記憶胞陣列10之構成並不限於上述構成。例如，各區塊BLK所包含之串單元SU之個數可設計成任意個數。又，各NAND串NS所包含之記憶胞電晶體MT、虛設電晶體UDT及LDT、以及選擇電晶體ST1及ST2之各者可設計成任意個數。
又，字元線WL、虛設字元線UDWL及LDWL、以及選擇閘極線SGD及SGS之條數分別基於記憶胞電晶體MT、虛設電晶體UDT及LDT、以及選擇電晶體ST1及ST2之個數而變更。對於選擇閘極線SGS，可分配分別設置成複數層之複數個導電體22，對於選擇閘極線SGD，可分配分別設置成複數層之複數個導電體27。
關於其他記憶胞陣列10之構成，例如分別記載於名為「三維積層非揮發性半導體記憶體」之於2009年3月19日提出申請之美國專利申請12/407,403號、名為「三維積層非揮發性半導體記憶體」之於2009年3月18日提出申請之美國專利申請12/406,524號、名為「非揮發性半導體記憶裝置及其製造方法」之於2010年3月25日提出申請之美國專利申請12/679,991號、名為「半導體記憶體及其製造方法」之於2009年3月23日提出申請之美國專利申請12/532,030號中。於本申請說明書中，該等專利申請之整體以參照之形式引用。
[1-2]製造方法
圖6表示第1實施形態之半導體記憶體1之製造工序之一例，圖7～圖21表示記憶胞陣列10於各製造工序中之剖面構造之一例。以下，使用圖6對自用以形成字元線WL等之置換材/絕緣體之積層開始至形成字元線WL為止之工藝進行說明。
以下要說明之各製造工序例如自圖7所示之製造中途之半導體記憶體1之構造開始。如圖7所示，於半導體基板20上介隔絕緣體形成有導電體21。於半導體基板20及導電體21間形成半導體記憶體1之控制電路等(未圖示)。於導電體21上介隔絕緣體形成有導電體22。
於步驟S10中，如圖8所示，於導電體22上交替地積層絕緣體41與置換材40。作為置換材40，使用例如氮化矽SiN等氮化膜，作為絕緣體41，使用例如氧化矽SiO2
等氧化膜。形成置換材40之層數對應於與下部柱LMH對應之字元線WL及虛設字元線UDWL之條數。各置換材40自下層起依序分別對應於字元線WL0～WL7及虛設字元線LDWL。於最上層之置換材40上積層絕緣體42。絕緣體42之層厚形成為較絕緣體41之層厚更厚。
於步驟S11中，如圖9所示，利用光微影法及各向異性蝕刻加工對應於下部柱LMH之孔LH。孔LH係以自絕緣體42之上表面起到達導電體21之上表面之方式形成。作為各向異性蝕刻，例如利用RIE(Reactive ion etching，反應離子蝕刻)，例如利用SiO/SiN之選擇性分步蝕刻。
於步驟S12中，如圖10所示，於孔LH之內壁形成犧牲材43。犧牲材43例如埋入整個孔LH中，亦形成於絕緣體42上。作為犧牲材43，例如使用非晶矽aSi。
於步驟S13中，如圖11所示，回蝕犧牲材43，去除絕緣體42上之犧牲材43。又，將形成於孔LH內之犧牲材43於不露出設置於最上層之置換材40之範圍內進行回蝕。
於步驟S14中，如圖12所示，利用濕式蝕刻加工絕緣體42。具體而言，於孔LH中去除了犧牲材43之開口部分之直徑變大，絕緣體42之膜厚變薄。
於步驟S15中，如圖13所示，於孔LH之開口部分形成犧牲材44。犧牲材44例如埋入孔LH之整個開口部，亦形成於絕緣體42上。作為犧牲材44，例如使用與犧牲材43相同之非晶矽aSi。
於步驟S16中，如圖14所示，回蝕犧牲材44，去除絕緣體42上之犧牲材43。這時，例如以犧牲材44之上表面與絕緣體42之上表面齊平之方式加工。
於步驟S17中，如圖15所示，利用濕式蝕刻加工絕緣體42。具體而言，絕緣體42之膜厚變薄，而成為犧牲材44之上部自絕緣體42之上表面突出之狀態。
於步驟S18中，如圖16所示，於絕緣體42及犧牲材44上交替地積層絕緣體41與置換材40。形成置換材40之層數對應於與上部柱UMH對應之字元線WL、虛設字元線UDWL及選擇閘極線SGD之條數。各置換材40自下層起依序分別對應於虛設字元線UDWL、字元線WL8～WL15及選擇閘極線SGD。於最上層之置換材40上積層絕緣體45。絕緣體45之層厚例如形成為較絕緣體41之層厚更厚。
於步驟S19中，如圖17所示，利用光微影法及各向異性蝕刻加工對應於上部柱UMH之孔UH。孔UH係以自絕緣體45之上表面起到達犧牲材44之上表面之方式形成。作為各向異性蝕刻，例如利用RIE(Reactive ion etching)，例如利用SiO/SiN之選擇性分步蝕刻。
於步驟S20中，如圖18所示，利用濕式蝕刻去除形成於孔LH內之犧牲材43及44。由此，孔LH與孔UH相連，露出導電體21。
於步驟S21中，如圖19所示，於孔LH及孔UH之內壁形成各種材料，形成記憶柱MH。然後，於記憶柱MH及絕緣體45上形成保護膜46。
於步驟S22中，如圖20所示，加工狹縫SLT。具體而言，狹縫SLT例如以自保護膜46之上表面起到達導電體21之上表面之方式形成。
於步驟S23中，如圖21所示，執行各種配線之置換處理。具體而言，首先藉由經由狹縫SLT進行濕式蝕刻去除置換材40。已去除置換材40之構造體例如利用記憶柱MH、或形成於未圖示之區域之支持柱維持其立體構造。然後，將作為字元線WL等配線發揮功能之金屬材料形成於曾經形成有置換材40之空間中。隨後，利用蝕刻去除形成於狹縫SLT內及保護膜46上之金屬材料，將設置於各層之金屬材料分離。
藉由以上所說明之製造工序，形成記憶柱MH與各種配線。再者，以上所說明之製造工序終究僅為一例，亦可於各步驟之處理間插入其他處理。
[1-3]效果
根據以上所說明之第1實施形態之半導體記憶體1，能夠提高半導體記憶體1所保存之資料之可靠性。以下，對於第1實施形態之半導體記憶體1之詳細效果進行說明。
於將記憶胞三維地積層而成之半導體記憶體中，已知有一種為了使每單位面積之記憶容量增大而使複數個孔於與基板垂直之方向上連結形成記憶柱之方法。
於使複數個孔連結形成記憶柱之情形時，有時會於所要連結之孔間設置接合部。若設置接合部，則半導體記憶體之工藝難易度降低，抑制由相鄰之孔間之對接錯位引起之不良之發生。另一方面，接合部之電氣特性存在與記憶柱於其他領域中之電氣特性不同之情形。
圖22係第1實施形態之比較例中之記憶胞陣列10之剖面構造之一例，省略一部分之陰影及構成而展示。比較例中之記憶胞陣列10之剖面構造相對於使用圖5所說明之第1實施形態中之記憶胞陣列10之剖面構造而言，由上部柱UMH穿通且於接合部JT旁邊之導電體25(虛設字元線UDWL)不具有沿著接合部JT之部分。
於比較例中之記憶胞陣列10中，接合部JT之區域中之導電體24及25與記憶柱MH之間之耦合電容C1變得較導電體25及26間之層中之導電體25及26與記憶柱MH之間之耦合電容C2小，且較導電體23及24間之層中之導電體23及24與記憶柱MH之間之耦合電容C3小。其原因在於：接合部JT之層厚較其他字元線WL間之層厚更厚，與接合部JT相鄰之配線與接合部JT內之通道之間隔變寬。
其結果為，於比較例之半導體記憶體中，於接合部JT中施加至記憶柱MH之通道之電壓變得相對地較於其他字元線WL間之層中施加至記憶柱MH之通道之電壓小。於此情形時，比較例中之半導體記憶體例如於刪除動作時，接合部JT中之通道電流變得不易流通，有刪除特性變差之可能性。
相對於此，第1實施形態之半導體記憶體1如圖5所示，導電體25具有沿著接合部JT之彎曲部ST之部分。亦即，第1實施形態之半導體記憶體1較比較例之半導體記憶體而言，接合部JT正上方之虛設字元線UDWL具有接近記憶柱MH之接合部JT內之通道之構造。
由此，第1實施形態之半導體記憶體1能夠使接合部JT中之虛設字元線LDWL及UDWL與記憶柱MH之間之耦合電容變大。亦即，第1實施形態之半導體記憶體1較比較例之半導體記憶體而言，能夠容易地對記憶柱MH之接合部JT內之通道施加電壓。
其結果為，第1實施形態之半導體記憶體1能夠抑制接合部JT中之通道電流之降低，例如能夠抑制刪除特性之降低。第1實施形態之半導體記憶體1能夠提高所記憶之資料之可靠性。
[2]第2實施形態
第2實施形態之半導體記憶體1係於第1實施形態之半導體記憶體1中省略了下部柱LMH與上部柱UMH之間之接合部JT之半導體記憶體。以下，關於第2實施形態之半導體記憶體1，對與第1實施形態之不同點進行說明。
[2-1]構成
圖23係第2實施形態中之記憶胞陣列10之剖面構造之一例，分別展示省略了層間絕緣膜之記憶胞陣列10之剖面與X軸、Y軸及Z軸。如圖23所示，第2實施形態中之記憶胞陣列10之剖面構造相對於使用4所說明之第1實施形態中之記憶胞陣列10之剖面構造而言，記憶柱MH之構造不同。
具體而言，關於第2實施形態中之記憶柱MH，下部柱LMH與上部柱UMH之間係直接接合。換言之，第2實施形態中之記憶柱MH之下部柱LMH與上部柱UMH之間未經由第1實施形態中所說明之接合部JT而接合。
圖24表示被提取出包含下部柱LMH與上部柱UMH之接合部分之區域之記憶胞陣列10之詳細剖面構造之一例。於包含下部柱LMH與上部柱UMH之交界部分之XY平面中，如圖24所示，例如下部柱LMH之外徑LDI變得較上部柱UMH之外徑UDI大。
於第2實施形態中，由上部柱UMH穿通且設置於下部柱LMH與上部柱UMH之交界部分旁邊之導電體25(虛設字元線UDWL)具有以沿著下部柱LMH之形狀之方式彎曲之部分BE1。
又，例如由上部柱UMH穿通且設置於導電體25旁邊之導電體26(字元線WL8)具有以間接性地沿著下部柱LMH之形狀之方式彎曲之部分BE2。換言之，導電體26沿著導電體25沿下部柱LMH彎曲之部分進行了彎曲。於此情形時，部分BE1中之導電體25(字元線WL8)之彎曲量變得較部分BE2中之導電體26(虛設字元線UDWL)之彎曲量小。
於第2實施形態中，將導電體25沿著下部柱LMH彎曲且與下部柱LMH接觸之部分稱為彎曲部ST。再者，於彎曲部ST，於下部柱LMH與導電體25之間可設置其他絕緣膜。
第2實施形態中之彎曲部ST之高度ΔST係以於彎曲部ST例如包括導電體25於Z方向上距離半導體基板20最遠之部分且與XY平面平行之剖面與包括導電體25於Z方向上距離半導體基板20最近之部分且與XY平面平行之剖面之間於Z方向上之尺寸定義。又，高度ΔST例如係以變得較導電體25於Z方向上之厚度LTS小之方式設計，較佳以成為厚度LTS之一半以下之方式設計。
又，於第2實施形態中，導電體24及25間於Z方向上之間隔JTS與第1實施形態同樣地，例如以變得較相鄰之導電體23於Z方向上之間隔寬之方式設計，以變得較相鄰之導電體26於Z方向上之間隔寬之方式設計。
第2實施形態之半導體記憶體1之其他構成與第1實施形態之半導體記憶體1之構成相同，故而省略說明。
[2-2]製造方法
圖25表示第2實施形態之半導體記憶體1之製造工序之一例，圖26～圖34表示記憶胞陣列10於各製造工序中之剖面構造之一例。以下，使用圖25，對自用以形成字元線WL等之置換材/絕緣體之積層開始至形成字元線WL為止之工藝進行說明。
以下要說明之各製造工序與第1實施形態同樣地，例如自圖7所示之製造中途之半導體記憶體1之構造開始。然後，執行第1實施形態中所說明之步驟S10～S12之處理，如圖26所示，於孔LH之內壁形成犧牲材43。犧牲材43例如埋入整個孔LH中，亦形成於絕緣體42上。絕緣體42之膜厚例如較第1實施形態中所說明之步驟S12之處理而言較薄地形成。
於步驟S30中，如圖27所示，回蝕犧牲材43，去除絕緣體42上之犧牲材43。這時，例如以犧牲材43之上表面與絕緣體42之上表面齊平之方式加工。
於步驟S31中，如圖28所示，利用濕式蝕刻加工絕緣體42。具體而言，絕緣體42之膜厚變薄，而成為犧牲材43之上部自絕緣體42之上表面突出之狀態。
於步驟S32中，如圖29所示，於絕緣體42及犧牲材44上交替地積層絕緣體41與置換材40。形成置換材40之層數對應於與上部柱UMH對應之字元線WL、虛設字元線UDWL及選擇閘極線SGD之條數。於最上層之置換材40上積層絕緣體45。絕緣體45之層厚例如形成為較絕緣體41之層厚更厚。
於步驟S33中，如圖30所示，利用光微影法及各向異性蝕刻加工對應於上部柱UMH之孔UH。孔UH以自絕緣體45之上表面起到達犧牲材43之上表面之方式形成。作為各向異性蝕刻，例如利用RIE(Reactive ion etching)，例如利用SiO/SiN之選擇性分步蝕刻。
於步驟S34中，如圖31所示，利用濕式蝕刻去除形成於孔LH內之犧牲材43。由此，孔LH與孔UH相連，露出導電體21。第2實施形態之半導體記憶體1之以後之製造工序與第1實施形態之半導體記憶體1之步驟S21以後之製造工序相同。
具體而言，於步驟S21中，如圖32所示，於孔LH及孔UH之內壁形成各種材料，形成記憶柱MH。然後，於記憶柱MH及絕緣體45上形成保護膜46。
於步驟S22中，如圖33所示，加工狹縫SLT。具體而言，狹縫SLT例如以自保護膜46之上表面起到達導電體21之上表面之方式形成。
於步驟S23中，如圖34所示，執行各種配線之置換處理。具體而言，首先藉由經由狹縫SLT進行濕式蝕刻去除置換材40。然後，將對應於字元線WL、虛設字元線LDWL及UDWL、以及選擇閘極線SGD之金屬材料形成於曾經形成有置換材40之空間中。隨後，利用蝕刻去除形成於狹縫SLT內及保護膜46上之金屬材料。
藉由以上所說明之製造工序形成記憶柱MH與各種配線。再者，以上所說明之製造工序終究僅為一例，亦可於各步驟之處理之間插入其他處理。
[2-3]效果
根據以上所說明之第2實施形態之半導體記憶體1，能夠與第1實施形態之半導體記憶體1同樣地提高半導體記憶體1所保存之資料之可靠性。
又，相對於第1實施形態之半導體記憶體1，第2實施形態之半導體記憶體1省略了接合部JT。由此，第2實施形態之半導體記憶體1可如使用圖25而說明般，較第1實施形態之半導體記憶體1而言減少製造工序。第2實施形態之半導體記憶體1能夠較第1實施形態之半導體記憶體1而言削減製造成本。
[3]變化例等
實施形態之半導體記憶體＜例如圖1，1＞包括：介隔絕緣體而積層之複數個導電體＜例如圖4，22～27＞及穿通複數個導電體之柱＜例如圖4，MH＞。柱包括第1柱狀部＜例如圖4，LMH＞、第2柱狀部＜例如圖4，UMH＞以及第1柱狀部及第2柱狀部間之接合部＜例如圖4，JT＞，且與複數個導電體之交叉部分之各者作為電晶體發揮功能。第2柱狀部所穿通之複數個導電體中最靠近接合部之第1導電體＜例如圖5，25＞具有沿著接合部＜例如圖5，JT＞之彎曲部＜例如圖5，ST＞。由此，半導體記憶體1能夠提高所保存之資料之可靠性。
於第1實施形態之半導體記憶體1之製造工序中，已於步驟S18中舉例說明自置換材40開始積層之情形，但並不限定於此。例如，於步驟S18中，亦可自絕緣體41開始積層。於此情形時，第1實施形態之變化例中之記憶胞陣列10之剖面構造例如成為圖35所示之構造。
如圖35所示，當於步驟S18中自絕緣體41開始積層之情形時，接合部JT與導電體25之間隔僅增寬絕緣體41之寬度。即便於此種情形時，因導電體25成為沿著接合部JT之構造，故而亦能容易地對接合部JT施加電壓，因此能夠獲得與第1實施形態相同之效果。
同樣地，於第2實施形態之半導體記憶體1之製造工序中，已於步驟S32中舉例說明自置換材40開始積層之情形，但並不限定於此。例如，於步驟S32中，亦可自絕緣體41開始積層。於此情形時，第2實施形態之變化例中之記憶胞陣列10之剖面構造例如成為圖36所示之構造。
如圖36所示，當於步驟S32中自絕緣體41開始積層之情形時，下部柱LMH與導電體25之間隔僅增寬絕緣體41之寬度。即便於此種情形時，因導電體25成為沿著下部柱LMH之上端之構造，故而亦能容易地對下部柱LMH與上部柱UMH接合之部分施加電壓，因此能夠獲得與第2實施形態相同之效果。
再者，於第1實施形態中，接合部JT之側面以成為垂直之方式展示，但接合部JT之形狀並不限定於此。例如，接合部JT之形狀例如可能成為中途膨脹之桶型、自下向上直徑變大之錐型、或自上向下直徑變大之倒錐型。
又，於上述實施形態中，已舉例說明下部柱LMH及上部柱UMH之各者之外徑隨著接近半導體基板而變小之情形，但下部柱LMH及上部柱UMH之各者之形狀並不限定於此。例如，下部柱LMH及上部柱UMH之各者之形狀例如可成為中途膨脹之桶型、直徑朝向基板側變大之錐型、或直徑朝向基板側變大之倒錐型。
又，於上述實施形態中，已舉例說明記憶柱MH係藉由由下部柱LMH及上部柱UMH所形成之兩段構造形成之情形，但並不限定於此。記憶柱MH亦可為將與下部柱LMH或上部柱UMH相同構造之柱於Z方向上連結3段以上而成之構造。
於此情形時，記憶柱MH可包括複數個第1實施形態中所說明之接合部JT，亦可為如第2實施形態中所說明之記憶胞陣列10般省略了接合部JT之構造，亦可為該等構造之組合。即便係此種構造，亦可藉由將接近接合部JT或柱間之接合部分之導電體如第1或第2實施形態中所說明般進行設置，以此獲得與第1或第2實施形態相同之效果。
又，於上述實施形態中，已舉例說明將下部孔LH形成至所對應之導電體21之表面且將狹縫SLT形成至導電體21之表面之情形，但並不限定於此。例如，於形成該等孔及狹縫SLT時，亦可進行過蝕刻。亦即，孔之底面及狹縫SLT之底面不僅可形成於導電體之表面，亦可形成於導電體中。藉由於加工孔時進行過蝕刻，能夠將記憶柱MH內部之半導體材料32與作為源極線SL發揮功能之導電體21更確實地電性連接。
於本說明書中，所謂「連接」係指電性連接，不排除例如於其間介隔其他元件之情形。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等範圍內。 相關申請
本案享受以日本專利申請2017-249588號(申請日：2017年12月26日)作為基礎申請之優先權。本案以參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶體
2‧‧‧記憶體控制器
10‧‧‧記憶胞陣列
11‧‧‧列解碼器
12‧‧‧感測放大器
13‧‧‧序列發生器
20‧‧‧半導體基板
21‧‧‧導電體
22‧‧‧導電體
23‧‧‧導電體
24‧‧‧導電體
25‧‧‧導電體
26‧‧‧導電體
27‧‧‧導電體
28‧‧‧導電體
29‧‧‧阻擋絕緣膜
30‧‧‧絕緣膜
31‧‧‧隧道氧化膜
32‧‧‧導電性之半導體材料
40‧‧‧置換材
41‧‧‧絕緣體
42‧‧‧絕緣體
43‧‧‧犧牲材
44‧‧‧犧牲材
45‧‧‧絕緣體
46‧‧‧保護膜
ADD‧‧‧位址資訊
ALE‧‧‧位址鎖存賦能信號
BE1‧‧‧彎曲之部分
BE2‧‧‧彎曲之部分
BL‧‧‧位元線
BLC‧‧‧接觸插塞
BLK‧‧‧區塊
C1‧‧‧耦合電容
C2‧‧‧耦合電容
C3‧‧‧耦合電容
CLE‧‧‧指令鎖存賦能信號
CU‧‧‧胞單元
DAT‧‧‧寫入資料
I/O‧‧‧輸入輸出信號
JDI‧‧‧外徑
JT‧‧‧接合部
JTL‧‧‧間隔
LDI‧‧‧外徑
LDT‧‧‧虛設電晶體
LDWL‧‧‧虛設字元線
LH‧‧‧孔
LMH‧‧‧下部柱
LTS‧‧‧厚度
MH‧‧‧記憶柱
MT‧‧‧記憶胞電晶體
MT0～MT15‧‧‧記憶胞電晶體
REn‧‧‧讀取賦能信號
RBn‧‧‧接收就緒/忙碌信號
S10～S34‧‧‧步驟
SGD0～SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SLT‧‧‧狹縫
SU‧‧‧串單元
ST‧‧‧彎曲部
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
UDI‧‧‧外徑
UDT‧‧‧虛設電晶體
UDWL‧‧‧虛設字元線
UH‧‧‧孔
UMH‧‧‧上部柱
WEn‧‧‧寫入賦能信號
WL‧‧‧字元線
ΔST‧‧‧高度
圖1係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖4係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖5係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之更詳細剖面構造之一例之剖視圖。 圖6係表示第1實施形態之半導體記憶體之製造方法之一例之流程圖。 圖7～21係表示第1實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖22係表示第1實施形態中之記憶柱之接合部之特性之記憶胞陣列之剖視圖。 圖23係表示第2實施形態之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖24時表示第2實施形態之半導體記憶體所具備之記憶胞陣列之更詳細剖面構造之一例之剖視圖。 圖25係表示第2實施形態之半導體記憶體之製造方法之一例之流程圖。 圖26～34係表示第2實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖35係表示第1實施形態之變化例中之記憶胞陣列之剖面構造之一例之剖視圖。 圖36係表示第2實施形態之變化例中之記憶胞陣列之剖面構造之一例之剖視圖。
Claims (20)
- 一種半導體記憶體，其具有：複數個導電體，其等介隔絕緣體而積層；及 柱，其穿通上述複數個導電體，且包括第1柱狀部、上述第1柱狀部上方之第2柱狀部、以及上述第1柱狀部及上述第2柱狀部間之接合部，與上述複數個導電體之交叉部分之各者作為電晶體發揮功能；且 上述第2柱狀部所穿通之上述複數個導電體中最靠近上述接合部之第1導電體具有沿著上述接合部之彎曲部。
- 如請求項1之半導體記憶體，其中上述接合部與上述第1柱狀部及上述第2柱狀部之各者相鄰。
- 如請求項2之半導體記憶體，其中與形成有上述複數個導電體之基板之表面平行之剖面中之上述接合部之外徑較與上述基板之表面平行且包括上述第2柱狀部與上述接合部之交界部分之剖面中之上述第2柱狀部之外徑大。
- 如請求項3之半導體記憶體，其中上述接合部之上述外徑較與上述基板之表面平行且包括上述第1柱狀部與上述接合部之交界部分之剖面中之上述第1柱狀部之外徑大。
- 如請求項3之半導體記憶體，其中與上述基板之表面並行且包括於上述彎曲部於與上述基板之表面交叉之第1方向上距離上述基板最遠之部分之剖面、與和上述基板之表面並行且包括於上述彎曲部於上述第1方向上距離上述基板最近之部分之剖面之間於上述第1方向上之尺寸，係上述第1導電體於上述第1方向上之厚度以下。
- 如請求項5之半導體記憶體，其中上述尺寸係上述厚度之一半以下。
- 如請求項1之半導體記憶體，其中上述第2柱狀部所穿通之上述複數個導電體中第二靠近上述接合部之第2導電體具有間接性地沿著上述接合部彎曲之部分。
- 如請求項1之半導體記憶體，其中設置於上述第1導電體與上述第2柱狀部之交叉部分之電晶體不用於記憶資料。
- 如請求項1之半導體記憶體，其中於上述複數個導電體之積層方向上之由上述第2柱狀部所穿通之上述複數個導電體中相鄰導電體間之間隔，較上述第1導電體、與上述第1柱狀部所穿通之上述複數個導電體中最靠近上述接合部之第3導電體之間於上述積層方向上之間隔窄。
- 如請求項9之半導體記憶體，其中上述第3導電體不具有沿著上述接合部彎曲之部分。
- 如請求項9之半導體記憶體，其中設置於上述第3導電體與上述第1柱狀部之交叉部分之電晶體不用於記憶資料。
- 一種半導體記憶體，其具有： 複數個導電體，其等介隔絕緣體而積層；及 柱，其穿通上述複數個導電體，且包括第1柱狀部、及上述第1柱狀部上之第2柱狀部，與上述複數個導電體之交叉部分之各者作為電晶體發揮功能；且 上述第2柱狀部所穿通之上述複數個導電體中最靠近上述第1柱狀部之第1導電體具有沿著上述第1柱狀部之彎曲部。
- 如請求項12之半導體記憶體，其中於上述第1柱狀部與上述第2柱狀部之交界部分，與形成有上述複數個導電體之基板之表面平行之剖面中之上述第1柱狀部之外徑較與上述基板之表面平行之剖面中之上述第2柱狀部之外徑大。
- 如請求項13之半導體記憶體，其中與上述基板之表面並行且包括於上述彎曲部於與上述基板之表面交叉之第1方向上距離上述基板最遠之部分之剖面、與和上述基板之表面並行且包括於上述彎曲部於上述第1方向上距離上述基板最近之部分之剖面之間於上述第1方向上之尺寸，係上述第1導電體於上述第1方向上之厚度以下。
- 如請求項14之半導體記憶體，其中上述尺寸係上述厚度之一半以下。
- 如請求項12之半導體記憶體，其中上述第2柱狀部所穿通之上述複數個導電體中第二靠近上述第1柱狀部之第2導電體具有間接性地沿著上述第1柱狀部彎曲之部分。
- 如請求項12之半導體記憶體，其中設置於上述第1導電體與上述第2柱狀部之交叉部分之電晶體不用於記憶資料。
- 如請求項12之半導體記憶體，其中於上述複數個導電體之積層方向上之由上述第2柱狀部所穿通之上述複數個導電體中相鄰導電體間之間隔，較上述第1導電體、與上述第1柱狀部所穿通之上述複數個導電體中最靠近上述第2柱狀部之第3導電體之間於上述積層方向上之間隔窄。
- 如請求項18之半導體記憶體，其中上述第3導電體不具有沿著上述接合部彎曲之部分。
- 如請求項18之半導體記憶體，其中設置於上述第3導電體與上述第1柱狀部之交叉部分之電晶體不用於記憶資料。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017249588A JP2019114758A (ja) | 2017-12-26 | 2017-12-26 | 半導体メモリ |
| JP2017-249588 | 2017-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201937708A true TW201937708A (zh) | 2019-09-16 |
| TWI702716B TWI702716B (zh) | 2020-08-21 |
Family
ID=66949002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107122959A TWI702716B (zh) | 2017-12-26 | 2018-07-03 | 半導體記憶體 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10763276B2 (zh) |
| JP (1) | JP2019114758A (zh) |
| CN (1) | CN109962075B (zh) |
| TW (1) | TWI702716B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI780515B (zh) * | 2019-11-26 | 2022-10-11 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| US11594551B2 (en) | 2019-09-20 | 2023-02-28 | Kioxia Corporation | Semiconductor memory device and method for manufacturing semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102593706B1 (ko) * | 2018-07-12 | 2023-10-25 | 삼성전자주식회사 | 부분적으로 확대된 채널 홀을 갖는 반도체 소자 |
| US11018152B2 (en) * | 2019-07-05 | 2021-05-25 | Sandisk Technologies Llc | Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device |
| JP2021022645A (ja) | 2019-07-26 | 2021-02-18 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2021129044A (ja) * | 2020-02-14 | 2021-09-02 | キオクシア株式会社 | 半導体記憶装置 |
| US11107540B1 (en) * | 2020-02-14 | 2021-08-31 | Sandisk Technologies Llc | Program disturb improvements in multi-tier memory devices including improved non-data conductive gate implementation |
| KR20210122931A (ko) | 2020-04-01 | 2021-10-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR102664082B1 (ko) * | 2020-05-07 | 2024-05-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP2021182596A (ja) * | 2020-05-19 | 2021-11-25 | キオクシア株式会社 | 半導体記憶装置及びその製造方法 |
| US11552100B2 (en) | 2020-08-05 | 2023-01-10 | Sandisk Technologies Llc | Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same |
| US11600634B2 (en) * | 2020-08-05 | 2023-03-07 | Sandisk Technologies Llc | Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1081739B1 (en) * | 1999-03-05 | 2010-06-02 | Canon Kabushiki Kaisha | Image forming device |
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| JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009238874A (ja) | 2008-03-26 | 2009-10-15 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP5283960B2 (ja) | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
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-
2017
- 2017-12-26 JP JP2017249588A patent/JP2019114758A/ja active Pending
-
2018
- 2018-07-03 TW TW107122959A patent/TWI702716B/zh active
- 2018-07-27 CN CN201810856380.7A patent/CN109962075B/zh active Active
- 2018-08-31 US US16/118,567 patent/US10763276B2/en active Active
-
2020
- 2020-07-23 US US16/936,561 patent/US10957710B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN109962075A (zh) | 2019-07-02 |
| TWI702716B (zh) | 2020-08-21 |
| US10763276B2 (en) | 2020-09-01 |
| US10957710B2 (en) | 2021-03-23 |
| US20190198522A1 (en) | 2019-06-27 |
| US20200350336A1 (en) | 2020-11-05 |
| CN109962075B (zh) | 2023-07-18 |
| JP2019114758A (ja) | 2019-07-11 |
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