KR20220114856A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 제1 도전패턴, 제1 도전패턴의 라인부에 중첩되고 제1 도전패턴의 패드부를 노출시키는 제2 도전패턴, 제1 도전패턴과 제2 도전패턴 사이의 층간 절연막, 제1 도전패턴의 패드부로부터 서로 상반된 방향으로 연장된 제1 도전성 콘택 및 제1 절연기둥을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로, 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 접속된 주변회로구조를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 주변회로구조는 메모리 셀들에 다양한 동작전압들을 공급할 수 있으며, 메모리 셀들의 다양한 동작들을 제어할 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된바 있다. 3차원 반도체 메모리 장치의 메모리 셀들은 3차원으로 배열될 수 있다. 이로써, 3차원 반도체 메모리 장치는 메모리 셀들에 의해 점유되는 2차원 면적을 줄일 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있고, 동작 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 라인부 및 상기 제1 라인부로부터 연장된 제1 패드부를 갖는 제1 도전패턴; 상기 제1 도전패턴의 상기 제1 라인부에 중첩되되 상기 제1 도전패턴의 상기 제1 패드부를 노출시키고, 제1 방향으로 상기 제1 도전패턴으로부터 이격된 제2 도전패턴; 상기 제1 도전패턴과 상기 제2 도전패턴 사이의 층간 절연막; 상기 제1 도전패턴의 상기 제1 패드부로부터 상기 제1 방향으로 연장된 제1 도전성 콘택; 및 상기 제1 도전성 콘택에 의해 중첩되고, 상기 제1 패드부로부터 상기 제1 방향과 상반된 방향으로 연장된 제1 절연기둥을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 셀 어레이 영역 및 콘택영역을 갖는 제1 절연막; 상기 콘택영역에서 상기 제1 절연막을 관통하고, 제1 방향으로 서로 다른 길이로 연장된 절연기둥들; 상기 제1 절연막 위의 서로 상이한 레벨들에서 상기 절연기둥들의 단부들을 각각 감싸는 패드부들을 갖는 도전패턴들; 및 상기 절연기둥들에 각각 중첩되고, 상기 패드부들에 각각 접촉된 도전성 콘택들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 절연막을 형성하는 단계; 상기 절연막을 관통하고, 상기 절연막의 표면에 교차하는 제1 방향으로 상이한 길이를 갖는 절연기둥들을 형성하는 단계; 상기 절연막에 중첩되고, 서로 상이한 레벨들에서 상기 절연기둥들의 단부들을 각각 감싸는 도전패턴들을 형성하는 단계; 및 상기 절연기둥들에 각각 중첩되고, 상기 도전패턴들에 접속된 도전성 콘택들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 예비 절연기둥들을 형성하는 단계; 상기 예비 절연기둥들을 식각함으로써, 상기 제1 방향으로 서로 상이한 길이를 갖는 절연기둥들을 정의하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각함으로써, 상기 제1 물질막들의 상면들로 구성된 층계들을 갖는 계단형 구조를 형성하는 단계; 상기 제1 물질막들의 상기 상면들 상에 패드패턴들을 형성하는 단계; 상기 패드패턴들 및 상기 계단형 구조를 덮는 상부 절연막을 형성하는 단계; 및 상기 상부 절연막을 관통하고, 상기 절연기둥들에 중첩된 도전성 콘택들을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 도전성 콘택을 절연기둥에 중첩시킴으로써, 도전성 콘택이 서로 상이한 레벨들에 배치된 도전패턴들에 동시에 접속되는 공정불량을 개선할 수 있다. 이러한 본 기술에 따르면, 반도체 메모리 장치의 제조공정의 안정성이 향상될 수 있고, 반도체 메모리 장치의 동작 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 소스막의 배열을 개략적으로 나타내는 도면들이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 블록 선택회로구조를 나타내는 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 6a 및 도 6b는 도 5에 도시된 반도체 메모리 장치의 단면도들이다.
도 7은 도 5에 도시된 반도체 메모리 장치의 평면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 콘택영역에 대한 단면도이다.
도 9a 및 도 9b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 나타내는 단면도들이다.
도 10a 및 도 10b는 적층체 및 예비 절연기둥들을 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 11a 및 도 11b는 절연기둥들 및 계단형 구조를 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 패드패턴들을 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 16a 및 도 16b는 슬릿의 형성공정에 대한 일 실시 예를 나타내는 도면들이다.
도 17a, 도 17b, 도 18a 및 도 18b는 도전패턴들의 형성공정에 대한 일 실시 예를 나타내는 도면들이다.
도 19는 측벽 절연막 및 도전성 소스콘택의 형성공정에 대한 일 실시 예를 나타내는 사시도이다.
도 20은 도전성 콘택들의 형성공정에 대한 일 실시 예를 나타내는 사시도이다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(30)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37), 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀 어레이(10)는 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 복수의 비트라인들(BL), 및 공통소스라인(CSL)에 연결될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인들(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인들(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이(10)는 주변회로구조(40)에 중첩될 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 소스막의 배열을 개략적으로 나타내는 도면들이다.
도 2a 및 도 2b를 참조하면, 주변회로구조(40)는 X-Y평면으로 확장된 기판에 배치될 수 있다. 메모리 셀 어레이(10), 소스막(SL) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다. 메모리 셀 어레이(10)는 소스막(SL)과 복수의 비트라인들(BL) 사이에 배치될 수 있다.
소스막(SL) 및 복수의 비트라인들(BL)은 채널구조들을 통해 메모리 셀 어레이(10)에 접속될 수 있다. 일 실시 예로서, 소스막(SL)은 도 1에 도시된 공통소스라인(CSL)을 경유하여 주변회로구조(40)에 접속될 수 있다. 다른 실시 예로서, 소스막(SL)은 도 1에 도시된 공통소스라인(CSL)을 구성할 수 있다.
Z축 방향에서, 소스막(SL), 복수의 비트라인들(BL), 및 메모리 셀 어레이(10)의 배열은 다양할 수 있다.
도 2a를 참조하면, 일 실시 예로서, 소스막(SL)은 메모리 셀 어레이(10)와 주변회로구조(40) 사이에 배치될 수 있다. 복수의 비트라인들(BL)은 메모리 셀 어레이(10)를 사이에 두고 소스막(SL)에 중첩될 수 있다. 달리 표현하면, 소스막(SL)과 메모리 셀 어레이(10)는 주변회로구조(40)와 복수의 비트라인들(BL)사이에 배치될 수 있다.
도 2b를 참조하면, 일 실시 예로서, 복수의 비트라인들(BL)은 메모리 셀 어레이(10)와 주변회로구조(40) 사이에 배치될 수 있다. 소스막(SL)은 메모리 셀 어레이(10)를 사이에 두고 복수의 비트라인들(BL)에 중첩될 수 있다. 달리 표현하면, 복수의 비트라인들(BL)과 메모리 셀 어레이(10)는 주변회로구조(40)와 소스막(SL)사이에 배치될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 일 실시 예로서, 소스막(SL), 복수의 비트라인들(BL), 및 메모리 셀 어레이(10)를 형성하기 위한 공정들은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 메모리 셀 어레이(10)를 형성하기 위한 공정은 주변회로구조(40)를 형성하기 위한 공정과 별도로 수행될 수 있다. 이 때, 메모리 셀 어레이(10)와 주변회로구조(40)는 도전성 본딩패턴에 의해 상호 접속될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 블록선택회로구조를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다. 메모리 셀 스트링들(CS) 각각은 적어도 하나의 하부 셀렉트 트랜지스터(LST), 복수의 메모리 셀들(MC) 및 적어도 하나의 상부 셀렉트 트랜지스터(UST)를 포함할 수 있다.
복수의 메모리 셀들(MC)은 하부 셀렉트 트랜지스터(LST)와 상부 셀렉트 트랜지스터(UST) 사이에 직렬로 연결될 수 있다. 하부 셀렉트 트랜지스터(LST) 및 상부 셀렉트 트랜지스터(UST) 중 하나는 소스 셀렉트 트랜지스터로서 이용되며, 나머지 하나는 드레인 셀렉트 트랜지스터로서 이용될 수 있다. 복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터를 경유하여 도 2a 및 도 2b에 도시된 소스막(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터를 경유하여 도 2a 및 도 2b에 도시된 비트라인(BL)에 접속될 수 있다.
복수의 메모리 셀들(MC)은 워드라인들(WL)에 각각 연결될 수 있다. 복수의 메모리 셀들(MC)의 동작은 워드라인들(WL)에 인가되는 게이트 신호들에 의해 제어될 수 있다. 하부 셀렉트 트랜지스터(LST)는 하부 셀렉트 라인(LSL)에 연결될 수 있다. 하부 셀렉트 트랜지스터(LST)의 동작은 하부 셀렉트 라인(LSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 상부 셀렉트 트랜지스터(UST)는 상부 셀렉트 라인(USL)에 연결될 수 있다. 상부 셀렉트 트랜지스터(UST)의 동작은 상부 셀렉트 라인(USL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)은 서로 이격되어 적층된 도전패턴들에 의해 구현될 수 있다.
하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)은 블록선택회로구조(BSC)에 접속될 수 있다. 블록선택회로구조(BSC)는 도 1을 참조하여 설명한 로우 디코더(33)에 포함될 수 있다. 일 실시 예로서, 블록선택회로구조(BSC)는 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)에 각각 연결된 패스 트랜지스터들(PT)을 포함할 수 있다. 패스 트랜지스터들(PT)의 게이트들은 블록선택라인(BSEL)에 연결될 수 있다. 패스 트랜지스터들(PT)은 블록선택라인(BSEL)에 인가되는 블록선택신호에 응답하여 글로벌 라인들(GLSL, GUSL, GWL)에 인가된 전압들을 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)에 전달하도록 구성될 수 있다.
블록선택회로구조(BSC)는 게이트 콘택구조들(GCT)을 경유하여 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)에 연결될 수 있다. 게이트 콘택구조들(GCT)은 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL)에 접촉된 도전성 콘택들을 포함할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 4를 참조하면, 반도체 메모리 장치는 도전패턴들(CP1, CP2), 층간 절연막(IL), 도전성 콘택들(CT1, CT2), 및 절연기둥들(IP1, IP2)을 포함할 수 있다.
도전패턴들(CP1, CP2)은 제1 방향(D1)으로 서로 이격되어 적층될 수 있다. 도전패턴들(CP1, CP2) 각각은 제1 방향(D1)을 향하는 축에 직교하는 평면에 나란하게 연장될 수 있다. 이하, 상기 평면에서 서로 교차되는 축들이 향하는 방향을 제2 방향(D2) 및 제3 방향(D3)으로 정의한다.
도전패턴들(CP1, CP2)은 도 3에 도시된 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 워드라인들(WL) 중 일부를 구성하는 제1 도전패턴(CP1) 및 제2 도전패턴(CP2)을 포함할 수 있다. 제2 도전패턴(CP2)은 제1 방향(D1)으로 제1 도전패턴(CP1)으로부터 이격될 수 있다.
제1 도전패턴(CP1)은 제1 라인부(L1) 및 제1 패드부(P1)를 가질 수 있다. 제1 패드부(P1)는 제1 라인부(L1)로부터 제2 방향(D2)으로 연장될 수 있다. 제1 라인부(L1) 및 제1 패드부(P1)는 서로 나란하게 연장될 수 있다. 일 실시 예로서, 제1 라인부(L1) 및 제1 패드부(P1)는 제3 방향(D3)으로 연장될 수 있다. 제1 패드부(P1)는 제1 도전패턴(CP1)의 단부를 구성할 수 있다. 제1 방향(D1)에서 제1 패드부(P1)의 두께는 제1 라인부(L1)의 두께보다 클 수 있다.
제2 도전패턴(CP2)은 제1 도전패턴(CP1)의 제1 라인부(L1)에 중첩될 수 있으며, 제1 도전패턴(CP1)의 제1 패드부(P1)에 비중첩될 수 있다. 이에 따르면, 제1 도전패턴(CP1)의 제1 패드부(P1)는 제2 도전패턴(CP2)에 의해 노출될 수 있다.
제2 도전패턴(CP2)은 제2 라인부(L2) 및 제2 패드부(P2)를 가질 수 있다. 제2 라인부(L2)는 제1 도전패턴(CP1)의 제1 라인부(L1)의 일부에 중첩될 수 있다. 제2 패드부(P2)는 제2 라인부(L2)로부터 연장될 수 있고, 제1 라인부(L1)의 단부에 중첩될 수 있다. 제2 패드부(P2)는 제1 도전패턴(CP1)의 제1 패드부(P1)에 인접할 수 있다. 제2 패드부(P2)는 제2 도전패턴(CP2)의 단부를 구성할 수 있다. 제1 방향(D1)에서 제2 패드부(P2)의 두께는 제2 라인부(L2)의 두께보다 클 수 있다.
층간 절연막(IL)은 제1 도전패턴(CP1)과 제2 도전패턴(CP2) 사이에 배치될 수 있다. 제1 도전패턴(CP1)과 제2 도전패턴(CP2)은 층간 절연막(IL)에 의해 서로 절연될 수 있다. 제1 도전패턴(CP1)의 제1 패드부(P1)는 층간 절연막(IL)의 측벽 일부를 따라 연장될 수 있다.
도전성 콘택들(CT1, CT2)은 제1 도전패턴(CP1) 및 제2 도전패턴(CP2)에 각각 접속된 제1 도전성 콘택(CT1) 및 제2 도전성 콘택(CT2)를 포함할 수 있다. 제1 도전성 콘택(CT1)은 제1 도전패턴(CP1)의 제1 패드부(P1)에 접촉될 수 있고, 제1 패드부(P1)로부터 제1 방향(D1)으로 연장될 수 있다. 제2 도전성 콘택(CT2)은 제2 도전패턴(CP2)의 제2 패드부(P2)에 접촉될 수 있고, 제2 패드부(P2)로부터 제1 방향(D1)으로 연장될 수 있다. 제1 도전성 콘택(CT1)과 제2 도전성 콘택(CT2)은 절연기둥들(IP1, IP2)에 각각 중첩될 수 있다.
절연기둥들(IP1, IP2)은 제1 절연기둥(IP1) 및 제2 절연기둥(IP2)을 포함할 수 있다. 제1 절연기둥(IP1)과 제2 절연기둥(IP2) 각각의 횡단면의 면적은 제1 도전성 콘택(CT1)과 제2 도전성 콘택(CT2) 각각의 횡단면의 면적보다 넓을 수 있다.
제1 절연기둥(IP1)은 제1 도전성 콘택(CT1)에 의해 중첩될 수 있다. 제1 절연기둥(IP1)과 제1 도전성 콘택(CT1)은 제1 도전패턴(CP1)의 제1 패드부(P1)로부터 서로 상반된 방향으로 연장될 수 있다. 제1 절연기둥(IP1)은 제1 패드부(P1)의 오목부(depression: DP)에 삽입된 제1 단부(EP1)를 가질 수 있다. 제1 패드부(P1)는 제1 방향(D1)과 상반된 방향을 향하는 바닥부(BT)를 가질 수 있다. 제1 패드부(P1)의 오목부(DP)는 제1 패드부(P1)의 바닥부(BT)에 정의될 수 있다. 제1 방향(D1)에서 제1 패드부(P1)의 두께는 오목부(DP)의 깊이보다 클 수 있다.
제2 절연기둥(IP2)은 제2 도전성 콘택(CT2)에 의해 중첩될 수 있다. 제2 절연기둥(IP2)과 제2 도전성 콘택(CT2)은 제2 도전패턴(CP2)의 제2 패드부(P2)로부터 서로 상반된 방향으로 연장될 수 있다. 제2 절연기둥(IP2)은 제1 절연기둥(IP1)과 유사하게 제2 패드부(P2)의 오목부에 삽입된 제2 단부(EP2)를 가질 수 있다. 제2 절연기둥(IP2)은 제2 단부(EP2)로부터 연장된 제1 관통부(TP1) 및 제1 관통부(TP1)로부터 연장된 제2 관통부(TP2)를 가질 수 있다. 제1 관통부(TP1)는 층간 절연막(IL)으로 둘러싸인 제2 절연기둥(IP2)의 일부로 정의될 수 있으며, 제2 관통부(TP2)는 제1 도전패턴(CP1)의 제1 라인부(L1)로 둘러싸인 제2 절연기둥(IP2)의 일부로 정의될 수 있다. 제2 절연기둥(IP2)은 제1 절연기둥(IP1)에 비해 제1 방향(D1)으로 돌출될 수 있다.
상술한 본 발명의 실시 예에 따르면, 절연기둥들(IP1, IP2)을 이용하여, 서로 상이한 레벨들에 배치된 도전패턴들(CP1, CP2)이 도전성 콘택들(CT1, CT2) 중 하나에 의해 서로 전기적으로 연결되는 불량을 개선할 수 있다. 보다 구체적으로, 제2 도전성 콘택(CT2)은 제2 도전패턴(CP2)에 접속될 수 있으며, 반도체 메모리 장치를 제조하는 과정에서 제1 도전패턴(CP1)이 배치된 레벨로 연장될 수 있다. 제2 절연기둥(IP2)은 제2 도전성 콘택(CT2)에 의해 중첩됨으로써, 제2 도전성 콘택(CT2)이 제1 도전패턴(CP1)에 접속되는 불량을 방지할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 5를 참조하면, 반도체 메모리 장치는 적층체들(100A, 100B)을 포함할 수 있다. 적층체들(100A, 100B) 각각은 셀 어레이 영역(AR1) 및 콘택영역(AR2)을 포함할 수 있다. 콘택영역(AR2)은 셀 어레이 영역(AR1)으로부터 연장될 수 있다. 적층체들(100A, 100B) 각각은 콘택영역(AR2)에서 계단형 구조를 형성할 수 있다.
적층체들(100A, 100B) 각각은 제1 절연막(101), 도전패턴들(111), 층간 절연막들(121) 및 제2 절연막(131)을 포함할 수 있다. 제2 절연막(131)은 제1 절연막(101)으로부터 제1 방향(D1)으로 이격될 수 있다. 도전패턴들(111) 및 층간 절연막들(121)은 제1 절연막(101)과 제2 절연막(131) 사이에 배치될 수 있다. 제1 절연막(101), 도전패턴들(111), 층간 절연막들(121) 및 제2 절연막(131) 각각은 제1 방향(D1)을 향하는 축에 직교하는 평면에 나란하게 연장될 수 있다. 일 실시 예로서, 제1 절연막(101), 도전패턴들(111), 층간 절연막들(121) 및 제2 절연막(131) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다.
도전패턴들(111)은 제1 절연막(101) 상에 배치될 수 있다. 도전패턴들(111)은 제1 절연막(101)으로부터 제1 방향(D1)으로 서로 상이한 거리로 이격될 수 있다. 도전패턴들(111)은 하부 도전패턴(111A), 상부 도전패턴(111B) 및 복수의 중간 도전패턴들(111C)을 포함할 수 있다. 하부 도전패턴(111A)은 도전패턴들(111) 중 제1 절연막(101)에 가장 인접한 도전패턴으로 정의될 수 있다. 하부 도전패턴(111A)은 제1 절연막(101)에 접촉될 수 있다. 상부 도전패턴(111B)은 제1 절연막(101)으로부터 제1 방향(D1)으로 가장 멀리 이격된 도전패턴으로 정의될 수 있다. 중간 도전패턴들(111C)은 하부 도전패턴(111A)과 상부 도전패턴(111B) 사이에 배치될 수 있다. 하부 도전패턴(111A) 및 상부 도전패턴(111B) 중 하나는 도 3에 도시된 하부 셀렉트 라인(LSL)으로 이용될 수 있고, 나머지 하나는 도 3에 도시된 상부 셀렉트 라인(USL)으로 이용될 수 있다. 중간 도전패턴들(111C)은 도 3에 도시된 워드라인들(WL)로 이용될 수 있다.
도전패턴들(111)은 셀 어레이 영역(AR1) 및 콘택영역(AR2)에서 제1 절연막(101)에 중첩될 수 있다. 도전패턴들(111)은 콘택영역(AR2)에서 계단형 구조를 형성할 수 있다. 일 실시 예로서, 계단형 구조를 제공할 수 있도록, 도전패턴들(111)은 콘택영역(AR2)에서 제2 방향(D2)으로 상이한 길이로 형성될 수 있다. 보다 구체적으로, 콘택영역(AR2)에서 도전패턴들(111)의 제2 방향(D2)으로의 길이는 도전패턴들(111)이 제1 절연막(101)에 가까워질수록 증가될 수 있다.
도전패턴들(111)은 라인부들(111L) 및 패드부들(111P)을 포함할 수 있다. 패드부들(111P)은 콘택영역(AR2)에서 제1 절연막(101)에 중첩될 수 있다. 패드부들(111P)은 서로 상이한 레벨들에 배치될 수 있다. 패드부들(111P)은 서로 중첩되지 않도록 배치될 수 있다. 라인부들(111L)은 패드부들(111P)로부터 셀 어레이 영역(AR1)을 향해 연장될 수 있고, 셀 어레이 영역(AR1)에서 제1 절연막(101)에 중첩될 수 있다. 제1 방향(D1)에서, 패드부들(111P) 각각의 두께(T2)는 라인부들(111L) 각각의 두께(T1)보다 클 수 있다.
상부 도전패턴(111B) 및 중간 도전패턴들(111C)의 패드부들(111P)은 상부 도전패턴(111B) 및 중간 도전패턴들(111C)의 단부들을 구성할 수 있다. 중간 도전패턴들(111C)의 패드부들(111P)은 라인부들(111L) 및 층간 절연막들(121)에 의해 덮히지 않을 수 있다.
하부 도전패턴(111A)의 패드부(111P)는 하부 패드부(111LP)로 정의될 수 있으며, 하부 도전패턴(111A)의 라인부(111L)는 하부 라인부(111LL)로 정의될 수 있다. 상부 도전패턴(111B)의 패드부(111P)는 상부 패드부(111UP)로 정의될 수 있으며, 상부 도전패턴(111B)의 라인부(111L)는 상부 라인부(111UL)로 정의될 수 있다.
하부 도전패턴(111A)은 하부 패드부(111LP)로부터 하부 라인부(111LL)와 상반된 방향으로 연장된 돌출부(111PR)을 가질 수 있다. 제1 방향(D1)에서, 돌출부(111PR)의 두께(T3)는 하부 패드부(111LP)의 두께(T2)보다 작을 수 있다. 제1 방향(D1)에서, 돌출부(111PR)의 두께(T3)는 하부 라인부(111LL)의 두께(T1)보다 작을 수 있다. 돌출부(111PR)는 하부 도전패턴(111A)의 단부를 구성할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 하부 패드부(111LP)가 하부 도전패턴(111A)의 단부를 구성할 수 있도록 돌출부(111PR)는 생략될 수 있다.
제2 절연막(131)은 상부 도전패턴(111B)의 상부 라인부(111UL) 상에 배치될 수 있다. 상부 도전패턴(111B)의 상부 패드부(111UP)는 제2 절연막(131)에 의해 덮히지 않을 수 있다.
반도체 메모리 장치는 제2 절연막(131)의 가장자리(131EG) 상에 배치된 더미 도전패턴(141)을 포함할 수 있다. 더미 도전패턴(141)은 제2 절연막(131)을 사이에 두고 상부 라인부(111UL)에 중첩될 수 있다. 제1 방향(D1)에서, 더미 도전패턴(141)의 두께(T4)는 도전패턴들(111)의 패드부들(111P) 각각의 두께(T2)보다 작을 수 있다. 제1 방향(D1)에서, 더미 도전패턴(141)의 두께(T4)는 도전패턴들(111)의 라인부들(111L) 각각의 두께(T1)보다 작을 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 더미 도전패턴(141)은 생략될 수 있다.
도전패턴들(111)의 패드부들(111P) 상에 제1 절연패턴들(151A)이 각각 배치될 수 있다. 제1 절연패턴들(151A)은 층간 절연막들(121)로부터 제2 방향(D2)으로 이격될 수 있다. 제1 절연패턴들(151A) 각각은 이에 인접한 패드부(111P)보다 제2 방향(D2)으로 돌출될 수 있다.
돌출부(111PR) 상에 제2 절연패턴(151B)이 배치될 수 있다. 제2 절연패턴(151B)은 하부 패드부(111LP)로부터 제2 방향(D2)으로 이격될 수 있다. 제2 절연패턴(151B)은 돌출부(111PR)보다 제2 방향(D2)으로 돌출될 수 있다.
더미 도전패턴(141) 상에 제3 절연패턴(151C)이 배치될 수 있다. 제3 절연패턴(151C)은 더미 도전패턴(141)보다 제2 방향(D2)으로 돌출될 수 있다.
제1 절연패턴들(151A), 제2 절연패턴(151B), 및 제3 절연패턴(151C)은 서로 상이한 레벨들에 배치될 수 있고, 서로 중첩되지 않을 수 있다.
적층체들(100A, 100B) 각각은 상부 절연막(161)으로 덮힐 수 있다. 상부 절연막(161)은 적층체들(100A, 100B) 각각의 계단형 구조를 덮을 수 있다. 상부 절연막(161)은 제1 절연패턴들(151A), 제2 절연패턴(151B), 및 제3 절연패턴(151C)을 덮을 수 있다. 상부 절연막(161)은 제1 절연패턴들(151A)과 층간 절연막들(121) 사이의 공간을 채울 수 있다. 상부 절연막(161)은 실질적으로 평탄한 표면을 가질 수 있다.
반도체 메모리 장치는 채널구조(173) 및 채널구조(173)의 측벽을 감싸는 메모리막(171)을 포함할 수 있다. 채널구조(173) 및 메모리막(171)은 셀 어레이 영역(AR1)에서 적층체들(100A, 100B) 각각을 관통할 수 있다. 도면에 구체화하진 않았으나, 메모리막(171)은 채널구조(173)의 측벽을 감싸는 터널 절연막, 터널 절연막의 측벽을 감싸는 데이터 저장막, 및 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 포함할 수 있다. 터널 절연막, 데이터 저장막, 및 블로킹 절연막은 제1 방향(D1)으로 연장될 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있고, 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다.
반도체 메모리 장치는 적층체들(100A, 100B) 사이에 배치된 도전성 소스콘택(183)을 포함할 수 있다. 적층체들(100A, 100B) 각각과 도전성 소스콘택(183) 사이에 측벽 절연막(181)이 배치될 수 있다.
반도체 메모리 장치는 도전성 콘택들(185)을 포함할 수 있다. 도전성 콘택들(185)은 콘택영역(AR2)에서 적층체들(100A, 100B) 각각에 중첩된 상부 절연막(161)을 관통할 수 있고, 패드부들(111P)에 각각 중첩될 수 있다.
도 6a 및 도 6b는 도 5에 도시된 반도체 메모리 장치의 단면도들이다. 도 6a은 도 5에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 6b는 도 5에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체 메모리 장치는 절연기둥들(135)을 포함할 수 있다. 절연기둥들(135)은 도 5에 도시된 콘택영역(AR2)에서 제1 절연막(101)을 관통하고, 도 5에 도시된 제1 방향(D1)으로 서로 다른 길이로 연장될 수 있다.
절연기둥들(135)의 단부들(135EP)은 제1 절연막(101) 위의 서로 상이한 레벨들에 배치될 수 있다. 절연기둥들(135)의 단부들(135EP)은 도전패턴들(111)의 라인부들(111L)로부터 이격될 수 있다. 절연기둥들(135)은 단부들(135EP)은 도전패턴들(111)의 패드부들(111P)에 의해 각각 감싸일 수 있다.
절연기둥들(135)은 상부 라인부(111UL)와 돌출부(111PR) 사이의 영역에 배치될 수 있다. 절연기둥들(135) 중 하부 패드부(111LP)에 의해 중첩된 절연기둥을 제외한 나머지는 층간 절연막들(121) 중 적어도 하나와 하부 라인부(111LL)를 관통할 수 있다. 절연기둥들(135) 중 상부 패드부(111UP)에 의해 중첩된 절연기둥은 중간 도전패턴들(111C)의 라인부들(111L)을 관통할 수 있다. 절연기둥들(135) 중 중간 도전패턴들(111C)의 패드부들(111P)에 의해 중첩된 절연기둥들은 중간 도전패턴들(111C)의 라인부들(111L) 및 하부 라인부(111LL) 중 적어도 하나를 관통할 수 있다.
도전성 콘택들(185)은 절연기둥들(135)에 각각 중첩될 수 있다. 도전성 콘택들(185)은 더미 도전패턴(141)과 돌출부(111PR) 사이의 영역에 배치될 수 있다. 도전성 콘택들(185)은 상부 절연막(161) 및 제1 절연패턴들(151A)을 관통할 수 있다. 도전성 콘택들(185)은 패드부들(111P)에 각각 접촉될 수 있다.
패드부들(111P)은 절연기둥들(135)의 상면들(TS)과 도전성 콘택들(185)의 바닥면들(BS) 사이로 연장될 수 있다.
제1 절연패턴들(151A)은 도전성 콘택들(185)을 각각 감싸고, 패드부들(111P)에 나란하게 연장될 수 있다.
메모리막(171) 및 채널구조(173)는 제1 절연막(101), 도전패턴들(111)의 라인부들(111L), 층간 절연막들(121), 제2 절연막(131) 및 상부 절연막(161)을 관통할 수 있다.
채널구조(173)는 반도체막(SE) 및 코어 절연막(CO)을 포함할 수 있다. 반도체막(SE)은 채널영역(CH) 및 도프트 영역(DA)을 포함할 수 있다. 채널영역(CH)은 코어 절연막(CO)과 메모리막(171) 사이에 배치될 수 있고, 도프트 영역(DA)은 코어 절연막(CO)에 중첩될 수 있다. 반도체막(SE)은 실리콘등의 반도체 물질을 포함할 수 있다. 도프트 영역(DA)은 도전형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 영역(DA)은 n형 불순물을 포함할 수 있다.
적층체들(100A, 100B) 사이의 도전성 소스콘택(183) 및 측벽 절연막(181)은 상부 절연막(161)의 측벽을 따라 연장될 수 있다.
도 5, 도 6a 및 도 6b에 도시된 구조는 도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)에 적용될 수 있다. 도 5, 도 6a 및 도 6b에 도시된 구조는 상하반전되어, 도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)에 적용될 수 있다.
도 7은 도 5에 도시된 반도체 메모리 장치의 평면도이다. 도 7은 도 6a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 반도체 메모리 장치의 평면도이다.
도 7을 참조하면, 도전패턴(111)은 측벽 절연막(181)에 의해 도전성 소스콘택(183)과 절연될 수 있다. 도 7은 중간 도전패턴(111C)의 평면도를 나타낸다.
하나의 중간 도전패턴(111C)은 절연기둥들(135) 중 일부를 감쌀 수 있다. 중간 도전패턴(111C)에 의해 감싸이며, 중간 도전패턴(111C)의 측벽(111SW)에 인접한 하나의 절연기둥(135P)은 중간 도전패턴(111C)의 패드부(111P)로 둘러싸일 수 있다.
하나의 절연기둥(135P)을 기준으로 셀 어레이 영역(AR1) 측에 배치된 절연기둥들(135A)은 중간 도전패턴(111C)의 라인부(111L)에 의해 감싸일 수 있다. 라인부(111L)는 셀 어레이 영역(AR1)으로 연장될 수 있고, 메모리막(171)을 사이에 두고 채널구조(173)를 감쌀 수 있다.
하나의 절연기둥(135P)을 기준으로 셀 어레이 영역(AR1)과 상반된 방향을 향하여 배치된 절연기둥들(135B)은 중간 도전패턴(111C) 아래에 배치된 도전패턴들 중 적어도 어느 하나에 의해 감싸일 수 있다.
절연기둥들(135) 각각의 횡단면 면적은 도전성 콘택들(185) 각각의 횡단면 면적보다 넓을 수 있다. 이로써, 본 발명의 실시 예는 도전성 콘택들(185)과 절연기둥들(135) 간 오버레이 마진을 확보할 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 콘택영역에 대한 단면도이다. 이하, 중복되는 구성에 대한 구체적인 설명은 생략한다.
도 8을 참조하면, 반도체 메모리 장치는 도전패턴들(111) 및 층간 절연막들(121)의 적층체를 포함할 수 있다. 도전패턴들(111) 및 층간 절연막들(121)의 적층체는 콘택영역(AR2)에서 제1 절연막(101)에 중첩되고, 콘택영역(AR2)에서 계단형 구조로 형성될 수 있다. 도전패턴들(111) 중 상부 도전패턴(111B) 상에 제2 절연막(131)이 배치될 수 있다. 제2 절연막(131)의 가장자리(131EG)는 더미 도전패턴(141)에 의해 중첩될 수 있다.
도전패턴들(111)의 패드부들(111P)에 제1 절연패턴들(151A)이 중첩될 수 있다. 도전패턴들(111) 중 하부 도전패턴(111A)의 돌출부(111PR)에 제2 절연패턴(151B)이 중첩될 수 있다. 더미 도전패턴(141)에 제3 절연패턴(151C)이 중첩될 수 있다.
상부 절연막(161)은 제1 절연막(101), 도전패턴들(111) 및 층간 절연막들(121)의 적층체, 제2 절연막(131), 더미 도전패턴(141), 제1 절연패턴들(151A), 제2 절연패턴(151B), 및 제3 절연패턴(151C)을 덮을 수 있다.
절연기둥들(135)은 도전패턴들(111)의 패드부들(111P)에 의해 각각 중첩될 수 있다. 절연기둥들(135)은 패드부들(111P)로 둘러싸인 단부들(135EP)을 가질 수 있다. 절연기둥들(135)은 단부들(135EP)로부터 제1 절연막(101)을 관통하도록 연장될 수 있다.
반도체 메모리 장치는 절연기둥들(135)에 중첩된 도전성 콘택들(185')을 포함할 수 있다. 도전성 콘택들(185')은 상부 절연막(161) 및 제1 절연패턴들(151A)을 관통할 뿐 아니라, 패드부들(111P)을 각각 관통할 수 있다. 일 실시 예로서, 도전성 콘택들(185')은 절연기둥들(135)의 내부로 연장될 수 있다. 도전성 콘택들(185')은 절연기둥들(135)에 접촉된 바닥면들(BS')을 가질 수 있다. 본 발명의 실시 예에 따르면, 도전성 콘택들(185')의 측벽들(185SW)은 패드부들(111P) 접촉될 수 있다.
도 9a 및 도 9b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 나타내는 단면도들이다. 도 9a 및 도 9b는 반도체 메모리 장치의 셀 어레이 영역에 대한 단면도들이다. 도 9a 및 도 9b는 제1 절연막에 의해 중첩되는 소스막들에 대한 다양한 실시 예들을 나타낸다. 이하 중복되는 구성에 대한 구체적인 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 반도체 메모리 장치는 소스막(201 또는 250)을 포함할 수 있다. 제1 절연막(101), 도전패턴들(111), 층간 절연막들(121), 제2 절연막(131), 및 상부 절연막(161)은 소스막(201 또는 250)에 중첩될 수 있다. 채널구조(173)의 반도체막(SE)은 소스막(201 또는 250)에 접속된 채널영역(CH1 또는 CH2)을 포함할 수 있다.
도 9a를 참조하면, 소스막(201)은 도전형 불순물을 포함하는 도프트 반도체 물질을 포함할 수 있다. 일 실시 예로서, 소스막(201)은 n형 도프트 실리콘을 포함할 수 있다. 반도체막(SE)의 채널영역(CH1)은 소스막(201)에 접촉된 바닥면을 가질 수 있다. 메모리막(171)은 반도체막(SE)의 측벽을 감쌀 수 있다.
도 9b를 참조하면, 소스막(250)은 제1 도프트 반도체 패턴(251), 채널콘택패턴(253), 및 제2 도프트 반도체 패턴(255)을 포함할 수 있다. 채널콘택패턴(253)은 제1 절연막(101)과 제1 도프트 반도체 패턴(251) 사이에 배치될 수 있다. 제2 도프트 반도체 패턴(255)은 제1 절연막(101)과 채널콘택패턴(253) 사이에 배치될 수 있다. 도면에 도시하진 않았으나, 제2 도프트 반도체 패턴(255)은 생략될 수 있다.
제1 도프트 반도체 패턴(251)은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 채널콘택패턴(253)은 도전형 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 제2 도프트 반도체 패턴(255)은 채널콘택패턴(253)과 동일한 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 채널콘택패턴(253) 및 제2 도프트 반도체 패턴(255) 각각은 n형 도프트 실리콘을 포함할 수 있다.
메모리막(171) 및 채널구조(173)는 제2 도프트 반도체 패턴(255)을 관통하도록 연장될 수 있다. 채널구조(173)는 제1 도프트 반도체 패턴(251) 내부로 연장될 수 있다. 채널구조(173)의 반도체막(SE)은 채널콘택패턴(253)에 접촉될 수 있다. 보다 구체적으로, 반도체막(SE)의 채널영역(CH2)은 채널콘택패턴(253)에 접촉된 측벽을 가질 수 있다. 반도체막(SE)의 채널영역(CH2)은 제1 도프트 반도체 패턴(251)의 홈에 삽입될 수 있다. 반도체 메모리 장치는 제1 도프트 반도체 패턴(251)과 반도체막(SE)의 채널영역(CH2) 사이에 배치된 더미 메모리막(171L)을 더 포함할 수 있다.
도 9a 및 도 9b에 반도체 메모리 장치들의 하부 도전패턴들(111A) 각각은 소스 셀렉트 라인으로 이용될 수 있다.
이하, 콘택영역을 위주로 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 10a 및 도 10b는 적층체 및 예비 절연기둥들을 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 10a 및 도 10b를 참조하면, 미리 준비된 하부구조(미도시) 상에 제1 절연막(301)을 형성할 수 있다. 하부구조는 기판, 도프트 반도체막, 또는 다층막 등 다양할 수 있다. 이 후, 제1 절연막(301) 상에 적층체(300)를 형성할 수 있다. 제1 절연막(301)은 산화물을 포함할 수 있다.
제1 절연막(301)의 표면에 교차하는 제1 방향(D1)으로 제1 물질막들(311) 및 제2 물질막들(321)을 한층씩 교대로 적층함으로써, 적층체(300)가 형성될 수 있다. 제1 물질막들(311) 및 제2 물질막들(321) 각각은 제1 절연막(301)의 표면에 나란한 평면에서 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다.
제1 물질막들(311)은 제2 물질막들(321)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 제1 물질막들(311) 각각은 도전물을 포함할 수 있고, 제2 물질막들(321) 각각은 절연물을 포함할 수 있다. 다른 일 실시 예로서, 제1 물질막들(311)은 제1 절연막(301) 및 제2 물질막들(321)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 보다 구체적으로, 제1 물질막들(311)은 실리콘 질화물등의 질화물을 포함할 수 있고, 제2 물질막들(321)은 실리콘 산화물등의 산화물을 포함할 수 있다.
이어서, 적층체(300) 상에 제2 절연막(331)을 형성할 수 있다. 제2 절연막(331)은 제1 물질막들(311)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 제2 절연막(331)은 제1 물질막들(311)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 보다 구체적으로, 제2 절연막(331)은 산화물을 포함할 수 있다.
이 후, 예비 절연기둥들(335)을 형성할 수 있다. 예비 절연기둥들(335)은 제2 절연막(331), 적층체(300) 및 제1 절연막(301)를 관통할 수 있다. 예비 절연기둥들(335)은 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 예비 절연기둥들(335)은 제1 물질막들(311)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 예비 절연기둥들(335)은 제1 물질막들(311)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 보다 구체적으로, 예비 절연기둥들(335)은 산화물을 포함할 수 있다.
도 11a 및 도 11b는 절연기둥들 및 계단형 구조를 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 11a 및 도 11b를 참조하면, 제2 절연막(331) 및 도 10a 및 도 10b에 도시된 적층체(300)를 식각함으로써, 계단형 구조(300ST)가 정의될 수 있다. 이 때, 도 10a 및 도 10b에 도시된 예비 절연기둥들(335)이 식각됨으로써, 절연기둥들(335A 내지 335G)이 정의될 수 있다.
절연기둥들(335A 내지 335G)은 제1 방향(D1)으로 서로 상이한 길이를 가질 수 있다. 절연기둥들(335A 내지 335G)의 상면들(335SU) 각각은 제2 절연막(331)이 배치된 레벨보다 낮은 레벨에 배치될 수 있다. 절연기둥들(335A 내지 335G)의 상면들(335SU)은 제2 절연막(331)으로 덮히지 않고 노출될 수 있다.
계단형 구조(300ST)는 제1 물질막들(311)의 상면들(311S)로 구성된 층계들을 포함할 수 있다. 제1 물질막들(311)의 상면들(311S)은 제2 절연막(331)으로 덮히지 않고 노출될 수 있다.
제1 물질막들(311)의 상면들(311S)과 절연기둥들(335A 내지 335G)의 상면들(335SU)은 패드영역들(340)을 제공할 수 있다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 패드패턴들을 형성하는 공정에 대한 일 실시 예를 나타내는 도면들이다.
도 12a 및 도 12b를 참조하면, 계단구조(300ST) 상에 패드막(343)을 컨포멀하게 형성할 수 있다. 패드막(343)은 제1 절연막(301), 및 제2 절연막(331)을 덮도록 연장될 수 있다. 패드막(343)은 절연기둥들(335A 내지 335G)을 덮을 수 있다. 상술한 패드막(343)의 구조에 따르면, 패드영역들(340)이 패드막(343)으로 덮힐 수 있다.
패드막(343)은 제1 절연막(301), 제2 물질막들(321), 및 제2 절연막(331)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 패드막(343)은 도전물을 포함할 수 있다. 다른 실시 예로서, 패드막(343)은 제1 절연막(301), 제2 물질막들(321), 및 제2 절연막(331)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 보다 구체적으로, 패드막(343)은 실리콘 질화물을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 패드막(343) 상에 절연패턴들(345A, 345B1, 345C1)을 형성할 수 있다. 절연패턴들(345A, 345B1, 345C1)은 패드막(343)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 절연패턴들(345A, 345B1, 345C1)은 산화물을 포함할 수 있다.
절연패턴들(345A, 345B1, 345C1)은 복수의 제1 절연패턴들(345A), 제2 절연패턴(345B1), 및 제3 절연패턴(345C1)을 포함할 수 있다. 제1 절연패턴들(345A), 제2 절연패턴(345B1), 및 제3 절연패턴(345C1)은 서로 이격될 수 있다.
제1 절연패턴들(345A)은 패드영역들(340)에 각각 중첩될 수 있다. 달리 표현하면, 제1 절연패턴들(345A)은 제1 물질막들(311)의 상면들(311S)에 각각 중첩될 뿐 아니라, 절연기둥들(335A 내지 335G)의 상면들(335SU)에 각각 중첩될 수 있다.
제2 절연패턴(345B1)은 제1 절연막(301)에 중첩될 수 있다. 제2 절연패턴(345B1)은 제1 절연패턴들(345A) 각각보다 제1 방향(D1)으로 제1 절연막(301)으로부터 더 가깝게 배치될 수 있다. 제1 방향(D1)으로 이웃한 제1 절연막(301)과 제2 절연패턴(345B1)의 사이에 패드막(343)의 일부가 개재될 수 있다. 제1 물질막들(311) 및 제2 물질막들(321)은 제1 방향(D1)으로 이웃한 제1 절연막(301)과 제2 절연패턴(345B1)의 사이에 개재되지 않을 수 있다.
제3 절연패턴(345C1)은 제2 절연막(331)에 중첩될 수 있다. 제3 절연패턴(345C1)은 제1 절연패턴들(345A) 각각보다 제1 방향(D1)으로 제1 절연막(301)으로부더 더 멀리 떨어져 배치될 수 있다. 제1 방향(D1)으로 이웃한 제2 절연막(331)과 제3 절연패턴(345C1)과 사이에 패드막(343)의 일부가 개재될 수 있다. 제1 방향(D1)으로 이웃한 제1 절연막(301)과 제3 절연패턴(345C1) 사이에 제1 물질막들(311) 및 제2 물질막들(321)이 배치될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 절연패턴들(345A)을 덮는 마스크 패턴(351)을 형성할 수 있다. 일 실시 예로서, 마스크 패턴(351)은 포토리소그래피 공정에 의해 정의된 포토레지스트 패턴일 수 있다. 마스크 패턴(351)은 도 13a 및 도 13b에 도시된 제2 절연패턴(345B1)의 일부에 중첩된 단부와, 도 13a 및 도 13b에 도시된 제3 절연패턴(345C1)의 일부에 중첩된 단부를 포함할 수 있다.
이어서, 마스크 패턴(351)을 식각 베리어로 이용한 식각공정으로 도 13a 및 도 13b에 도시된 제2 절연패턴(345B1)과 제3 절연패턴(345C1) 각각의 일부영역을 제거할 수 있다. 이로써, 폭이 좁아진 제2 절연패턴(345B2)과 제3 절연패턴(345C2)이 잔류될 수 있고, 패드막(343)의 일부가 노출될 수 있다.
이 후, 마스크 패턴(351)을 제거할 수 있다.
도 15a 및 도 15b를 참조하면, 제1 절연패턴들(345A), 제2 절연패턴(345B2), 및 제3 절연패턴(345C2)을 식각 베리어로 이용한 식각공정을 통해 도 14a 및 도 14b에 도시된 패드막(343)의 일부를 제거할 수 있다. 이때, 식각공정은 제2 물질막들(321)의 측벽들이 노출되도록 실시될 수 있다. 식각공정에 의해, 도 14a 및 도 14b에 도시된 패드막(343)은 패드패턴들(343A, 343B, 343C)로 분리될 수 있다.
패드패턴들(343A, 343B, 343C)은 복수의 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)을 포함할 수 있다. 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)은 서로 이격될 수 있다. 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)은 상이한 레벨들에 배치될 수 있다.
제1 패드패턴들(343A)은 패드영역들(340) 상에 배치될 수 있다. 달리 표현하면, 제1 패드패턴들(343A)은 제1 물질막들(311)의 상면들(311S)에 각각 중첩될 뿐 아니라, 절연기둥들(335A 내지 335G)의 상면들(335SU)에 각각 중첩될 수 있다.
제2 패드패턴(343B)은 제2 절연패턴(345B2)과 제1 절연막(301) 사이에 배치될 수 있다. 제3 패드패턴(343C)은 제3 절연패턴(345C2)과 제2 절연막(331) 사이에 배치될 수 있다.
도 16a 및 도 16b는 슬릿의 형성공정에 대한 일 실시 예를 나타내는 도면들이다.
도 16a 및 도 16b를 참조하면, 제2 절연막(331) 상에 상부 절연막(353)을 형성할 수 있다. 상부 절연막(353)은 제1 절연패턴들(345A), 제2 절연패턴(345B2), 및 제3 절연패턴(345C2)을 덮을 수 있다. 상부 절연막(353)은 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)을 덮을 수 있다. 상부 절연막(353)은 계단형 구조(300ST) 및 제1 절연막(301)을 덮을 수 있다. 상부 절연막(353)은 제1 절연패턴들(345A) 및 제2 절연패턴(345B2)과 제2 물질막들(321) 사이의 공간들을 채울 수 있다.
상부 절연막(353)은 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 상부 절연막(353)은 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 보다 구체적으로, 상부 절연막(353)은 산화물을 포함할 수 있다.
이어서, 식각공정을 통해 슬릿(355)을 형성할 수 있다. 슬릿(355)은 상부 절연막(353), 제2 절연막(331), 제1 물질막들(311), 제2 물질막들(321), 및 제1 절연막(301)을 관통할 수 있다. 슬릿(355)은 제1 절연패턴들(345A), 제2 절연패턴(345B2), 및 제3 절연패턴(345C2)을 관통하도록 연장될 수 있다. 슬릿(355)은 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)을 관통하도록 연장될 수 있다.
제1 절연막(301), 제1 물질막들(311), 제2 물질막들(321), 상부 절연막(353), 제2 절연막(331), 제1 패드패턴들(343A), 제2 패드패턴(343B), 제3 패드패턴(343C), 제1 절연패턴들(345A), 제2 절연패턴(345B2), 및 제3 절연패턴(345C2) 각각은 슬릿(355)의 양측에 잔류될 수 있다.
이어지는 후속 공정들은 다양할 수 있다.
일 실시 예로서, 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C) 각각이 도전물을 포함하는 경우, 도 19 및 도 20에 도시된 공정들이 이어질 수 있다. 도전물인 제1 물질막들(311), 제1 패드패턴들(343A) 및 제2 패드패턴(343B)은 도 5 및 도 8에 도시된 도전패턴들(111)로 이용될 수 있다. 도전물인 제3 패드패턴(343C)은 도 5 및 도 8에 도시된 더미 도전패턴(141)으로 이용될 수 있다.
다른 실시 예로서, 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C) 각각이 절연물을 포함하는 경우, 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)을 도전패턴들로 교체하는 공정을 수행한 후, 도 19 및 도 20에 도시된 공정들을 수행할 수 있다.
도 17a, 도 17b, 도 18a 및 도 18b는 도전패턴들의 형성공정에 대한 일 실시 예를 나타내는 도면들이다.
도 17a 및 도 17b를 참조하면, 슬릿(355)을 통해 제1 물질막들(311), 제1 패드패턴들(343A), 제2 패드패턴(343B), 및 제3 패드패턴(343C)을 선택적으로 제거할 수 있다. 이로써, 개구부들(359A, 359B, 359C, 359D)이 정의될 수 있다.
개구부들(359A, 359B, 359C, 359D)은 제2 물질막들(321) 및 제2 절연막(331)에 의해 제1 방향(D1)으로 서로 이격될 수 있다. 개구부들(359A, 359B, 359C, 359D)은 제1 개구부(359A), 제2 개구부(359B), 복수의 제3 개구부들(359C), 및 제4 개구부(359D)를 포함할 수 있다.
이하, 절연기둥들(335A 내지 335G)을 제1 절연기둥(335A), 제2 절연기둥(335G), 및 제3 절연기둥들(335B 내지 335F)로 구분하여 명명한다. 제1 절연기둥(335A)은 절연기둥들(335A 내지 335G) 중 가장 짧은 길이를 가질 수 있으며, 제2 절연기둥(335G)은 절연기둥들(335A 내지 335G) 중 가장 긴 길이를 가질 수 있다. 제3 절연기둥들(335B 내지 335F)은 절연기둥들(335A 내지 335G) 중 제1 절연기둥(335A) 및 제2 절연기둥(335G)을 제외한 나머지들로 정의될 수 있다.
이하, 제2 물질막들(321)을 최하층 제2 물질막(321B), 중간층 제2 물질막들(321M), 및 최상층 제2 물질막(321T)으로 구분하여 명명한다. 최하층 제2 물질막(321B)은 제2 물질막들(321) 중 제1 방향(D1)으로 제1 절연막(301)에 가장 가깝게 배치될 수 있다. 최상층 제2 물질막(321T)은 제2 물질막들(321) 중 제1 방향(D1)으로 제1 절연막(301)으로부터 가장 멀리 배치될 수 있다. 중간층 제2 물질막들(321M)은 최하층 제2 물질막(321B)과 최상층 제2 물질막(321T) 사이에 제1 방향(D1)으로 이격되어 배치될 수 있다.
제1 개구부(359A)는 제1 절연막(301)과 최하층 제2 물질막(321B) 사이로부터 제1 절연막(301)과 제1 절연기둥(335A)에 중첩된 제1 절연패턴(345A) 사이로 연장될 수 있다. 또한, 제1 개구부(359A)는 제1 절연막(301)과 제2 절연패턴(345B2) 사이로 연장될 수 있다. 제1 절연기둥(335A)의 단부(335EG)는 제1 개구부(359A)에 의해 노출될 수 있다.
제2 개구부(359B)는 최상층 제2 물질막(321T)과 제2 절연막(331) 사이로부터 최상층 제2 물질막(321T)과 제2 절연기둥(335G)에 중첩된 제1 절연패턴(345A) 사이로 연장될 수 있다. 제2 절연기둥(335G)의 단부(335EG)는 제2 개구부(359B)에 의해 노출될 수 있다.
제3 개구부들(359C)은 제1 방향(D1)으로 이웃한 제2 물질막들(321) 사이에 정의될 수 있다. 제3 개구부들(359C)은 제3 절연기둥들(335B 내지 335F)에 중첩된 제1 절연패턴들(345A)과 중간층 제2 물질막들(321M) 사이로 연장될 수 있다. 제3 절연기둥들(335B 내지 335F)의 단부들(335EG)은 제3 개구부들(359C)에 의해 각각 노출될 수 있다.
제4 개구부(359D)는 제2 절연막(331)과 제3 절연패턴(345C2) 사이에 정의될 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b에 도시된 제1 개구부(359A), 제2 개구부(359B), 제3 개구부들(359C), 및 제4 개구부(359D)를 도전패턴들(361A, 361B, 361C, 361D)로 채울수 있다. 도전패턴들(361A, 361B, 361C, 361D)은 슬릿(355)을 통해 도전물을 유입함으로써 형성될 수 있다.
도전패턴들(361A, 361B, 361C, 361D)은 제2 물질막들(321) 및 제2 절연막(331)에 의해 서로 절연될 수 있다. 도전패턴들(361A, 361B, 361C, 361D)은 서로 상이한 레벨들에서 절연기둥들(335A 내지 335G)의 단부들(335EG)을 각각 감쌀 수 있다. 도전패턴들(361A, 361B, 361C, 361D)은, 하부 도전패턴(361A), 상부 도전패턴(361B), 복수의 중간 도전패턴들(361C), 및 더미 도전패턴(361D)을 포함할 수 있다.
하부 도전패턴(361A)은 도 17a 및 도 17b에 도시된 제1 개구부(359A)를 채울 수 있다. 하부 도전패턴(361A)은 제1 절연기둥(335A)의 단부(335EG)를 감쌀 수 있다. 하부 도전패턴(361A)은 제1 절연기둥(335A)과 제1 절연기둥(335A)에 중첩된 제1 절연패턴(345A) 사이로 연장될 수 있다.
상부 도전패턴(361B)은 도 17a 및 도 17b에 도시된 제2 개구부(359B)를 채울 수 있다. 상부 도전패턴(361B)은 제2 절연기둥(335G)의 단부(335EG)를 감쌀 수 있다. 상부 도전패턴(361B)은 제2 절연기둥(335G)과 제2 절연기둥(335G)에 중첩된 제1 절연패턴(345A) 사이로 연장될 수 있다.
중간 도전패턴들(361C)은 도 17a 및 도 17b에 도시된 제3 개구부들(359C)을 각각 채울 수 있다. 중간 도전패턴들(361C)은 제3 절연기둥들(335B 내지 335F)의 단부들(335EG)을 각각 감쌀 수 있다. 중간 도전패턴들(361C)은 제3 절연기둥들(335G)과 제3 절연기둥들(335G)에 중첩된 제1 절연패턴들(345A) 사이로 연장될 수 있다.
도면에 도시되진 않았으나, 도 14a 및 도 14b에 도시된 마스크 패턴(351)이 도 13a 및 도 13b에 도시된 제3 절연패턴(345C1) 및 제2 절연패턴(345B1)에 중첩되지 않을 수 있다. 이 경우, 제2 절연패턴(345B2), 제3 절연패턴(345C2), 및 더미 도전패턴(361D)은 잔류되지 않을 수 있으며, 하부 도전패턴(361A)의 단부는 중간 도전패턴들(361C) 각각의 단부와 유사한 구조로 형성될 수 있다.
도 19는 측벽 절연막 및 도전성 소스콘택의 형성공정에 대한 일 실시 예를 나타내는 사시도이다.
도 19를 참조하면, 일 실시 예로서, 도 18a에 도시된 슬릿(355)의 측벽 상에 측벽 절연막(371)을 형성할 수 있다. 이후, 측벽 절연막(371)을 따라 연장된 도전성 소스콘택(373)을 형성할 수 있다.
다른 실시 예로서, 도 16b에 도시된 패드패턴들(343A) 각각이 도전패턴의 일부로서 잔류되는 경우, 측벽 절연막(371) 및 도전성 소스콘택(373)은 도 16a에 도시된 슬릿(355) 내부에 형성될 수 있다.
도 20은 도전성 콘택들의 형성공정에 대한 일 실시 예를 나타내는 사시도이다.
도 20을 참조하면, 상부 절연막(353)을 관통하는 도전성 콘택들(381)을 형성할 수 있다. 도전성 콘택들(381)은 제1 절연패턴들(345A)을 관통할 수 있다. 일 실시 예로서, 도전성 콘택들(381)은 도 18b에 도시된 절연기둥들(335A 내지 335G)에 각각 중첩될 수 있고, 도전패턴들(361A, 361B, 361C)에 접속될 수 있다.
도면에 도시되진 않았으나, 다른 실시 예로서, 도 16b에 도시된 패드패턴들(343A) 각각이 도전패턴의 일부로서 잔류되는 경우, 도전성 콘택들(381)은 도 16b에 도시된 패드패턴들(343A)에 접속될 수 있다.
도전성 콘택들(381)과 도전패턴들(361A, 361B, 361C)의 연결구조는 도 6a에 도시된 도전성 콘택들(185)과 도전패턴들(111)의 연결구조와 동일하거나, 도 8에 도시된 도전성 콘택들(185')과 도전패턴들(111)의 연결구조와 동일할 수 있다.
도 7을 참조하여 설명한 바와 유사하게, 도전성 콘택들(381)의 횡단면 면적은 도 18b에 도시된 절연기둥들(335A 내지 335G)의 횡단면 면적보다 좁을 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 21을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 제1 도전패턴, 제1 도전패턴의 라인부에 중첩되고 제1 도전패턴의 패드부를 노출시키는 제2 도전패턴, 제1 도전패턴과 제2 도전패턴 사이의 층간 절연막, 제1 도전패턴의 패드부로부터 서로 상반된 방향으로 연장된 제1 도전성 콘택 및 제1 절연기둥을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 제1 도전패턴, 제1 도전패턴의 라인부에 중첩되고 제1 도전패턴의 패드부를 노출시키는 제2 도전패턴, 제1 도전패턴과 제2 도전패턴 사이의 층간 절연막, 제1 도전패턴의 패드부로부터 서로 상반된 방향으로 연장된 제1 도전성 콘택 및 제1 절연기둥을 포함할 수 있다.
CP1, CP2, 111, 361A, 361B, 361C: 도전패턴
L1, L2, 111L: 라인부 P1, P2, 111P: 패드부
DP: 오목부 IL, 121: 층간 절연막
IP1, IP2, 135, 335A 내지 335G: 절연기둥
CT1, CT2, 185, 185'. 381: 도전성 콘택 101, 131, 301, 331: 절연막
161, 353: 상부 절연막 171: 메모리막
173: 채널구조 141, 361D: 더미 도전패턴
311: 제1 물질막 321: 제2 물질막
300: 적층체 335: 예비 절연기둥
300ST: 계단형 구조 343: 패드막
151A, 151B, 151C, 345A, 345B1, 345B2, 345C1, 345C2: 절연패턴
343A, 343B, 343C: 패드패턴
359A, 359B, 359C, 359D: 개구부

Claims (30)

  1. 제1 라인부 및 상기 제1 라인부로부터 연장된 제1 패드부를 갖는 제1 도전패턴;
    상기 제1 도전패턴의 상기 제1 라인부에 중첩되되 상기 제1 도전패턴의 상기 제1 패드부를 노출시키고, 제1 방향으로 상기 제1 도전패턴으로부터 이격된 제2 도전패턴;
    상기 제1 도전패턴과 상기 제2 도전패턴 사이의 층간 절연막;
    상기 제1 도전패턴의 상기 제1 패드부로부터 상기 제1 방향으로 연장된 제1 도전성 콘택; 및
    상기 제1 도전성 콘택에 의해 중첩되고, 상기 제1 패드부로부터 상기 제1 방향과 상반된 방향으로 연장된 제1 절연기둥을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 절연기둥의 횡단면의 면적은 상기 제1 도전성 콘택의 횡단면의 면적보다 넓은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 도전패턴의 상기 제1 패드부는, 상기 제1 방향과 상반된 방향을 향하는 바닥부에 정의된 오목부(depression)를 갖고,
    상기 제1 절연기둥은 상기 오목부에 삽입된 단부를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 방향에서 상기 제1 패드부의 두께는,
    상기 오목부의 깊이보다 크고, 상기 라인부의 두께보다 큰 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제2 도전패턴은,
    상기 제1 도전패턴의 상기 제1 패드부에 인접한 제2 패드부; 및
    상기 제2 패드부로부터 연장된 제2 라인부를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 도전패턴의 상기 제2 패드부로부터 상기 제1 방향으로 연장된 제2 도전성 콘택; 및
    상기 제2 도전성 콘택에 의해 중첩되고, 상기 제2 패드부로부터 상기 제1 방향과 상반된 방향으로 연장된 제2 절연기둥을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 절연기둥은 상기 층간 절연막 및 상기 제1 도전패턴의 상기 제1 라인부를 관통하는 반도체 메모리 장치.
  8. 셀 어레이 영역 및 콘택영역을 갖는 제1 절연막;
    상기 콘택영역에서 상기 제1 절연막을 관통하고, 제1 방향으로 서로 다른 길이로 연장된 절연기둥들;
    상기 제1 절연막 위의 서로 상이한 레벨들에서 상기 절연기둥들의 단부들을 각각 감싸는 패드부들을 갖는 도전패턴들; 및
    상기 절연기둥들에 각각 중첩되고, 상기 패드부들에 각각 접촉된 도전성 콘택들을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 도전패턴들은 상기 셀 어레이 영역에서 상기 제1 절연막에 중첩되도록 상기 패드부들로부터 각각 연장된 라인부들을 갖는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 도전패턴들 사이의 층간 절연막들;
    상기 도전패턴들의 상기 라인부들, 상기 층간 절연막들, 및 상기 제1 절연막을 관통하는 채널구조; 및
    상기 채널구조의 측벽을 감싸는 메모리막을 더 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제1 방향에서, 상기 패드부들 각각의 두께는 상기 라인부들 각각의 두께보다 큰 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 도전패턴들은 상기 제1 절연막에 접촉된 하부 도전패턴을 포함하고,
    상기 도전패턴들의 상기 패드부들은, 상기 하부 도전패턴의 하부 패드부를 포함하고,
    상기 도전패턴들의 상기 라인부들은, 상기 하부 패드부로부터 연장된 하부 라인부를 포함하고,
    상기 하부 도전패턴은 상기 하부 패드부로부터 상기 하부 라인부와 상반된 방향으로 연장된 돌출부를 갖는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 방향에서, 상기 돌출부의 두께는 상기 하부 라인부의 두께 및 상기 하부 패드부의 두께보다 작은 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 도전패턴들의 상기 라인부들 중 상기 제1 절연막으로부터 가장 멀리 배치된 상부 라인부 상의 제2 절연막; 및
    상기 제2 절연막의 가장자리 상에 배치된 더미 도전패턴을 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 방향에서, 상기 더미 도전패턴의 두께는 상기 도전패턴들의 상기 라인부들 각각의 두께보다 작은 반도체 메모리 장치.
  16. 제 8 항에 있어서,
    상기 절연기둥들 각각의 횡단면 면적은 상기 도전성 콘택들 각각의 횡단면 면적보다 넓은 반도체 메모리 장치.
  17. 제 8 항에 있어서,
    상기 도전패턴들의 상기 패드부들은 상기 절연기둥들의 상면들과 상기 도전성 콘택들의 바닥면들 사이로 연장된 반도체 메모리 장치.
  18. 제 8 항에 있어서,
    상기 도전성 콘택들은 상기 절연기둥들 내부로 연장된 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 도전패턴들의 상기 패드부들은 상기 도전성 콘택들의 측벽들에 접촉된 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 도전성 콘택들은 상기 절연기둥들에 접촉된 바닥면을 갖는 반도체 메모리 장치.
  21. 절연막을 형성하는 단계;
    상기 절연막을 관통하고, 상기 절연막의 표면에 교차하는 제1 방향으로 상이한 길이를 갖는 절연기둥들을 형성하는 단계;
    상기 절연막에 중첩되고, 서로 상이한 레벨들에서 상기 절연기둥들의 단부들을 각각 감싸는 도전패턴들을 형성하는 단계; 및
    상기 절연기둥들에 각각 중첩되고, 상기 도전패턴들에 접속된 도전성 콘택들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 도전성 콘택들 각각의 횡단면의 면적은 상기 절연기둥들 각각의 횡단면의 면적보다 좁게 형성된 반도체 메모리 장치의 제조방법.
  23. 제1 방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 예비 절연기둥들을 형성하는 단계;
    상기 예비 절연기둥들을 식각함으로써, 상기 제1 방향으로 서로 상이한 길이를 갖는 절연기둥들을 정의하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각함으로써, 상기 제1 물질막들의 상면들로 구성된 층계들을 갖는 계단형 구조를 형성하는 단계;
    상기 제1 물질막들의 상기 상면들 상에 패드패턴들을 형성하는 단계;
    상기 패드패턴들 및 상기 계단형 구조를 덮는 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막을 관통하고, 상기 절연기둥들에 중첩된 도전성 콘택들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 패드패턴들은 상기 절연기둥들에 각각 중첩되도록 연장된 반도체 메모리 장치의 제조방법.
  25. 제 23 항에 있어서,
    상기 예비 절연기둥들을 식각하는 공정과, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하는 공정은 동시에 수행되는 반도체 메모리 장치의 제조방법.
  26. 제 23 항에 있어서,
    상기 제1 물질막들 및 상기 패드패턴들은 상기 제2 물질막들에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 23 항에 있어서,
    상기 제1 물질막들 및 상기 패드패턴들을 제거함으로써, 상기 절연기둥들의 단부들을 각각 노출하는 개구부들을 정의하는 단계; 및
    상기 개구부들을 채우고, 상기 절연기둥들의 상기 단부들을 각각 감싸는 도전패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 도전성 콘택들은 상기 도전패턴들에 각각 접속된 반도체 메모리 장치의 제조방법.
  29. 제 23 항에 있어서,
    상기 제1 물질막들의 상기 상면들 상에 상기 패드패턴들을 형성하는 단계는,
    상기 계단형 구조 및 상기 절연기둥들을 덮는 패드막을 형성하는 단계;
    상기 패드막 상에 서로 이격된 절연패턴들을 형성하는 단계; 및
    상기 절연패턴들을 식각 베리어로 이용한 식각공정을 통해, 상기 제2 물질막들의 측벽들이 노출되도록 상기 패드막의 일부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 23 항에 있어서,
    상기 도전성 콘택들 각각의 횡단면의 면적은 상기 절연기둥들 각각의 횡단면의 면적보다 좁게 형성되는 반도체 메모리 장치의 제조방법.
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