KR20230073791A - 반도체 메모리 장치 - Google Patents

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류승욱
신완섭
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Abstract

본 기술은 고집적화된 메모리 셀들을 구비한 반도체 메모리 장치에 괸한 것으로, 본 기술에 따른 반도체 장치는, 기판 상부에서 수직하게 적층된 복수의 활성층; 상기 활성층들의 제1 끝단들에 공통으로 접속하되 상기 기판 표면에 수직한 방향으로 연장된 비트 라인; 상기 활성층들의 제2 끝단들 각각에 접속된 캐패시터; 상기 활성층들 각각에 교차하는 방향을 따라 수평하게 연장된 더블 워드 라인들이 적층된 워드 라인 스택; 상기 더블 워드 라인들 각각의 에지부로부터 수평하게 연장된 워드 라인 패드들; 및 상기 워드 라인 패드들 각각에 접속된 콘택 플러그를 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEDVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다. 메모리 셀의 크기가 미세화됨에 따라 기생 캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리 셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀들을 구비한 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 기판 상부에서 상기 기판 표면에 수직한 방향을 따라 적층된 복수의 제1 도전 라인들을 포함하는 도전라인 스택; 상기 제1 도전 라인들의 에지부들로부터 각각 수평하게 연장된 도전성 패드들; 및 상기 도전성 패드들에 각각 접촉하는 콘택 플러그들을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 기판 상부에서 수직하게 적층된 복수의 활성층; 상기 활성층들의 제1 끝단들에 공통으로 접속하되 상기 기판 표면에 수직한 방향으로 연장된 비트 라인; 상기 활성층들의 제2 끝단들 각각에 접속된 캐패시터; 상기 활성층들 각각에 교차하는 방향을 따라 수평하게 연장된 더블 워드 라인들이 적층된 워드 라인 스택; 상기 더블 워드 라인들 각각의 에지부로부터 수평하게 연장된 워드 라인 패드들; 및 상기 워드 라인 패드들 각각에 접속된 콘택 플러그를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 방향을 따라 수직하게 적층되고, 상기 제1 방향에 교차하는 제2 방향을 따라 수평 배향된 복수의 비트 라인; 상기 비트 라인들의 에지부로부터 수평하게 연장된 비트 라인 패드들; 상기 비트 라인 패드들과 접촉하는 콘택 플러그들; 상기 비트 라인들로부터 상기 제1 및 제2 방향에 교차하는 제3 방향을 따라 수평하게 배향된 활성층들; 상기 활성층들을 사이에 두고 상기 제1 방향을 따라 수직 배향된 워드 라인들; 및 상기 활성층들의 끝단에 각각 접속된 캐패시터를 포함할 수 있다.
본 기술은 더블 워드 라인들의 에지부에 접속되는 워드 라인 패드들을 두껍게 형성하므로 워드 라인 저항을 개선할 수 있다.
도 1은 실시예에 따른 반도체 메모리 장치의 개략적인 사시도를 나타낸다.
도 2는 실시예에 따른 반도체 메모리 장치의 개략적인 평면도를 나타낸다.
도 3은 도 2의 A-A'선에 따른 단면도를 나타낸다.
도 4은 도 2의 B-B'선에 따른 단면도를 나타낸다.
도 5 내지 도 7은 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 8은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 9 및 도 10은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 11a 및 도 11b는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 12a 및 도 12b는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 메모리 장치의 개략적인 사시도를 나타낸다. 도 2은 실시예에 따른 반도체 메모리 장치의 개략적인 평면도를 나타낸다. 도 3은 도 2의 A-A'선에 따른 단면도를 나타낸다. 도 4는 도 2의 B-B'선에 따른 단면도를 나타낸다.
도 1 내지 도 4를 참조하면, 실시예에 따른 3차원 반도체 메모리 장치(100)는 기판(SUB) 상부에서 기판(SUB) 표면에 수직한 방향을 따라 적층된 복수의 제1 도전 라인들(DWL1~DWL4)을 포함하는 도전 라인 스택(WLS), 제1 도전 라인들(DWL1~DWL4)의 에지부들로부터 각각 수평하게 연장된 도전성 패드들(WLP), 도전성 패드들(WLP)에 각각 접촉하는 콘택 플러그들(WC), 기판(SUB) 상부에서 기판(SUB) 표면에 수직한 방향을 따라 연장된 제2 도전 라인(BL) 및 제1 도전 라인들(DWL1~DWL4)에 교차하는 방향으로 수평하게 배향된 활성층들(ACT)을 포함할 수 있다. 제1 도전 라인들(DWL1~DWL4) 각각은 제1 서브 도전 라인(WL1)과 제2 서브 도전 라인(WL2)의 쌍을 포함할 수 있다.
반도체 메모리 장치(100)는 DRAM 메모리 셀 어레이를 포함할 수 있다. 이하, 제1 도전 라인들(DWL1~DWL4)은 더블 워드 라인들(DWL1~DWL4)에 대응할 수 있고, 제2 도전 라인(BL)은 비트 라인(BL)에 대응할 수 있다. 도전 라인 스택(WLS)은 워드 라인 스택(WLS)이라고 약칭할 수 있고, 도전성 패드들(WLP)은 워드 라인 패드들(WLP)이라고 약칭할 수 있다. 제1,2 워드 라인들(WL1, WL2)은 제1 서브 도전 라인과 제2 서브 도전 라인이라고 지칭할 수 있다. 따라서, 더블 워드 라인들(DWL1~DWL4) 각각은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 쌍을 포함할 수 있다.
반도체 메모리 장치(100)는 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT) 및 더블 워드 라인(DWL)을 포함할 수 있고, 더블 워드 라인(DWL)은 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)를 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 더블 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
더블 워드 라인(DWL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 더블 워드 라인(DWL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 제1 방향(D1)을 서로 대향할 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 활성층(ACT)은 채널(CH), 채널(CH)과 비트 라인(BL) 사이의 제1 소스/드레인 영역(SR), 및 채널(CH)과 캐패시터(CAP) 사이의 제2 소스/드레인 영역(DR)을 포함할 수 있다. 채널(CH)은 제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR) 사이에 정의될 수 있다.
제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR)에는 서로 동일한 도전형의 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR)에는 N형 불순물이 도핑되거나, P형 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다.
트랜지스터(TR)는 셀 트랜지스터(Cell transistor)로서, 더블 워드 라인(DWL)을 가질 수 있다. 더블 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍(pair)을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따르면 트랜지스터(TR)는 하나의 채널(CH)에 2개의 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인(DWL)을 가질 수 있다.
다른 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)에는 워드 라인 구동 전압이 인가될 수 있고, 제2 워드 라인(WL2)에는 접지전압이 인가될 수 있다. 제2 워드 라인(WL2)은 백 워드 라인(Back Word Line) 또는 쉴드 워드 라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드 라인(WL1)에 접지 전압이 인가될 수 있고, 제2 워드 라인(WL2)에 워드 라인 구동 전압이 인가될 수 있다.
활성층(ACT)은 제1 및 제2 워드 라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 부연 하면, 제1 방향(D1)에 따른 활성층(ACT)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(WL1, WL2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 활성층(ACT)을 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다. 얇은 활성층(ACT)은 씬-바디의 채널(CH)을 포함할 수 있고, 씬-바디의 채널(CH)의 두께는 10nm 이하일 수 있다. 다른 실시예에서, 채널(CH)은 제1 및 제2 워드 라인(WL1, WL2)과 동일한 수직 두께를 가질 수 있다.
활성층(ACT)의 상부면과 하부면은 플랫 표면(Flat-surface)을 가질 수 있다. 즉, 활성층(ACT)의 상부면과 하부면은 제2 방향(D2)을 따라 서로 평행할 수 있다.
게이트 절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
더블 워드 라인(DWL)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 더블 워드 라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더블 워드 라인(DWL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 더블 워드 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 캐패시터들(CAP)의 플레이트 노드들(PN)은 상호 연결될 수 있고, 플레이트 노드들(PN)은 플레이트 라인(PL)에 접속될 수 있다. 플레이트 노드들(PN)과 플레이트 라인(PL)을 통틀어 쉐어드 플레이트 노드(Shared plate node)라고 지칭할 수 있다. 스토리지 노드(SN)는 제2 소스/드레인 영역(DR)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
플레이트 노드(PN)는 내부 노드와 외부 노드들을 포함할 수 있다. 내부 노드와 외부 노드들은 상호 접속될 수 있다. 내부 노드는 스토리지 노드(SN)의 실린더 내부에 위치할 수 있다. 외부 노드들은 유전층(DE)을 사이에 두고 스토리지 노드(SN)의 실린더 외부에 위치할 수 있다. 외부 노드들은 스토리지 노드(SN)의 실린더 외벽을 에워싸도록 위치할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층이라고 지칭할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
도 1, 도 2 및 도 3을 다시 참조하면, 반도체 메모리 장치(100)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 더블 워드 라인(DWL1~DWL4)을 포함할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다.
반도체 메모리 장치(100)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP)가 위치할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀을 포함할 수 있고, 메모리 셀들은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 메모리 셀은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 메모리 셀 어레이(MCA)에서 복수의 트랜지스터(TR)는 제1 방향(D1)을 따라 적층될 수 있다. 메모리 셀 어레이(MCA)에서 복수의 캐패시터(CAP)는 제1 방향(D1)을 따라 적층될 수 있다. 메모리 셀 어레이(MCA)에서 비트라인(BL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 메모리 셀 어레이(MCA)에서 더블 워드라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평하게 연장될 수 있다.
도 3을 다시 참조하면, 워드 라인 패드부(WLP)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP)의 제2 에지부(ST)는 계단 형상(Stepwise-shape)을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 더블 워드 라인들(DWL1~DWL4)의 에지부들은 동일 수직 레벨에서 자기정렬(self-aligned)될 수 있다. 여기서, 동일 수직 레벨은 워드 라인 패드부(WLP)의 제1 에지부(VL)에 대응할 수 있다. 워드 라인 패드들(WLP1~WLP4)의 제1 에지부들(VL)은 동일 수직 레벨에서 자기정렬될 수 있다. 더블 워드 라인들(DWL1~DWL4) 사이에는 층간절연층들(IL)이 위치할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 더블 워드 라인들(DWL1~DWL4) 각각의 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇을 수 있다. 예를 들어, 제1 방향(D1)에 따른 수직 높이를 비교할 때, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇은 두께일 수 있다. 워드 라인 패드들(WLP1~WLP4) 각각은 제1 및 제2 워드 라인(WL1, WL2)을 상호 접속시키는 높이를 가질 수 있다. 수직하게 적층되는 워드 라인 패드들(WLP1~WLP4) 사이에 층간 절연층들(IL)이 위치할 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 더블 워드 라인(DWL1~DWL4) 각각의 끝단에 접속될 수 있다. 예를 들어, 제1 더블 워드 라인(DWL1)은 제1 워드 라인 패드(WLP1)에 접속될 수 있고, 제2 더블 워드 라인(DWL2)는 제2 워드 라인 패드(WLP2)에 접속될 수 있으며, 제3 더블 워드 라인(DWL3)은 제3 워드 라 인패드(WLP3)에 접속될 수 있고, 제4 더블 워드 라인(DWL4)은 제4 워드 라인 패드(WLP4)에 접속될 수 있다. 각각의 워드 라인 패드(WLP1~WLP4)는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 동시에 접속될 수 있다.
상술한 바와 같이, 두꺼운 워드 라인 패드들(WLP)을 형성하므로 워드 라인 저항을 개선할 수 있다.
반도체 메모리 장치(100)는 기판(SUB)을 더 포함할 수 있고, 기판(SUB)은 주변 회로부(Pheripheral circuit portion)를 포함할 수 있다. 메모리 셀 어레이(MCA)의 비트 라인(BL)은 기판(SUB)의 표면에 대해 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 더블 워드 라인(DWL)은 기판(SUB)의 표면에 대해 제3 방향(D3)을 따라 평행하게 배향될 수 있다.
주변 회로부는 메모리 셀 어레이(MCA) 및 콘택부(CA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over Peri) 구조라고 지칭할 수 있다. 주변 회로부는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
다른 실시예에서, 반도체 메모리 장치(100)는 메모리 셀 어레이(MCA) 보다 높은 레벨에 주변 회로부가 위치할 수 있다. 이를 POC(Peri over Cell) 구조라고 지칭할 수 있다.
도 5는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도를 나타낸다. 도 5에서, 도 1 내지 도 4와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 메모리 장치(110)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 더블 워드 라인(DWL1~DWL4)을 포함할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다.
반도체 메모리 장치(110)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP10)가 위치할 수 있다.
워드 라인 패드부(WLP10)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP10)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP10)의 제2 에지부(ST)는 계단 형상을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 더블 워드 라인들(DWL1~DWL4)의 에지부들은 동일 수직 레벨에서 자기정렬될 수 있다. 더블 워드 라인들(DWL1~DWL4) 사이에는 층간절연층들(IL)이 위치할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 더블 워드 라인들(DWL1~DWL4) 각각의 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇을 수 있다. 예를 들어, 제1 방향(D1)에 따른 수직 높이를 비교할 때, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇은 두께일 수 있다. 워드 라인 패드들(WLP1~WLP4) 각각은 제1 및 제2 워드 라인(WL1, WL2)을 상호 접속시키는 높이를 가질 수 있다. 수직하게 적층되는 워드 라인 패드들(WLP1~WLP4) 사이에 층간 절연층들(IL)이 위치할 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 더블 워드 라인(DWL1~DWL4) 각각의 끝단에 접속될 수 있다. 예를 들어, 제1 더블 워드 라인(DWL1)은 제1 워드 라인 패드(WLP1)에 접속될 수 있고, 제2 더블 워드 라인(DWL2)는 제2 워드 라인 패드(WLP2)에 접속될 수 있으며, 제3 더블 워드 라인(DWL3)은 제3 워드 라 인패드(WLP3)에 접속될 수 있고, 제4 더블 워드 라인(DWL4)은 제4 워드 라인 패드(WLP4)에 접속될 수 있다. 각각의 워드 라인 패드(WLP1~WLP4)는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 동시에 접속될 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 금속성 라이너(metallic liner, TL) 및 금속성 벌크(metallic bulk, WB)를 더 포함할 수 있다. 금속성 라이너(TL) 및 금속성 벌크(WB)는 더블 워드 라인(DWL1~DWL4)의 에지부들에 접속될 수 있다. 금속성 라이너(TL)는 티타늄질화물을 포함할 수 있고, 금속성 벌크(WB)는 텅스텐을 포함할 수 있다. 콘택 플러그들(WC)은 금속성 라이너(TL)에 직접 접촉할 수 있다. 더블 워드 라인들(DWL1~DWL4)의 제1 및 제2 워드 라인(WL1, WL2)은 금속성 라이너(TL)에 직접 접촉할 수 있다.
도 6은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도를 나타낸다. 도 6에서, 도 1 내지 도 5와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 메모리 장치(120)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 더블 워드 라인(DWL1~DWL4)을 포함할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다.
반도체 메모리 장치(120)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP20)가 위치할 수 있다.
워드 라인 패드부(WLP20)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP20)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP20)의 제2 에지부(ST)는 계단 형상을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 더블 워드 라인들(DWL1~DWL4)의 에지부들은 동일 수직 레벨에서 자기정렬될 수 있다. 더블 워드 라인들(DWL1~DWL4) 사이에는 층간절연층들(IL)이 위치할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 더블 워드 라인들(DWL1~DWL4) 각각의 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇을 수 있다. 예를 들어, 제1 방향(D1)에 따른 수직 높이를 비교할 때, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇은 두께일 수 있다. 워드 라인 패드들(WLP1~WLP4) 각각은 제1 및 제2 워드 라인(WL1, WL2)을 상호 접속시키는 높이를 가질 수 있다. 수직하게 적층되는 워드 라인 패드들(WLP1~WLP4) 사이에 층간 절연층들(IL)이 위치할 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 더블 워드 라인(DWL1~DWL4) 각각의 끝단에 접속될 수 있다. 예를 들어, 제1 더블 워드 라인(DWL1)은 제1 워드 라인 패드(WLP1)에 접속될 수 있고, 제2 더블 워드 라인(DWL2)는 제2 워드 라인 패드(WLP2)에 접속될 수 있으며, 제3 더블 워드 라인(DWL3)은 제3 워드 라 인패드(WLP3)에 접속될 수 있고, 제4 더블 워드 라인(DWL4)은 제4 워드 라인 패드(WLP4)에 접속될 수 있다. 각각의 워드 라인 패드(WLP1~WLP4)는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 동시에 접속될 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 돌출부(PP) 및 랜딩부(LP)를 포함할 수 있다. 돌출부들(PP)은 더블 워드 라인(DWL1~DWL4)의 에지부들에 접속될 수 있다. 예를 들어, 돌출부들(PP)은 제1 워드 라인(WL1)의 에지부와 제2 워드 라인(WL2)의 에지부 사이의 갭으로 연장될 수 있다. 랜딩부들(LP)에 콘택 플러그들(WC)이 접속될 수 있다. 랜딩부들(LP)은 제1 워드 라인(WL1)의 에지부와 제2 워드 라인(WL2)의 에지부 사이의 갭보다 더 큰 높이를 가질 수 있다.
도 7은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도를 나타낸다. 도 7에서, 도 1 내지 도 6과 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 7을 참조하면, 반도체 메모리 장치(130)는 워드 라인스택(WLS)을 포함할 수 있고, 워드 라인스택(WLS)은 복수의 더블 워드 라인(DWL1~DWL4)을 포함할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다.
반도체 메모리 장치(130)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP30)가 위치할 수 있다.
워드 라인 패드부(WLP30)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP30)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP30)의 제2 에지부(ST)는 계단 형상을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 더블 워드 라인들(DWL1~DWL4)의 에지부들은 동일 수직 레벨에서 자기정렬될 수 있다. 더블 워드 라인들(DWL1~DWL4) 사이에는 층간절연층들(IL)이 위치할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 더블 워드 라인들(DWL1~DWL4) 각각의 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇을 수 있다. 예를 들어, 제1 방향(D1)에 따른 수직 높이를 비교할 때, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 워드 라인 패드들(WLP1~WLP4)보다 얇은 두께일 수 있다. 워드 라인 패드들(WLP1~WLP4) 각각은 제1 및 제2 워드 라인(WL1, WL2)을 상호 접속시키는 높이를 가질 수 있다. 수직하게 적층되는 워드 라인 패드들(WLP1~WLP4) 사이에 층간 절연층들(IL)이 위치할 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 더블 워드 라인(DWL1~DWL4) 각각의 끝단에 접속될 수 있다. 예를 들어, 제1 더블 워드 라인(DWL1)은 제1 워드 라인 패드(WLP1)에 접속될 수 있고, 제2 더블 워드 라인(DWL2)는 제2 워드 라인 패드(WLP2)에 접속될 수 있으며, 제3 더블 워드 라인(DWL3)은 제3 워드 라 인패드(WLP3)에 접속될 수 있고, 제4 더블 워드 라인(DWL4)은 제4 워드 라인 패드(WLP4)에 접속될 수 있다. 각각의 워드 라인 패드(WLP1~WLP4)는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 동시에 접속될 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 돌출부(PP) 및 랜딩부(LP)를 포함할 수 있다. 돌출부들(PP)은 더블 워드 라인(DWL1~DWL4)의 에지부들에 접속될 수 있다. 예를 들어, 돌출부들(PP)은 제1 워드 라인(WL1)의 에지부와 제2 워드 라인(WL2)의 에지부 사이의 공간으로 연장될 수 있다. 랜딩부들(LP)에 콘택 플러그들(WC)이 접속될 수 있다.
워드 라인 패드들(WLP1~WLP4) 각각은 금속성 라이너(metallic liner, TL) 및 금속성 벌크(metallic bulk, WB)를 더 포함할 수 있다. 금속성 라이너(TL) 및 금속성 벌크(WB)는 더블 워드 라인(DWL1~DWL4)의 에지부들에 접속될 수 있다. 금속성 라이너(TL)는 티타늄질화물을 포함할 수 있고, 금속성 벌크(WB)는 텅스텐을 포함할 수 있다. 콘택 플러그들(WC)은 금속성 라이너(TL)에 직접 접촉할 수 있다. 더블 워드 라인들(DWL1~DWL4)의 제1 및 제2 워드 라인(WL1, WL2)은 금속성 라이너(TL)에 직접 접촉할 수 있다.
도 8은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 1, 도 2, 도 3 및 도 8을 참조하면, 반도체 메모리 장치(200)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 더블 워드 라인(DWL1~DWL4)을 포함할 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 더블 워드 라인들(DWL1~DWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다.
도 8의 반도체 메모리 장치(200)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP')가 위치할 수 있다.
워드 라인 패드부(WLP')는 복수의 워드 라인 패드(도 3의 WLP)를 포함할 수 있다. 탑뷰로 볼 때, 워드 라인 패드부(WLP')는 십자 형상(WLPE)을 가질 수 있고, 이에 따라 워드 라인 패드부(WLP')의 구조적 안정성을 확보할 수 있다.
상술한 실시예들에 따르면, 두꺼운 워드 라인 패드들을 형성하므로 더블 워드 라인들의 저항을 개선할 수 있다.
워드 라인 패드들(WLP1~WLP4)을 형성하기 위해, 콘택부(CA)에서 층간절연층들(IL) 사이의 희생 물질들을 제거하여 갭을 형성한 후에, 금속성 물질로 갭을 채울 수 있다. 여기서, 희생 물질들은 질화물, 단결정 실리콘, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 층간절연층들(IL)은 실리콘산화물을 포함할 수 있다. 예를 들어, 콘택부(CA)에서 워드 라인 패드들(WLP1~WLP4)의 형성 방법은 제1 층간절연층, 제1 희생층, 실리콘층, 제2 희생층 및 제2 층간절연층의 순서로 적층된 몰드 스택을 반복하여 형성하는 단계, 몰드 스택을 식각하여 슬릿을 형성하는 단계, 슬릿을 통해 제1 희생층, 실리콘층 및 제2 희생층을 선택적으로 제거하여 갭을 형성하는 단계, 갭을 채우도록 금속성 물질을 형성하는 단계를 포함할 수 있다. 메모리 셀 어레이(MCA)에서 더블 워드 라인들(DWL1~DWL4)의 형성 방법은 제1 층간절연층, 제1 희생층, 실리콘층, 제2 희생층 및 제2 층간절연층의 순서로 적층된 몰드 스택을 반복하여 형성하는 단계, 몰드 스택을 식각하여 슬릿을 형성하는 단계, 슬릿을 통해 제1 희생층 및 제2 희생층의 일부를 선택적으로 제거하여 실리콘층의 상부와 하부에 각각 갭을 형성하는 단계, 갭들에 의해 노출된 실리콘층의 표면에 게이트 절연층을 형성하는 단계, 게이트 절연층 상에 갭들을 채우는 제1 및 제2 워드 라인(WL1, WL2)을 형성하는 단계를 포함할 수 있다. 몰드 스택을 반복하여 형성한 후에, 메모리 셀 어레이(MCA)의 더블 워드 라인들(DWL1~DWL4)을 형성하고, 후속에 콘택부(CA)에서 워드 라인 패드들(WLP1~WLP4) 형성할 수 있다. 몰드 스택에서, 제1 및 제2 희생층은 실리콘저마늄층을 포함할 수 있다.
도 9는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 1, 도 2, 도 3 및 도 9를 참조하면, 반도체 메모리 장치(300)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 싱글 워드 라인(SWL1~SWL4)을 포함할 수 있다. 싱글 워드 라인들(SWL1~SWL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 싱글 워드 라인들(SWL1~SWL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 싱글 워드 라인들(SWL1~SWL4)과 활성층들(ACT) 사이에 게이트 절연층(GD)이 위치할 수 있다.
반도체 메모리 장치(300)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP)가 위치할 수 있다.
워드 라인 패드부(WLP)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP30)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP30)의 제2 에지부(ST)는 계단 형상을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 싱글 워드 라인들(SWL1~SWL4)의 에지부들은 동일 수직 레벨에서 자기정렬될 수 있다. 싱글 워드 라인들(SWL1~SWL4) 사이에는 층간절연층들(도시 생략)이 위치할 수 있다. 싱글 워드 라인들(SWL1~SWL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 싱글 워드 라인들(SWL1~SWL4) 각각은 워드 라인 패드들(WLP1~WLP4)보다 얇을 수 있다. 예를 들어, 제1 방향(D1)에 따른 수직 높이를 비교할 때, 싱글 워드 라인(SWL1~SWL4)은 워드 라인 패드들(WLP1~WLP4)보다 얇은 두께일 수 있다.
도 10은 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 1, 도 2, 도 3 및 도 10를 참조하면, 반도체 메모리 장치(400)는 워드 라인 스택(WLS)을 포함할 수 있고, 워드 라인 스택(WLS)은 복수의 게이트올어라운드 워드 라인(GAA-WL1~GAA-WL4)을 포함할 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4)은 활성층들(ACT)을 서라운딩할 수 있고, 게이트 절연층들(GD)은 활성층들(ACT)을 서라운딩할 수 있다.
반도체 메모리 장치(400)는 메모리 셀 어레이(MCA)와 콘택부(CA)를 포함할 수 있다. 메모리 셀 어레이(MCA)에는 워드 라인 스택(WLS)이 위치할 수 있고, 콘택부(CA)에는 워드 라인 패드부(WLP)가 위치할 수 있다.
워드 라인 패드부(WLP)는 제1 에지부(VL)와 제2 에지부(ST)를 포함할 수 있다. 워드 라인 패드부(WLP30)의 제1 에지부(VL)는 워드 라인 스택(WLS)의 끝단에 접속될 수 있고, 워드 라인 패드부(WLP30)의 제2 에지부(ST)는 계단 형상을 가질 수 있다. 콘택부(CA)에는 각각 복수의 워드 라인 패드들(WLP1~WLP4)이 위치할 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 수평적으로 연장될 수 있다. 최하위 워드 라인 패드(WLP1)로부터 최상위 워드 라인 패드(WLP4)를 향해 점진적으로 수평적 길이가 증가할 수 있다. 워드 라인 패드들(WLP1~WLP4)에 각각 콘택 플러그들(WC)이 접속될 수 있고, 콘택 플러그들(WC)에 각각 금속 배선(ML)이 접속될 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4)의 에지부들은 동일 수직 레벨에서 자기정렬될 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4) 사이에는 층간절연층들(도시 생략)이 위치할 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4)은 제3 방향(D3)을 따라 서로 동일한 수평 길이를 가질 수 있다. 워드 라인 패드들(WLP1~WLP4)은 제3 방향(D3)을 따라 서로 다른 수평 길이를 가질 수 있다. 게이트올어라운드 워드 라인들(GAA-WL1~GAA-WL4) 각각은 워드 라인 패드들(WLP1~WLP4)과 동일한 수직 높이를 가질 수 있다.
도 11a 및 도 11b는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다. 도 11b는 더블 워드 라인(DWL1)의 부분 사시도이다.
도 11a를 참조하면, 반도체 메모리 장치(500)는 기판(도시 생략) 상부에서 기판 표면에 수직한 제1 방향(D1)을 따라 적층되고, 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 수평 배향된 복수의 비트 라인(BL), 비트 라인들(BL)의 에지부로부터 수평하게 연장된 비트 라인 패드들(BLP), 비트 라인 패드들(BLP)과 접촉하는 콘택 플러그들(BC), 비트 라인(BL)으로부터 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 수평하게 배향된 활성층들(ACT), 활성층들(ACT)을 사이에 두고 제1 방향(D1)을 따라 수직 배향된 더블 워드 라인들(DWL1~DWL4) 및 활성층(ACT)의 끝단에 접속된 캐패시터(CAP)를 포함할 수 있다.
도 11b를 참조하면, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 활성층들(ACT)을 사이에 두고 수직하게 연장될 수 있다. 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 평행하여 하나의 더블 워드 라인(DWL1)을 구성할 수 있다. 활성층(ACT)과 더블 워드 라인(DWL1) 사이에 활성층(ACT)을 서라운딩하는 게이트 절연층(GD)이 형성될 수 있다.
도 12a 및 도 12b는 다른 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다. 도 12b는 게이트올어라운드 워드 라인(GAA-WL1)의 부분 사시도이다.
도 12a를 참조하면, 반도체 메모리 장치(510)는 기판(도시 생략) 상부에서 기판 표면에 수직한 제1 방향(D1)을 따라 적층되고, 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 수평 배향된 복수의 비트 라인(BL), 비트 라인들(BL)의 에지부로부터 수평하게 연장된 비트 라인 패드들(BLP), 비트 라인 패드들(BLP)과 접촉하는 콘택 플러그들(BC), 비트 라인(BL)으로부터 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 수평하게 배향된 활성층들(ACT), 활성층들(ACT)을 사이에 두고 제1 방향(D1)을 따라 수직 배향된 게이트 올어라운드 워드 라인들(GAA-WL1~GAA-WL4) 및 활성층들(ACT)의 끝단에 접속된 캐패시터들(CAP)을 포함할 수 있다. 콘택플러그들(BC)은 금속배선(ML)에 접속될 수 있다.
도 12b를 참조하면, 제1 워드 라인(WL1)의 일부분이 활성층들(ACT) 사이로 연장되어 제2 워드 라인(WL2)과 접할 수 있다. 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 일체형으로 연결되어 하나의 게이트올어라운드 워드 라인(GAA-WL1)을 구성할 수 있다. 활성층(ACT)과 게이트올어라운드 워드 라인(GAA-WL1) 사이에 활성층(ACT)을 서라운딩하는 게이트 절연층(GD)이 형성될 수 있다.
도 11a 및 도 12a의 비트 라인 패드들(BLP)은 도 3, 도 5, 도 6, 도 7 및 도 8에서 참조한 바와 같은 다양한 모양을 갖도록 변형될 수 있다.
도 11a 및 도 12a의 반도체 메모리 장치들(500, 510)은 싱글 구조의 워드 라인을 포함할 수도 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL1~DWL4 : 더블 워드 라인
ACT : 활성층
WL1, WL2 : 제1,2 워드 라인
BL : 비트 라인
CAP : 캐패시터
WC : 콘택 플러그
WLP : 워드 라인 패드부
WLP1~WLP4 : 워드 라인 패드

Claims (25)

  1. 기판 상부에서 상기 기판 표면에 수직한 방향을 따라 적층된 복수의 제1 도전 라인들을 포함하는 도전 라인 스택;
    상기 제1 도전 라인들의 에지부들로부터 각각 수평하게 연장된 도전성 패드들; 및
    상기 도전성 패드들에 각각 접촉하는 콘택 플러그들
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 도전성 패드들은 서로 다른 수평 방향의 길이를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 도전 라인들의 에지부들은 자기 정렬되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 도전 라인들의 에지부들과 상기 도전성 패드들은 직접 접촉하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 도전성 패드들은,
    상기 제1 도전 라인들의 에지부들에 접속된 제1 에지부 및 상기 콘택 플러그들에 접속된 제2 에지부를 포함하되,
    상기 제2 에지부는 계단 형상을 갖는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 도전 라인들 및 도전성 패드들은 각각 금속-베이스 물질을 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 도전성 패드들은 각각 라이너층 및 벌크층을 더 포함하되, 상기 라이너층은 상기 제1 도전 라인들의 에지부에 직접 접촉하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 도전 라인들 각각은 제1 서브 도전 라인과 제2 서브 도전 라인의 한 쌍을 포함하고, 상기 도전성 패드들 각각은 상기 제1 서브 도전 라인의 에지부와 상기 제2 서브 도전 라인의 에지부 사이의 갭에 위치하도록 연장되는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 도전성 패드들은 각각 돌출부를 더 포함하되, 상기 돌출부들은 상기 제1 서브 도전 라인의 에지부와 상기 제2 서브 도전 라인의 에지부 사이의 갭을 채우는 형상을 갖는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 도전성 패드들 각각은 상기 콘택 플러그들에 접속된 랜딩부들 및 상기 제1 및 제2 서브 도전 라인들의 에지부에 접속된 돌출부를 포함하되, 상기 돌출부들 각각은 상기 제1 서브 도전 라인의 에지부와 상기 제2 서브 도전 라인의 에지부 사이의 갭에 위치하고, 상기 랜딩부들은 상기 제1 서브 도전 라인의 에지부와 상기 제2 서브 도전 라인의 에지부 사이의 갭보다 더 큰 높이를 갖는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 기판의 표면에 평행하는 방향을 따라 수평 배향된 활성층들을 더 포함하되, 상기 활성층들은 상기 도전성 패드들로부터 수평하게 이격되어 상기 제1 서브 도전 라인과 제2 서브 도전 라인 사이에 위치하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 활성층들의 일측에 접속되고, 상기 기판 표면에 수직한 방향을 따라 연장된 제2 도전 라인; 및
    상기 활성층들 각각의 타측에 접속된 캐패시터들
    을 더 포함하는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 도전 라인들 각각은 게이트올어라운드 구조를 갖는 반도체 메모리 장치.
  14. 기판 상부에서 수직하게 적층된 복수의 활성층;
    상기 활성층들의 제1 끝단들에 공통으로 접속하되 상기 기판 표면에 수직한 방향으로 연장된 비트 라인;
    상기 활성층들의 제2 끝단들 각각에 접속된 캐패시터;
    상기 활성층들 각각에 교차하는 방향을 따라 수평하게 연장된 더블 워드 라인들이 적층된 워드 라인 스택;
    상기 더블 워드 라인들 각각의 에지부로부터 수평하게 연장된 워드 라인 패드들; 및
    상기 워드 라인 패드들 각각에 접속된 콘택 플러그
    를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 더블 워드 라인들의 에지부들은 자기정렬되는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 더블 워드 라인들의 에지부들과 상기 워드 라인 패드들은 직접 접촉하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 워드 라인 패드들은,
    상기 더블 워드 라인들의 에지부들에 접속된 제1 에지부 및 상기 콘택 플러그들에 접속된 제2 에지부를 포함하되,
    상기 제2 에지부는 계단 형상을 갖는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 더블 워드 라인들 및 워드 라인 패드들은 각각 금속-베이스 물질을 포함하는 반도체 메모리 장치.
  19. 제14항에 있어서,
    상기 워드 라인 패드들은 각각 라이너층 및 벌크층을 더 포함하되, 상기 라이너층은 상기 더블 워드 라인들의 에지부에 직접 접촉하는 반도체 메모리 장치.
  20. 제14항에 있어서,
    상기 더블 워드 라인들 각각은 제1 워드 라인과 제2 워드 라인의 한 쌍을 포함하고, 상기 워드 라인 패드들 각각은 상기 제1 워드 라인의 에지부와 상기 제2 워드 라인의 에지부 사이의 갭에 위치하도록 연장되는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 워드 라인 패드들은 각각 돌출부를 더 포함하되, 상기 돌출부들은 상기 제1 워드 라인의 에지부와 상기 제2 워드 라인의 에지부 사이의 갭을 채우는 형상을 갖는 반도체 메모리 장치.
  22. 제20항에 있어서,
    상기 워드 라인 패드들 각각은 상기 콘택 플러그들에 접속된 랜딩부들 및 상기 제1 및 제2 워드 라인들의 에지부에 접속된 돌출부를 포함하되, 상기 돌출부들 각각은 상기 제1 워드 라인의 에지부와 상기 제2 워드 라인의 에지부 사이의 갭에 위치하고, 상기 랜딩부들은 상기 제1 워드 라인의 에지부와 상기 제2 워드 라인의 에지부 사이의 갭보다 더 큰 높이를 갖는 반도체 메모리 장치.
  23. 제20항에 있어서,
    상기 활성층들은 상기 워드 라인 패드들로부터 수평하게 이격되어 상기 제1 워드 라인과 제2 워드 라인 사이에 위치하는 반도체 메모리 장치.
  24. 제1 방향을 따라 수직하게 적층되고, 상기 제1 방향에 교차하는 제2 방향을 따라 수평 배향된 복수의 비트 라인;
    상기 비트 라인들의 에지부로부터 수평하게 연장된 비트 라인 패드들;
    상기 비트 라인 패드들과 접촉하는 콘택 플러그들;
    상기 비트 라인들로부터 상기 제1 및 제2 방향에 교차하는 제3 방향을 따라 수평하게 배향된 활성층들;
    상기 활성층들을 사이에 두고 상기 제1 방향을 따라 수직 배향된 워드 라인들; 및
    상기 활성층들의 끝단에 각각 접속된 캐패시터
    를 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 워드 라인들은 더블 구조, 싱글 구조 또는 게이트올어라운드 구조를 갖는 반도체 메모리 장치.
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